JP3522248B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0016—Arrangements for reducing power consumption by using a control or a clock signal, e.g. in order to apply power supply
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K2217/00—Indexing scheme related to electronic switching or gating, i.e. not by contact-making or -breaking covered by H03K17/00
- H03K2217/0036—Means reducing energy consumption
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、電源供給用のトラ
ンジスタスイッチを有する半導体集積回路装置（ＩＣ）
に関するものである。 【０００２】 【従来の技術】一般に、ＩＣはＭＯＳＦＥＴなどのトラ
ンジスタを多数含んで構成されるが、携帯機器などに適
用されるＩＣにおいては、その消費電力を制限すること
が特に求められている。 【０００３】図６は、消費電力を削減した従来のＩＣの
回路構成を示す図である。この従来のＩＣでは、消費電
力を低減するために、その電源電位Ｖｃｃを例えば３ｖ
の低い値としている。なお、Ｖｇｎｄはグランド電位で
ある。消費電力は電源電圧の２乗に比例するから、電源
電位Ｖｃｃを低くすることにより、消費電力の削減に有
効である。ただ、電源電圧Ｖｃｃの低下に伴い、ＣＭＯ
Ｓなどで構成されるトランジスタ回路ブロック１０にお
けるトランジスタ回路の回路遅延が増大してしまうか
ら、この回路遅延の増加を避けるために、電源電圧の低
下に対応して、回路ブロック１０のトランジスタ、例え
ばＣＭＯＳＦＥＴのスレッショルド電圧Ｖｔｈも低下さ
せている。これにより回路遅延を増大させずに消費電力
を削減している。 【０００４】しかし、このようにスレッショルド電圧Ｖ
ｔｈを低下させると、オフしているＭＯＳＦＥＴのリー
ク電流が増える結果、待機時電力が増大することになる
から、待機時の消費電力を低減する必要がある。このた
めに、パワースイッチとして、スレッショルド電圧Ｖｔ
ｈの高いＰ型ＭＯＳＦＥＴ１１及びＮ型ＭＯＳＦＥＴ１
２を使用して、回路ブロック１０へ電源を供給するよう
にしている。このＰ型ＭＯＳＦＥＴ１１及びＮ型ＭＯＳ
ＦＥＴ１２の使用により待機時のリーク電流は抑制され
ている。 【０００５】 【発明が解決しようとする課題】この従来のＩＣでは、
回路ブロック１０のＣＭＯＳなどのＭＯＳＦＥＴのスレ
ッショルド電圧Ｖｔｈは低い値に設定されているのに対
して、パワースイッチとして使用されるＰ型ＭＯＳＦＥ
Ｔ１１及びＮ型ＭＯＳＦＥＴ１２のスレッショルド電圧
Ｖｔｈは高い値に設定しなければならない。したがっ
て、このＰ型ＭＯＳＦＥＴ１１及びＮ型ＭＯＳＦＥＴ１
２のみのスレッショルド電圧Ｖｔｈを、他のＭＯＳＦＥ
Ｔのスレッショルド電圧Ｖｔｈより高い値にするため
に、ＩＣの製造工程において、特別にマスクを用意し、
余分のイオン打ち込み工程を必要とする。 【０００６】本発明は、斯かる実情に鑑み、パワースイ
ッチとして使用される絶縁ゲート型電界効果トランジス
タ（以下、ＭＯＳＦＥＴとして、説明する）を、他の回
路ブロックのＭＯＳＦＥＴと同一の工程で製造可能なも
のとし、かつそのスレッショルド電圧を高くして、待機
時の消費電力を低減したＩＣを提供することを目的とす
る。 【０００７】 【課題を解決するための手段】本発明の請求項１記載の
ＩＣは、トランジスタ回路ブロックへ電源を供給する電
源供給用トランジスタスイッチを有するＩＣにおいて、
前記電源供給用トランジスタスイッチをＭＯＳＦＥＴと
し、そのＭＯＳＦＥＴのゲートに一側が接続されたコン
デンサと、前記ＭＯＳＦＥＴのゲートに一側が接続され
た強誘電体コンデンサとを備えて構成していることを特
徴としている。 【０００８】この請求項１記載のＩＣによれば、電源供
給用トランジスタスイッチをＭＯＳＦＥＴとし、そのＭ
ＯＳＦＥＴのゲートに一側が接続されたコンデンサと、
前記ＭＯＳＦＥＴのゲートに一側が接続された強誘電体
コンデンサとを備えて構成しているから、これらコンデ
ンサ及び強誘電体コンデンサの他側間に所定極性の電圧
を印加して、強誘電体コンデンサを特定方向に分極させ
ることにより、電源供給用トランジスタスイッチのＭＯ
ＳＦＥＴのスレッショルド電圧を高くすることができ
る。したがって、電源供給用トランジスタスイッチのＭ
ＯＳＦＥＴを、トランジスタ回路ブロックのトランジス
タと同一の製造工程により形成することができ、かつ電
源供給用トランジスタスイッチのＭＯＳＦＥＴのリーク
電流を小さくし、待機時の消費電力を低減することがで
きる。 【０００９】 【発明の実施の形態】以下、本発明の実施の形態を図を
参照して説明する。 【００１０】図１は、本発明の実施の形態にかかる、Ｉ
Ｃの回路構成を示す図である。図１において、トランジ
スタ回路ブロック１０は、多数のＣＭＯＳＦＥＴなどで
構成されており、電力消費を低減するために電源電位Ｖ
ｃｃとグランド電位Ｖｇｎｄ間の電源電圧は、低い電
圧、例えば１ｖ〜２ｖとされている。この電源電圧が低
い値とされることによるトランジスタ回路の動作が遅延
することを避けるために、内部のトランジスタのスレッ
ショルド電圧Ｖｔｈを低い値（低Ｖｔｈ）に設定してい
る。これにより電源電位Ｖｃｃを低い値としても、トラ
ンジスタ回路ブロック１０の動作時間が遅延することを
防止している。 【００１１】電源供給用トランジスタスイッチ回路２０
は、電源電位Ｖｃｃとトランジスタ回路ブロック１０と
の間に接続され、そのオンによりトランジスタ回路ブロ
ック１０に電源を供給し、オフにより電源供給を停止す
る。電源供給用トランジスタスイッチ回路３０は、トラ
ンジスタ回路ブロック１０とグランド電位Ｖｇｎｄとの
間に接続され、そのオンによりトランジスタ回路ブロッ
ク１０に電源を供給し、オフにより電源供給を停止す
る。 【００１２】このトランジスタスイッチ回路２０は、Ｐ
型ＭＯＳＦＥＴ２１と、そのゲートＧ１と第１入力端子
２２との間にコンデンサＣ１が接続され、またそのゲー
トＧ１と第２入力端子２３との間に強誘電体コンデンサ
Ｃｆ１が接続されている。同様に、トランジスタスイッ
チ回路３０は、Ｎ型ＭＯＳＦＥＴ３１と、そのゲートＧ
２と第１入力端子３２との間にコンデンサＣ２が接続さ
れ、またそのゲートＧ２と第２入力端子３３との間に強
誘電体コンデンサＣｆ１が接続されている。 【００１３】なお、コンデンサＣ１、Ｃ２及び強誘電体
コンデンサＣｆ１、Ｃｆ２は、第１入力端子２２、３２
及び第２入力端子２３、３３に接続されるとしている
が、これら第１、第２入力端子２２〜３３は説明の便宜
上設けたものであり、これら入力端子を設けることな
く、ＩＣ内の他の回路素子などに接続することができ
る。 【００１４】これらＰ型ＭＯＳＦＥＴ２１及びＮ型ＭＯ
ＳＦＥＴ３１は、トランジスタ回路ブロック１０の内部
のＭＯＳＦＥＴと同時に作り込まれており、したがって
それ自体のスレッショルド電圧Ｖｔｈはやはり低い値
（低Ｖｔｈ）になっている。 【００１５】この図１に示したＩＣを使用するに際し
て、まず、トランジスタスイッチ回路２０及びトランジ
スタスイッチ回路３０のイニシャライズを行う。 【００１６】このイニシャライズは、図２に示されるよ
うに、第２入力端子２３に電源電位Ｖｃｃなどの高電位
（Ｈレベル）を印加し、第１入力端子２２にグランド電
位Ｖｇｎｄなどの低電位（Ｌレベル）を印加する。強誘
電体コンデンサＣｆ１はその分極特性にヒステリシスを
有しているから、電圧を印加した後に電圧を零としても
電圧の印加方向に応じた極性の自発残留分極を持つ。こ
の場合には、第２入力端子２３にＨレベル、第１入力端
子２２にＬレベルを印加するから、強誘電体コンデンサ
Ｃｆ１は図中矢印の方向に自発残留分極が発生し、強誘
電体コンデンサＣｆ１とコンデンサＣ１との中点、即ち
Ｐ型ＭＯＳＦＥＴ２１のゲートＧ１にその自発残留分極
に応じた正電荷が発生し、蓄積される。このゲートＧ１
に蓄積された正電荷は、第１入力端子２２，第２入力端
子２３への電圧印加を中止しても、残留し続ける。 【００１７】また、第１入力端子３２に高電位（Ｈレベ
ル）で第２入力端子３３に低電位（Ｌレベル）を印加す
ることにより、強誘電体コンデンサＣｆ２は図中矢印の
方向に自発残留分極が発生し、コンデンサＣ２と強誘電
体コンデンサＣｆ２との中点、即ちＮ型ＭＯＳＦＥＴ３
１のゲートＧ２にその自発残留分極に応じた負電荷が発
生し、蓄積される。このゲートＧ２に蓄積された負電荷
は、第１入力端子３２、第２入力端子３３への電圧印加
を中止しても、残留し続ける。 【００１８】したがって、一度イニシャライズした後
は、強誘電体コンデンサＣｆ１、強誘電体コンデンサＣ
ｆ２の自発残留分極は保持されるので、第２入力端子２
３、３３はオープン状態にしておくことでよい。 【００１９】このように、Ｐ型ＭＯＳＦＥＴ２１のゲー
トＧ１に正電荷が、Ｎ型ＭＯＳＦＥＴ３１のゲートＧ２
に負電荷が蓄積されている状態では、それぞれのスレッ
ショルド電圧Ｖｔｈは、蓄積されている電荷に応じて高
い値（高Ｖｔｈ）として振る舞うことになる。 【００２０】図３は、本発明の電源供給用トランジスタ
スイッチ回路におけるゲート電圧−ドレイン電流の特性
について、実験した結果を示す特性図である。この特性
図は、Ｎ型ＭＯＳＦＥＴを用いたトランジスタスイッチ
回路におけるもので、図１，図２でのトランジスタスイ
ッチ回路３０に相当する。 【００２１】図３において、イニシャライズ前の特性、
即ちＮ型ＭＯＳＦＥＴそのものの特性と、イニシャライ
ズ後の特性、即ちＮ型ＭＯＳＦＥＴのゲートに負電荷を
蓄積した後の特性とを比較する。その比較の結果は、図
から明白なように、イニシャライズ後の特性が、イニシ
ャライズ前の特性をゲート電圧を大きくした方向に全体
としてシフトしている。そのシフト量は、この実験例で
は約３５０ｍＶである。 【００２２】このように、トランジスタスイッチ回路に
おけるゲート電圧−ドレイン電流の特性が、イニシャラ
イズによって、シフトしていることは、取りも直さず、
スレッショルド電圧Ｖｔｈが約３５０ｍＶだけ高くなっ
ていることを示している。 【００２３】なお、Ｐ型ＭＯＳＦＥＴを用いたトランジ
スタスイッチ回路でも、同様のことがいえるから、トラ
ンジスタスイッチ回路２０及びトランジスタスイッチ回
路３０を直列に用いることにより、スレッショルド電圧
Ｖｔｈは等価的にさらに高いものとなる。 【００２４】さて、トランジスタスイッチ回路２０、３
０がイニシャライズされた後、このＩＣを動作させるに
は、図４のように、第１入力端子２２にＬレベルを印加
すると、ゲートＧ１の正電荷はＬレベルが印加されてい
る間、コンデンサＣ１に吸収され、ゲートＧ１は十分に
低電位になり、Ｐ型ＭＯＳＦＥＴ２１は完全にオンす
る。このとき、第１入力端子３２にはＨレベルが印加さ
れ、ゲートＧ２の負電荷はＨレベルが印加されている
間、コンデンサＣ２に吸収され、ゲートＧ２は十分に高
電位になり、Ｎ型ＭＯＳＦＥＴ３１は完全にオンする。 【００２５】このオン時のＰ型ＭＯＳＦＥＴ２１、Ｎ型
ＭＯＳＦＥＴ３１の電圧降下、即ちオン電圧は、スレッ
ショルド電圧Ｖｔｈに関わらず、非常に低い電圧に設定
できるから、トランジスタ回路ブロック１０にはほぼ電
源電位Ｖｃｃが供給され、何らの支障なく動作する。 【００２６】次に、このＩＣを待機状態（スタンバイ状
態）にする場合には、図５のように、第１入力端子２２
にＨレベルを印加する。ゲートＧ１には、動作時にコン
デンサＣ１に吸収されていた正電荷が再び回復し、Ｐ型
ＭＯＳＦＥＴ２１のスレッショルド電圧Ｖｔｈは高い値
（高Ｖｔｈ）になる。そして、第１入力端子２２にＨレ
ベルが印加されているから、Ｐ型ＭＯＳＦＥＴ２１はオ
フ状態となる。このＰ型ＭＯＳＦＥＴ２１のスレッショ
ルド電圧Ｖｔｈは高い値となっているから、リーク電流
は低い値に抑制される。このとき、第１入力端子３２に
は、Ｌレベルが印加される。ゲートＧ２には、動作時に
コンデンサＣ２に吸収されていた負電荷が再び回復し、
Ｎ型ＭＯＳＦＥＴ３１のスレッショルド電圧Ｖｔｈは高
い値（高Ｖｔｈ）になる。そして、第１入力端子３２に
Ｌレベルが印加されているから、Ｎ型ＭＯＳＦＥＴ３１
はオフ状態となり、そのスレッショルド電圧Ｖｔｈは高
い値となっているから、リーク電流は低い値に抑制され
る。 【００２７】一旦、イニシャライズを行った後は、Ｐ型
ＭＯＳＦＥＴ２１のゲートＧ１及びＮ型ＭＯＳＦＥＴ３
１のゲートＧ２の正電荷及び負電荷は保持されるから、
動作状態及び待機状態を繰り返し行うことができる。 【００２８】このように待機時のＰ型ＭＯＳＦＥＴ２
１，Ｎ型ＭＯＳＦＥＴ３１のリーク電流は小さい値に抑
制されるから、トランジスタ回路ブロック１０の内部の
トランジスタのスレッショルド電圧Ｖｔｈを低い値（低
Ｖｔｈ）に設定していても、ＩＣの待機時の消費電力は
小さい値に抑制することができる。 【００２９】なお、以上の実施の形態では、トランジス
タスイッチ回路２０とトランジスタスイッチ回路３０の
両方を用いることとして説明しているが、いずれか一方
のみを用いてトランジスタ回路ブロック１０への電源供
給を行うこととしてもよい。また、トランジスタスイッ
チ回路２０及びトランジスタスイッチ回路３０は、トラ
ンジスタ回路ブロック１０の数に対応してそれぞれ設け
ることができる。 【００３０】本発明では、コンデンサＣ１，Ｃ２及び強
誘電体コンデンサＣｆ１，Ｃｆ２が必要となるが、コン
デンサはＩＣにおいて通常の手法で形成することができ
るし、また、強誘電体コンデンサは強誘電体メモリ用に
設けられている強誘電体素子を流用するなどしてもよい
し、別に設けることもできる。 【００３１】 【発明の効果】本発明の半導体集積回路装置によれば、
電源供給用トランジスタスイッチをＭＯＳＦＥＴとし、
そのＭＯＳＦＥＴのゲートに一側が接続されたコンデン
サと、前記ＭＯＳＦＥＴのゲートに一側が接続された強
誘電体コンデンサとを備えて構成しているから、これら
コンデンサ及び強誘電体コンデンサの他側間に所定極性
の電圧を印加して、強誘電体コンデンサを特定方向に分
極させることにより、電源供給用トランジスタスイッチ
のＭＯＳＦＥＴのスレッショルド電圧を高くすることが
できる。したがって、電源供給用トランジスタスイッチ
のＭＯＳＦＥＴを、トランジスタ回路ブロックのトラン
ジスタと同一の製造工程により形成することができ、か
つ電源供給用トランジスタスイッチのＭＯＳＦＥＴのリ
ーク電流を小さくし、待機時の消費電力を低減すること
ができる。
ンジスタスイッチを有する半導体集積回路装置（ＩＣ）
に関するものである。 【０００２】 【従来の技術】一般に、ＩＣはＭＯＳＦＥＴなどのトラ
ンジスタを多数含んで構成されるが、携帯機器などに適
用されるＩＣにおいては、その消費電力を制限すること
が特に求められている。 【０００３】図６は、消費電力を削減した従来のＩＣの
回路構成を示す図である。この従来のＩＣでは、消費電
力を低減するために、その電源電位Ｖｃｃを例えば３ｖ
の低い値としている。なお、Ｖｇｎｄはグランド電位で
ある。消費電力は電源電圧の２乗に比例するから、電源
電位Ｖｃｃを低くすることにより、消費電力の削減に有
効である。ただ、電源電圧Ｖｃｃの低下に伴い、ＣＭＯ
Ｓなどで構成されるトランジスタ回路ブロック１０にお
けるトランジスタ回路の回路遅延が増大してしまうか
ら、この回路遅延の増加を避けるために、電源電圧の低
下に対応して、回路ブロック１０のトランジスタ、例え
ばＣＭＯＳＦＥＴのスレッショルド電圧Ｖｔｈも低下さ
せている。これにより回路遅延を増大させずに消費電力
を削減している。 【０００４】しかし、このようにスレッショルド電圧Ｖ
ｔｈを低下させると、オフしているＭＯＳＦＥＴのリー
ク電流が増える結果、待機時電力が増大することになる
から、待機時の消費電力を低減する必要がある。このた
めに、パワースイッチとして、スレッショルド電圧Ｖｔ
ｈの高いＰ型ＭＯＳＦＥＴ１１及びＮ型ＭＯＳＦＥＴ１
２を使用して、回路ブロック１０へ電源を供給するよう
にしている。このＰ型ＭＯＳＦＥＴ１１及びＮ型ＭＯＳ
ＦＥＴ１２の使用により待機時のリーク電流は抑制され
ている。 【０００５】 【発明が解決しようとする課題】この従来のＩＣでは、
回路ブロック１０のＣＭＯＳなどのＭＯＳＦＥＴのスレ
ッショルド電圧Ｖｔｈは低い値に設定されているのに対
して、パワースイッチとして使用されるＰ型ＭＯＳＦＥ
Ｔ１１及びＮ型ＭＯＳＦＥＴ１２のスレッショルド電圧
Ｖｔｈは高い値に設定しなければならない。したがっ
て、このＰ型ＭＯＳＦＥＴ１１及びＮ型ＭＯＳＦＥＴ１
２のみのスレッショルド電圧Ｖｔｈを、他のＭＯＳＦＥ
Ｔのスレッショルド電圧Ｖｔｈより高い値にするため
に、ＩＣの製造工程において、特別にマスクを用意し、
余分のイオン打ち込み工程を必要とする。 【０００６】本発明は、斯かる実情に鑑み、パワースイ
ッチとして使用される絶縁ゲート型電界効果トランジス
タ（以下、ＭＯＳＦＥＴとして、説明する）を、他の回
路ブロックのＭＯＳＦＥＴと同一の工程で製造可能なも
のとし、かつそのスレッショルド電圧を高くして、待機
時の消費電力を低減したＩＣを提供することを目的とす
る。 【０００７】 【課題を解決するための手段】本発明の請求項１記載の
ＩＣは、トランジスタ回路ブロックへ電源を供給する電
源供給用トランジスタスイッチを有するＩＣにおいて、
前記電源供給用トランジスタスイッチをＭＯＳＦＥＴと
し、そのＭＯＳＦＥＴのゲートに一側が接続されたコン
デンサと、前記ＭＯＳＦＥＴのゲートに一側が接続され
た強誘電体コンデンサとを備えて構成していることを特
徴としている。 【０００８】この請求項１記載のＩＣによれば、電源供
給用トランジスタスイッチをＭＯＳＦＥＴとし、そのＭ
ＯＳＦＥＴのゲートに一側が接続されたコンデンサと、
前記ＭＯＳＦＥＴのゲートに一側が接続された強誘電体
コンデンサとを備えて構成しているから、これらコンデ
ンサ及び強誘電体コンデンサの他側間に所定極性の電圧
を印加して、強誘電体コンデンサを特定方向に分極させ
ることにより、電源供給用トランジスタスイッチのＭＯ
ＳＦＥＴのスレッショルド電圧を高くすることができ
る。したがって、電源供給用トランジスタスイッチのＭ
ＯＳＦＥＴを、トランジスタ回路ブロックのトランジス
タと同一の製造工程により形成することができ、かつ電
源供給用トランジスタスイッチのＭＯＳＦＥＴのリーク
電流を小さくし、待機時の消費電力を低減することがで
きる。 【０００９】 【発明の実施の形態】以下、本発明の実施の形態を図を
参照して説明する。 【００１０】図１は、本発明の実施の形態にかかる、Ｉ
Ｃの回路構成を示す図である。図１において、トランジ
スタ回路ブロック１０は、多数のＣＭＯＳＦＥＴなどで
構成されており、電力消費を低減するために電源電位Ｖ
ｃｃとグランド電位Ｖｇｎｄ間の電源電圧は、低い電
圧、例えば１ｖ〜２ｖとされている。この電源電圧が低
い値とされることによるトランジスタ回路の動作が遅延
することを避けるために、内部のトランジスタのスレッ
ショルド電圧Ｖｔｈを低い値（低Ｖｔｈ）に設定してい
る。これにより電源電位Ｖｃｃを低い値としても、トラ
ンジスタ回路ブロック１０の動作時間が遅延することを
防止している。 【００１１】電源供給用トランジスタスイッチ回路２０
は、電源電位Ｖｃｃとトランジスタ回路ブロック１０と
の間に接続され、そのオンによりトランジスタ回路ブロ
ック１０に電源を供給し、オフにより電源供給を停止す
る。電源供給用トランジスタスイッチ回路３０は、トラ
ンジスタ回路ブロック１０とグランド電位Ｖｇｎｄとの
間に接続され、そのオンによりトランジスタ回路ブロッ
ク１０に電源を供給し、オフにより電源供給を停止す
る。 【００１２】このトランジスタスイッチ回路２０は、Ｐ
型ＭＯＳＦＥＴ２１と、そのゲートＧ１と第１入力端子
２２との間にコンデンサＣ１が接続され、またそのゲー
トＧ１と第２入力端子２３との間に強誘電体コンデンサ
Ｃｆ１が接続されている。同様に、トランジスタスイッ
チ回路３０は、Ｎ型ＭＯＳＦＥＴ３１と、そのゲートＧ
２と第１入力端子３２との間にコンデンサＣ２が接続さ
れ、またそのゲートＧ２と第２入力端子３３との間に強
誘電体コンデンサＣｆ１が接続されている。 【００１３】なお、コンデンサＣ１、Ｃ２及び強誘電体
コンデンサＣｆ１、Ｃｆ２は、第１入力端子２２、３２
及び第２入力端子２３、３３に接続されるとしている
が、これら第１、第２入力端子２２〜３３は説明の便宜
上設けたものであり、これら入力端子を設けることな
く、ＩＣ内の他の回路素子などに接続することができ
る。 【００１４】これらＰ型ＭＯＳＦＥＴ２１及びＮ型ＭＯ
ＳＦＥＴ３１は、トランジスタ回路ブロック１０の内部
のＭＯＳＦＥＴと同時に作り込まれており、したがって
それ自体のスレッショルド電圧Ｖｔｈはやはり低い値
（低Ｖｔｈ）になっている。 【００１５】この図１に示したＩＣを使用するに際し
て、まず、トランジスタスイッチ回路２０及びトランジ
スタスイッチ回路３０のイニシャライズを行う。 【００１６】このイニシャライズは、図２に示されるよ
うに、第２入力端子２３に電源電位Ｖｃｃなどの高電位
（Ｈレベル）を印加し、第１入力端子２２にグランド電
位Ｖｇｎｄなどの低電位（Ｌレベル）を印加する。強誘
電体コンデンサＣｆ１はその分極特性にヒステリシスを
有しているから、電圧を印加した後に電圧を零としても
電圧の印加方向に応じた極性の自発残留分極を持つ。こ
の場合には、第２入力端子２３にＨレベル、第１入力端
子２２にＬレベルを印加するから、強誘電体コンデンサ
Ｃｆ１は図中矢印の方向に自発残留分極が発生し、強誘
電体コンデンサＣｆ１とコンデンサＣ１との中点、即ち
Ｐ型ＭＯＳＦＥＴ２１のゲートＧ１にその自発残留分極
に応じた正電荷が発生し、蓄積される。このゲートＧ１
に蓄積された正電荷は、第１入力端子２２，第２入力端
子２３への電圧印加を中止しても、残留し続ける。 【００１７】また、第１入力端子３２に高電位（Ｈレベ
ル）で第２入力端子３３に低電位（Ｌレベル）を印加す
ることにより、強誘電体コンデンサＣｆ２は図中矢印の
方向に自発残留分極が発生し、コンデンサＣ２と強誘電
体コンデンサＣｆ２との中点、即ちＮ型ＭＯＳＦＥＴ３
１のゲートＧ２にその自発残留分極に応じた負電荷が発
生し、蓄積される。このゲートＧ２に蓄積された負電荷
は、第１入力端子３２、第２入力端子３３への電圧印加
を中止しても、残留し続ける。 【００１８】したがって、一度イニシャライズした後
は、強誘電体コンデンサＣｆ１、強誘電体コンデンサＣ
ｆ２の自発残留分極は保持されるので、第２入力端子２
３、３３はオープン状態にしておくことでよい。 【００１９】このように、Ｐ型ＭＯＳＦＥＴ２１のゲー
トＧ１に正電荷が、Ｎ型ＭＯＳＦＥＴ３１のゲートＧ２
に負電荷が蓄積されている状態では、それぞれのスレッ
ショルド電圧Ｖｔｈは、蓄積されている電荷に応じて高
い値（高Ｖｔｈ）として振る舞うことになる。 【００２０】図３は、本発明の電源供給用トランジスタ
スイッチ回路におけるゲート電圧−ドレイン電流の特性
について、実験した結果を示す特性図である。この特性
図は、Ｎ型ＭＯＳＦＥＴを用いたトランジスタスイッチ
回路におけるもので、図１，図２でのトランジスタスイ
ッチ回路３０に相当する。 【００２１】図３において、イニシャライズ前の特性、
即ちＮ型ＭＯＳＦＥＴそのものの特性と、イニシャライ
ズ後の特性、即ちＮ型ＭＯＳＦＥＴのゲートに負電荷を
蓄積した後の特性とを比較する。その比較の結果は、図
から明白なように、イニシャライズ後の特性が、イニシ
ャライズ前の特性をゲート電圧を大きくした方向に全体
としてシフトしている。そのシフト量は、この実験例で
は約３５０ｍＶである。 【００２２】このように、トランジスタスイッチ回路に
おけるゲート電圧−ドレイン電流の特性が、イニシャラ
イズによって、シフトしていることは、取りも直さず、
スレッショルド電圧Ｖｔｈが約３５０ｍＶだけ高くなっ
ていることを示している。 【００２３】なお、Ｐ型ＭＯＳＦＥＴを用いたトランジ
スタスイッチ回路でも、同様のことがいえるから、トラ
ンジスタスイッチ回路２０及びトランジスタスイッチ回
路３０を直列に用いることにより、スレッショルド電圧
Ｖｔｈは等価的にさらに高いものとなる。 【００２４】さて、トランジスタスイッチ回路２０、３
０がイニシャライズされた後、このＩＣを動作させるに
は、図４のように、第１入力端子２２にＬレベルを印加
すると、ゲートＧ１の正電荷はＬレベルが印加されてい
る間、コンデンサＣ１に吸収され、ゲートＧ１は十分に
低電位になり、Ｐ型ＭＯＳＦＥＴ２１は完全にオンす
る。このとき、第１入力端子３２にはＨレベルが印加さ
れ、ゲートＧ２の負電荷はＨレベルが印加されている
間、コンデンサＣ２に吸収され、ゲートＧ２は十分に高
電位になり、Ｎ型ＭＯＳＦＥＴ３１は完全にオンする。 【００２５】このオン時のＰ型ＭＯＳＦＥＴ２１、Ｎ型
ＭＯＳＦＥＴ３１の電圧降下、即ちオン電圧は、スレッ
ショルド電圧Ｖｔｈに関わらず、非常に低い電圧に設定
できるから、トランジスタ回路ブロック１０にはほぼ電
源電位Ｖｃｃが供給され、何らの支障なく動作する。 【００２６】次に、このＩＣを待機状態（スタンバイ状
態）にする場合には、図５のように、第１入力端子２２
にＨレベルを印加する。ゲートＧ１には、動作時にコン
デンサＣ１に吸収されていた正電荷が再び回復し、Ｐ型
ＭＯＳＦＥＴ２１のスレッショルド電圧Ｖｔｈは高い値
（高Ｖｔｈ）になる。そして、第１入力端子２２にＨレ
ベルが印加されているから、Ｐ型ＭＯＳＦＥＴ２１はオ
フ状態となる。このＰ型ＭＯＳＦＥＴ２１のスレッショ
ルド電圧Ｖｔｈは高い値となっているから、リーク電流
は低い値に抑制される。このとき、第１入力端子３２に
は、Ｌレベルが印加される。ゲートＧ２には、動作時に
コンデンサＣ２に吸収されていた負電荷が再び回復し、
Ｎ型ＭＯＳＦＥＴ３１のスレッショルド電圧Ｖｔｈは高
い値（高Ｖｔｈ）になる。そして、第１入力端子３２に
Ｌレベルが印加されているから、Ｎ型ＭＯＳＦＥＴ３１
はオフ状態となり、そのスレッショルド電圧Ｖｔｈは高
い値となっているから、リーク電流は低い値に抑制され
る。 【００２７】一旦、イニシャライズを行った後は、Ｐ型
ＭＯＳＦＥＴ２１のゲートＧ１及びＮ型ＭＯＳＦＥＴ３
１のゲートＧ２の正電荷及び負電荷は保持されるから、
動作状態及び待機状態を繰り返し行うことができる。 【００２８】このように待機時のＰ型ＭＯＳＦＥＴ２
１，Ｎ型ＭＯＳＦＥＴ３１のリーク電流は小さい値に抑
制されるから、トランジスタ回路ブロック１０の内部の
トランジスタのスレッショルド電圧Ｖｔｈを低い値（低
Ｖｔｈ）に設定していても、ＩＣの待機時の消費電力は
小さい値に抑制することができる。 【００２９】なお、以上の実施の形態では、トランジス
タスイッチ回路２０とトランジスタスイッチ回路３０の
両方を用いることとして説明しているが、いずれか一方
のみを用いてトランジスタ回路ブロック１０への電源供
給を行うこととしてもよい。また、トランジスタスイッ
チ回路２０及びトランジスタスイッチ回路３０は、トラ
ンジスタ回路ブロック１０の数に対応してそれぞれ設け
ることができる。 【００３０】本発明では、コンデンサＣ１，Ｃ２及び強
誘電体コンデンサＣｆ１，Ｃｆ２が必要となるが、コン
デンサはＩＣにおいて通常の手法で形成することができ
るし、また、強誘電体コンデンサは強誘電体メモリ用に
設けられている強誘電体素子を流用するなどしてもよい
し、別に設けることもできる。 【００３１】 【発明の効果】本発明の半導体集積回路装置によれば、
電源供給用トランジスタスイッチをＭＯＳＦＥＴとし、
そのＭＯＳＦＥＴのゲートに一側が接続されたコンデン
サと、前記ＭＯＳＦＥＴのゲートに一側が接続された強
誘電体コンデンサとを備えて構成しているから、これら
コンデンサ及び強誘電体コンデンサの他側間に所定極性
の電圧を印加して、強誘電体コンデンサを特定方向に分
極させることにより、電源供給用トランジスタスイッチ
のＭＯＳＦＥＴのスレッショルド電圧を高くすることが
できる。したがって、電源供給用トランジスタスイッチ
のＭＯＳＦＥＴを、トランジスタ回路ブロックのトラン
ジスタと同一の製造工程により形成することができ、か
つ電源供給用トランジスタスイッチのＭＯＳＦＥＴのリ
ーク電流を小さくし、待機時の消費電力を低減すること
ができる。
【図面の簡単な説明】
【図１】本発明の実施の形態にかかるＩＣの回路構成を
示す図。 【図２】トランジスタスイッチ回路のイニシャライズを
行う状態を示す図。 【図３】トランジスタスイッチ回路のゲート電圧−ドレ
イン電流の特性を示す図。 【図４】ＩＣの動作状態を示す図。 【図５】ＩＣの待機状態を示す図。 【図６】消費電力を削減した従来のＩＣの回路構成を示
す図。 【符号の説明】 １０ トランジスタ回路ブロック ２０ 電源供給用トランジスタスイッチ回路 ３０ 電源供給用トランジスタスイッチ回路 ２１ Ｐ型ＭＯＳＦＥＴ ３１ Ｎ型ＭＯＳＦＥＴ ２２、３２ 第１入力端子 ２３、３３ 第２入力端子 Ｃ１，Ｃ２ コンデンサ Ｃｆ１，Ｃｆ２ 強誘電体コンデンサ Ｇ１、Ｇ２ ゲート
示す図。 【図２】トランジスタスイッチ回路のイニシャライズを
行う状態を示す図。 【図３】トランジスタスイッチ回路のゲート電圧−ドレ
イン電流の特性を示す図。 【図４】ＩＣの動作状態を示す図。 【図５】ＩＣの待機状態を示す図。 【図６】消費電力を削減した従来のＩＣの回路構成を示
す図。 【符号の説明】 １０ トランジスタ回路ブロック ２０ 電源供給用トランジスタスイッチ回路 ３０ 電源供給用トランジスタスイッチ回路 ２１ Ｐ型ＭＯＳＦＥＴ ３１ Ｎ型ＭＯＳＦＥＴ ２２、３２ 第１入力端子 ２３、３３ 第２入力端子 Ｃ１，Ｃ２ コンデンサ Ｃｆ１，Ｃｆ２ 強誘電体コンデンサ Ｇ１、Ｇ２ ゲート
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(56)参考文献 特開 平６−29834（ＪＰ，Ａ)
特開 平11−330390（ＪＰ，Ａ)
特開 平11−340806（ＪＰ，Ａ)
特開2001−168209（ＪＰ，Ａ)
特開 平５−235348（ＪＰ，Ａ)
特開 平11−40759（ＪＰ，Ａ)
特開2003−92533（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/822
H01L 27/04
H02M 1/08
H03K 17/22
H03K 19/00
H01L 27/06
H01L 27/105
Claims (1)
- (57)【特許請求の範囲】 【請求項１】 トランジスタ回路ブロックへ電源を供給
する電源供給用トランジスタスイッチを有する半導体集
積回路装置において、前記電源供給用トランジスタスイ
ッチを絶縁ゲート型電界効果トランジスタとし、その絶
縁ゲート型電界効果トランジスタのゲートに一側が接続
されたコンデンサと、前記絶縁ゲート型電界効果トラン
ジスタのゲートに一側が接続された強誘電体コンデンサ
とを備えて構成していることを特徴とする半導体集積回
路装置。
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|---|---|---|---|
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| US10/269,277 US6806758B2 (en) | 2001-10-15 | 2002-10-11 | IC device having a transistor switch for a power supply |
| US10/932,643 US7012460B2 (en) | 2001-10-15 | 2004-09-01 | IC device having a transistor switch for a power supply |
Applications Claiming Priority (1)
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| JP2001316700A JP3522248B2 (ja) | 2001-10-15 | 2001-10-15 | 半導体集積回路装置 |
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|---|---|---|---|
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| JP (1) | JP3522248B2 (ja) |
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2001
- 2001-10-15 JP JP2001316700A patent/JP3522248B2/ja not_active Expired - Fee Related
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2002
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2004
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