JPH11102229A - 低電圧及び低スタンバイ電流用トランジスタの選択的バイアスを有する集積回路及び関連方法 - Google Patents
低電圧及び低スタンバイ電流用トランジスタの選択的バイアスを有する集積回路及び関連方法Info
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Abstract
(57)【要約】
【課題】 集積回路における供給電圧及びスタンバイ電
流を減少させることを可能とした技術を提供する。 【解決手段】 本発明集積回路は基板上に複数個のＭＯ
ＳＦＥＴを有している。該複数個のＭＯＳＦＥＴは第一
導電型の少なくとも１個のＭＯＳＦＥＴと第二導電型の
少なくとも１個のＭＯＳＦＥＴとを包含している。各Ｍ
ＯＳＦＥＴは初期的スレッシュホールド電圧を有してい
る。該集積回路は、更に、第一及び第二バイアス回路を
有しており、それらは該複数個のＭＯＳＦＥＴの対応す
る導電型の選択したウエルのみを選択的にバイアスさ
せ、その初期的スレッシュホールド電圧の絶対値よりも
低い該選択したＭＯＳＦＥＴのみの実効スレッシュホー
ルド電圧の絶対値を発生し、その際に該集積回路の高ス
タンバイ電流を禁止させる。
流を減少させることを可能とした技術を提供する。 【解決手段】 本発明集積回路は基板上に複数個のＭＯ
ＳＦＥＴを有している。該複数個のＭＯＳＦＥＴは第一
導電型の少なくとも１個のＭＯＳＦＥＴと第二導電型の
少なくとも１個のＭＯＳＦＥＴとを包含している。各Ｍ
ＯＳＦＥＴは初期的スレッシュホールド電圧を有してい
る。該集積回路は、更に、第一及び第二バイアス回路を
有しており、それらは該複数個のＭＯＳＦＥＴの対応す
る導電型の選択したウエルのみを選択的にバイアスさ
せ、その初期的スレッシュホールド電圧の絶対値よりも
低い該選択したＭＯＳＦＥＴのみの実効スレッシュホー
ルド電圧の絶対値を発生し、その際に該集積回路の高ス
タンバイ電流を禁止させる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体技術に関する
ものであって、更に詳細には、複数個の金属−酸化物−
半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を有する
集積回路及びそれに関連する方法に関するものである。
ものであって、更に詳細には、複数個の金属−酸化物−
半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を有する
集積回路及びそれに関連する方法に関するものである。
【０００２】
【従来の技術】集積回路は多くのエレクトロニクス装置
において広く使用されている。典型的に比較的込み入っ
た集積回路は、基板上に数十万個又は百万個のトランジ
スタを有している場合がある。集積回路において一般的
に使用されている一つのタイプのトランジスタは金属−
酸化物−半導体電界効果トランジスタ（ＭＯＳＦＥＴ）
である。ＭＯＳＦＥＴはチャンネルによって接続される
ソース領域とドレイン領域とを有している。ゲートがチ
ャンネルの上方に存在しており且つ例えば、典型的に
は、二酸化シリコン（ＳｉＯ2）によって与えられる絶
縁層によってチャンネルから離隔されている。ゲート電
極へ印加される制御電圧がソースとドレインとの間のチ
ャンネルを介しての電荷キャリヤの流れを制御する。
において広く使用されている。典型的に比較的込み入っ
た集積回路は、基板上に数十万個又は百万個のトランジ
スタを有している場合がある。集積回路において一般的
に使用されている一つのタイプのトランジスタは金属−
酸化物−半導体電界効果トランジスタ（ＭＯＳＦＥＴ）
である。ＭＯＳＦＥＴはチャンネルによって接続される
ソース領域とドレイン領域とを有している。ゲートがチ
ャンネルの上方に存在しており且つ例えば、典型的に
は、二酸化シリコン（ＳｉＯ2）によって与えられる絶
縁層によってチャンネルから離隔されている。ゲート電
極へ印加される制御電圧がソースとドレインとの間のチ
ャンネルを介しての電荷キャリヤの流れを制御する。
【０００３】デプリションモードＭＯＳＦＥＴはゲート
に電圧が印加されていない場合にゲートの下側において
ドープされているか又は導通状態のチャンネルを有して
いる。それと対比して、エンハンスメントモードＭＯＳ
ＦＥＴは、導通チャンネルとして機能するために反転層
を形成すべくゲート対ソースバイアス電圧を印加するこ
とを必要とする。この電圧はスレッシュホールド電圧Ｖ
ｔである。ＮチャンネルエンハンスメントモードＭＯＳ
ＦＥＴの場合には、ゲートとソースとの間に正の電圧を
印加することによりチャンネルが誘起される。従って、
ゲート対ソース電圧がスレッシュホールド電圧Ｖｔを超
える場合にのみ電流が流れる。同様に、Ｐチャンネルエ
ンハンスメントモードＭＯＳＦＥＴの場合には、ゲート
対ソース電圧が負のスレッシュホールド電圧よりも負で
ある場合に電流が流れる。
に電圧が印加されていない場合にゲートの下側において
ドープされているか又は導通状態のチャンネルを有して
いる。それと対比して、エンハンスメントモードＭＯＳ
ＦＥＴは、導通チャンネルとして機能するために反転層
を形成すべくゲート対ソースバイアス電圧を印加するこ
とを必要とする。この電圧はスレッシュホールド電圧Ｖ
ｔである。ＮチャンネルエンハンスメントモードＭＯＳ
ＦＥＴの場合には、ゲートとソースとの間に正の電圧を
印加することによりチャンネルが誘起される。従って、
ゲート対ソース電圧がスレッシュホールド電圧Ｖｔを超
える場合にのみ電流が流れる。同様に、Ｐチャンネルエ
ンハンスメントモードＭＯＳＦＥＴの場合には、ゲート
対ソース電圧が負のスレッシュホールド電圧よりも負で
ある場合に電流が流れる。
【０００４】エンハンスメントモードＭＯＳＦＥＴのス
レッシュホールド電圧は、多数のファクタによって決定
され、例えばチャンネル長、チャンネル幅、ドーピン
グ、ゲート酸化膜厚さ、バックゲートバイアスなどがあ
る。例えば雰囲気温度などの外因的ファクタもスレッシ
ュホールド電圧に影響を与える。Ｖｔ値が所望の供給電
圧に対し低すぎる場合には、供給電圧が所望の供給電圧
よりも大きい場合には、そのトランジスタは許容不可能
なリーク電流を有する場合がある。逆に、Ｖｔが比較的
高く選択される場合には、トランジスタが完全にスイッ
チオンしない蓋然性がある。最近の半導体製造プロセス
は制御することが可能なものであるが、生産毎に集積回
路ダイに関してＶｔ値の広がりが未だに存在している。
レッシュホールド電圧は、多数のファクタによって決定
され、例えばチャンネル長、チャンネル幅、ドーピン
グ、ゲート酸化膜厚さ、バックゲートバイアスなどがあ
る。例えば雰囲気温度などの外因的ファクタもスレッシ
ュホールド電圧に影響を与える。Ｖｔ値が所望の供給電
圧に対し低すぎる場合には、供給電圧が所望の供給電圧
よりも大きい場合には、そのトランジスタは許容不可能
なリーク電流を有する場合がある。逆に、Ｖｔが比較的
高く選択される場合には、トランジスタが完全にスイッ
チオンしない蓋然性がある。最近の半導体製造プロセス
は制御することが可能なものであるが、生産毎に集積回
路ダイに関してＶｔ値の広がりが未だに存在している。
【０００５】例えば再充電可能なバッテリによって駆動
される携帯電話やページャなどの場合に電力消費を減少
させるためにＭＯＳＦＥＴ集積回路に対してより低い供
給電圧を使用することが望ましい場合がある。供給電圧
に拘らずに処理変動に基づくスレッシュホールド電圧の
広がりはほぼ同一であるので、Ｖｔは供給電圧が減少さ
れるに従いより大きな割合を占めるようになる。供給電
圧が減少されると、Ｖｔに関する制御及びトランジスタ
に対してのその広がりはよりクリチカル即ち臨界的なも
のとなる。供給電圧が約１Ｖ以下に減少されると、Ｖｔ
が正確に制御されない場合には、より少ない数の集積回
路が受入れ可能なものとなり、製造歩留りが低下する場
合がある。例えば、アナログ回路は特にＶｔにおける変
動によって影響を受ける可能性がある。
される携帯電話やページャなどの場合に電力消費を減少
させるためにＭＯＳＦＥＴ集積回路に対してより低い供
給電圧を使用することが望ましい場合がある。供給電圧
に拘らずに処理変動に基づくスレッシュホールド電圧の
広がりはほぼ同一であるので、Ｖｔは供給電圧が減少さ
れるに従いより大きな割合を占めるようになる。供給電
圧が減少されると、Ｖｔに関する制御及びトランジスタ
に対してのその広がりはよりクリチカル即ち臨界的なも
のとなる。供給電圧が約１Ｖ以下に減少されると、Ｖｔ
が正確に制御されない場合には、より少ない数の集積回
路が受入れ可能なものとなり、製造歩留りが低下する場
合がある。例えば、アナログ回路は特にＶｔにおける変
動によって影響を受ける可能性がある。
【０００６】例えば、米国特許第４，１４２，１１４号
（Ｇｒｅｅｎ）は、共通基板上における複数個のＭＯＳ
ＦＥＴに対するＶｔの規制について記載しており、その
場合に、指定したエンハンスメントモードＦＥＴのＶｔ
が基準電圧より降下する場合に選択的に動作されるチャ
ージポンプを使用して基板上のバックバイアスを調節す
ることによってＶｔを規制している。分圧器が該基準電
圧を供給しており、それは指定したエンハンスメントモ
ードＭＯＳＦＥＴのゲートへ印加され、該ＭＯＳＦＥＴ
は、ターンオンされると、チャージポンプをイネーブル
即ち動作可能状態とさせる。指定したエンハンスメント
モードＭＯＳＦＥＴのＶｔはそのゲートへ基準電圧を印
加させることによって検知される。チャージポンプは基
板上のＭＯＳＦＥＴのＶｔを基準電圧の所定範囲内へ上
昇させる。換言すると、上記特許は、いわゆる負バック
ゲートバイアスの一例を開示しており、その場合に、ト
ランジスタのＶｔを上昇させている。しかしながら、Ｖ
ｔを上昇させることは使用可能な電圧範囲を減少させ且
つより低い供給電圧で動作させることを阻止する。更
に、検知及びチャージポンプ回路コンポーネントは制御
されるべき変数であるＶｔを有するＭＯＳＦＥＴを包含
している。更に、高い実効的スレッシュホールド電圧は
ＭＯＳＦＥＴの比較的薄いゲート酸化物層に対して損傷
を発生させる場合がある。
（Ｇｒｅｅｎ）は、共通基板上における複数個のＭＯＳ
ＦＥＴに対するＶｔの規制について記載しており、その
場合に、指定したエンハンスメントモードＦＥＴのＶｔ
が基準電圧より降下する場合に選択的に動作されるチャ
ージポンプを使用して基板上のバックバイアスを調節す
ることによってＶｔを規制している。分圧器が該基準電
圧を供給しており、それは指定したエンハンスメントモ
ードＭＯＳＦＥＴのゲートへ印加され、該ＭＯＳＦＥＴ
は、ターンオンされると、チャージポンプをイネーブル
即ち動作可能状態とさせる。指定したエンハンスメント
モードＭＯＳＦＥＴのＶｔはそのゲートへ基準電圧を印
加させることによって検知される。チャージポンプは基
板上のＭＯＳＦＥＴのＶｔを基準電圧の所定範囲内へ上
昇させる。換言すると、上記特許は、いわゆる負バック
ゲートバイアスの一例を開示しており、その場合に、ト
ランジスタのＶｔを上昇させている。しかしながら、Ｖ
ｔを上昇させることは使用可能な電圧範囲を減少させ且
つより低い供給電圧で動作させることを阻止する。更
に、検知及びチャージポンプ回路コンポーネントは制御
されるべき変数であるＶｔを有するＭＯＳＦＥＴを包含
している。更に、高い実効的スレッシュホールド電圧は
ＭＯＳＦＥＴの比較的薄いゲート酸化物層に対して損傷
を発生させる場合がある。
【０００７】米国特許第５，３９７，９３４号（Ｍｅｒ
ｒｉｌｌ ｅｔ ａｌ．）は集積回路ダイ上の複数個の
ＭＯＳＦＥＴのスレッシュホールド電圧に対する補償回
路について記載している。特に、該回路の一部は基準電
圧を発生する。スレッシュホールド電圧モニタ回路は第
二電圧信号を発生するために直列接続されているＭＯＳ
ＦＥＴトランジスタと抵抗とを包含している。フィード
バック回路が基準電圧を第二電圧信号と比較し且つ基準
電圧が実質的に第二電圧信号と等しいようにＭＯＳトラ
ンジスタの実効的スレッシュホールド電圧を調節する。
上述したように、該補償回路はそれ自身がスレッシュホ
ールド電圧における変動の影響を受ける装置を包含して
いる。
ｒｉｌｌ ｅｔ ａｌ．）は集積回路ダイ上の複数個の
ＭＯＳＦＥＴのスレッシュホールド電圧に対する補償回
路について記載している。特に、該回路の一部は基準電
圧を発生する。スレッシュホールド電圧モニタ回路は第
二電圧信号を発生するために直列接続されているＭＯＳ
ＦＥＴトランジスタと抵抗とを包含している。フィード
バック回路が基準電圧を第二電圧信号と比較し且つ基準
電圧が実質的に第二電圧信号と等しいようにＭＯＳトラ
ンジスタの実効的スレッシュホールド電圧を調節する。
上述したように、該補償回路はそれ自身がスレッシュホ
ールド電圧における変動の影響を受ける装置を包含して
いる。
【０００８】
【発明が解決しようとする課題】本発明は、以上の点に
鑑みなされたものであって、上述した如き従来技術の欠
点を解消し、複数個のＭＯＳＦＥＴを有する改良した集
積回路及びその関連方法を提供することを目的とする。
鑑みなされたものであって、上述した如き従来技術の欠
点を解消し、複数個のＭＯＳＦＥＴを有する改良した集
積回路及びその関連方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明によれば、比較的
低い電源電圧での動作を容易とさせるために正確に補償
した実効スレッシュホールド電圧を有する金属−酸化物
−半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を有す
る集積回路が提供される。本発明は、更に、選択的に補
償した実効スレッシュホールド電圧を有しておりそれに
より高スタンバイ電流を禁止させたＭＯＳＦＥＴを有す
る集積回路を提供している。本発明は、更に、回路性能
又は条件を妥協することなしに低い電源電圧を有する集
積回路を提供している。本発明は、更に、短期間の間使
用するために選択的にターンオン即ちパワーアップさせ
次いでターンオフさせることの可能な部分を具備する集
積回路を提供している。
低い電源電圧での動作を容易とさせるために正確に補償
した実効スレッシュホールド電圧を有する金属−酸化物
−半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を有す
る集積回路が提供される。本発明は、更に、選択的に補
償した実効スレッシュホールド電圧を有しておりそれに
より高スタンバイ電流を禁止させたＭＯＳＦＥＴを有す
る集積回路を提供している。本発明は、更に、回路性能
又は条件を妥協することなしに低い電源電圧を有する集
積回路を提供している。本発明は、更に、短期間の間使
用するために選択的にターンオン即ちパワーアップさせ
次いでターンオフさせることの可能な部分を具備する集
積回路を提供している。
【００１０】本発明によれば、基板と該基板上に設けた
複数個のＭＯＳＦＥＴとを有する集積回路が提供され
る。該複数個のＭＯＳＦＥＴは、好適には、第一導電型
を有する少なくとも１個のＭＯＳＦＥＴを包含してい
る。該複数個のＭＯＳＦＥＴの各ＭＯＳＦＥＴは初期的
スレッシュホールド電圧を有している。本集積回路は、
更に、好適には、該第一導電型の少なくとも１個のＭＯ
ＳＦＥＴへ接続している選択的ウエルバイアス手段を有
しており、該少なくとも１個のＭＯＳＦＥＴのウエルの
みを選択的にバイアスさせてその初期的スレッシュホー
ルド電圧の絶対値よりも低い前記選択したＭＯＳＦＥＴ
のみの実効スレッシュホールド電圧の絶対値を発生させ
る。
複数個のＭＯＳＦＥＴとを有する集積回路が提供され
る。該複数個のＭＯＳＦＥＴは、好適には、第一導電型
を有する少なくとも１個のＭＯＳＦＥＴを包含してい
る。該複数個のＭＯＳＦＥＴの各ＭＯＳＦＥＴは初期的
スレッシュホールド電圧を有している。本集積回路は、
更に、好適には、該第一導電型の少なくとも１個のＭＯ
ＳＦＥＴへ接続している選択的ウエルバイアス手段を有
しており、該少なくとも１個のＭＯＳＦＥＴのウエルの
みを選択的にバイアスさせてその初期的スレッシュホー
ルド電圧の絶対値よりも低い前記選択したＭＯＳＦＥＴ
のみの実効スレッシュホールド電圧の絶対値を発生させ
る。
【００１１】本発明の集積回路のその他の実施例におい
ては、該複数個のＭＯＳＦＥＴが、好適には、第一導電
型の少なくとも１個のＭＯＳＦＥＴと第二導電型の少な
くとも１個のＭＯＳＦＥＴとを包含している。該複数個
のＭＯＳＦＥＴの各ＭＯＳＦＥＴは初期的スレッシュホ
ールド電圧を有している。本集積回路は、更に、好適に
は、該複数個のＭＯＳＦＥＴへ接続している選択的ウエ
ルバイアス手段を有しており、該複数個のＭＯＳＦＥＴ
の選択したウエルのみを選択的にバイアスさせてその初
期的スレッシュホールド電圧の絶対値より低い前記選択
したＭＯＳＦＥＴのみの実効的スレッシュホールド電圧
の絶対値を発生させその際に高スタンバイ電流を禁止さ
せる。
ては、該複数個のＭＯＳＦＥＴが、好適には、第一導電
型の少なくとも１個のＭＯＳＦＥＴと第二導電型の少な
くとも１個のＭＯＳＦＥＴとを包含している。該複数個
のＭＯＳＦＥＴの各ＭＯＳＦＥＴは初期的スレッシュホ
ールド電圧を有している。本集積回路は、更に、好適に
は、該複数個のＭＯＳＦＥＴへ接続している選択的ウエ
ルバイアス手段を有しており、該複数個のＭＯＳＦＥＴ
の選択したウエルのみを選択的にバイアスさせてその初
期的スレッシュホールド電圧の絶対値より低い前記選択
したＭＯＳＦＥＴのみの実効的スレッシュホールド電圧
の絶対値を発生させその際に高スタンバイ電流を禁止さ
せる。
【００１２】本発明の別の側面によれば、該選択的ウエ
ルバイアス手段が、好適には、同一の導電型を有する該
複数個のＭＯＳＦＥＴのウエルを分離させるためのウエ
ル分離手段を有しており、従って該選択したウエルのみ
のバイアスが選択したＭＯＳＦＥＴのみの実効スレッシ
ュホールド電圧を減少させる。該複数個のＭＯＳＦＥＴ
は、初期的スレッシュホールド電圧の低から高への絶対
値の広がりを有している。該選択的ウエルバイアス手段
は、好適には、該選択したＭＯＳＦＥＴのみを選択的に
バイアスさせ、従って該選択したＭＯＳＦＥＴの実効的
スレッシュホールド電圧の低から高への絶対値の広がり
は該選択したＭＯＳＦＥＴの初期的スレッシュホールド
電圧の低い絶対値以下の高い実効的スレッシュホールド
電圧を有している。該選択的ウエルバイアス手段は、好
適には、第一導電型を有する第一ＭＯＳＦＥＴ、第二導
電型を有する第二ＭＯＳＦＥＴ、該第一及び第二ＭＯＳ
ＦＥＴへ接続しており且つ直列接続されている複数個の
ダイオードによって与えられる。
ルバイアス手段が、好適には、同一の導電型を有する該
複数個のＭＯＳＦＥＴのウエルを分離させるためのウエ
ル分離手段を有しており、従って該選択したウエルのみ
のバイアスが選択したＭＯＳＦＥＴのみの実効スレッシ
ュホールド電圧を減少させる。該複数個のＭＯＳＦＥＴ
は、初期的スレッシュホールド電圧の低から高への絶対
値の広がりを有している。該選択的ウエルバイアス手段
は、好適には、該選択したＭＯＳＦＥＴのみを選択的に
バイアスさせ、従って該選択したＭＯＳＦＥＴの実効的
スレッシュホールド電圧の低から高への絶対値の広がり
は該選択したＭＯＳＦＥＴの初期的スレッシュホールド
電圧の低い絶対値以下の高い実効的スレッシュホールド
電圧を有している。該選択的ウエルバイアス手段は、好
適には、第一導電型を有する第一ＭＯＳＦＥＴ、第二導
電型を有する第二ＭＯＳＦＥＴ、該第一及び第二ＭＯＳ
ＦＥＴへ接続しており且つ直列接続されている複数個の
ダイオードによって与えられる。
【００１３】本発明に基づく集積回路の活性動作期間
中、例えば、Ｎチャンネル及びＰチャンネルＭＯＳＦＥ
Ｔの順方向バックゲートバイアスが効果的にスレッシュ
ホールド電圧を減少させる。このことはより低い供給電
圧を容易に受付けることを可能とする。更に、より低い
実効スレッシュホールド電圧は、又、より低い電圧での
動作を可能とし、そのことは、より薄いゲート酸化物層
とすることを可能とし、ゲート酸化膜を損傷する蓋然性
を減少させる。より薄いゲート酸化膜は、更に、例え
ば、より高い動作速度とすることを可能とする。
中、例えば、Ｎチャンネル及びＰチャンネルＭＯＳＦＥ
Ｔの順方向バックゲートバイアスが効果的にスレッシュ
ホールド電圧を減少させる。このことはより低い供給電
圧を容易に受付けることを可能とする。更に、より低い
実効スレッシュホールド電圧は、又、より低い電圧での
動作を可能とし、そのことは、より薄いゲート酸化物層
とすることを可能とし、ゲート酸化膜を損傷する蓋然性
を減少させる。より薄いゲート酸化膜は、更に、例え
ば、より高い動作速度とすることを可能とする。
【００１４】本発明は、更に、集積回路の製造及び動作
方法を提供している。集積回路を製造し且つ動作させる
方法は、好適には、基板を用意し且つ該基板上に複数個
のＭＯＳＦＥＴを形成することを包含している。該複数
個のＭＯＳＦＥＴは第一導電型を有する少なくとも１個
のＭＯＳＦＥＴと第二導電型を有する少なくとも１個の
ＭＯＳＦＥＴとを包含している。該複数個のＭＯＳＦＥ
Ｔの各ＭＯＳＦＥＴは初期的スレッシュホールド電圧を
有している。本方法は、更に、該複数個のＭＯＳＦＥＴ
の選択したウエルのみを選択的にバイアスさせてその初
期的スレッシュホールド電圧の絶対値より低い該選択し
たＭＯＳＦＥＴのみの実効的スレッシュホールド電圧の
絶対値を発生させその際に高スタンバイ電流を禁止させ
ることを包含している。
方法を提供している。集積回路を製造し且つ動作させる
方法は、好適には、基板を用意し且つ該基板上に複数個
のＭＯＳＦＥＴを形成することを包含している。該複数
個のＭＯＳＦＥＴは第一導電型を有する少なくとも１個
のＭＯＳＦＥＴと第二導電型を有する少なくとも１個の
ＭＯＳＦＥＴとを包含している。該複数個のＭＯＳＦＥ
Ｔの各ＭＯＳＦＥＴは初期的スレッシュホールド電圧を
有している。本方法は、更に、該複数個のＭＯＳＦＥＴ
の選択したウエルのみを選択的にバイアスさせてその初
期的スレッシュホールド電圧の絶対値より低い該選択し
たＭＯＳＦＥＴのみの実効的スレッシュホールド電圧の
絶対値を発生させその際に高スタンバイ電流を禁止させ
ることを包含している。
【００１５】本発明に基づく集積回路の動作方法は、好
適には、集積回路の複数個のＭＯＳＦＥＴのうちの１個
のＭＯＳＦＥＴの選択したウエルのみを選択的にバイア
スさせることを包含している。該複数個のＭＯＳＦＥＴ
の各々は初期的スレッシュホールド電圧を有している。
該選択的バイアス動作は、その初期的スレッシュホール
ド電圧の絶対値よりも低い該選択したＭＯＳＦＥＴのみ
の実効スレッシュホールド電圧の絶対値を効果的に発生
させて該集積回路に対する高スタンバイ電流を禁止させ
る。本方法は、更に、前記複数個のＭＯＳＦＥＴへ約１
Ｖ未満の供給電圧を供給することを包含することが可能
である。
適には、集積回路の複数個のＭＯＳＦＥＴのうちの１個
のＭＯＳＦＥＴの選択したウエルのみを選択的にバイア
スさせることを包含している。該複数個のＭＯＳＦＥＴ
の各々は初期的スレッシュホールド電圧を有している。
該選択的バイアス動作は、その初期的スレッシュホール
ド電圧の絶対値よりも低い該選択したＭＯＳＦＥＴのみ
の実効スレッシュホールド電圧の絶対値を効果的に発生
させて該集積回路に対する高スタンバイ電流を禁止させ
る。本方法は、更に、前記複数個のＭＯＳＦＥＴへ約１
Ｖ未満の供給電圧を供給することを包含することが可能
である。
【００１６】
【発明の実施の形態】以下、本発明の好適実施例を示し
た添付の図面を参照して本発明をより詳細に説明する。
しかしながら、本発明は、多数の異なる形態で実現する
ことが可能なものであり、本発明は本明細書に記載した
図示例に制限されるべきものではない。これらの実施例
は本発明の開示を完全且つ十分なものとするために提供
されるものであって、当業者にとって本発明の技術的範
囲の理解を助けるために提供されるものである。尚、図
面中において同様の参照番号は同様の構成要素を示すも
のである。
た添付の図面を参照して本発明をより詳細に説明する。
しかしながら、本発明は、多数の異なる形態で実現する
ことが可能なものであり、本発明は本明細書に記載した
図示例に制限されるべきものではない。これらの実施例
は本発明の開示を完全且つ十分なものとするために提供
されるものであって、当業者にとって本発明の技術的範
囲の理解を助けるために提供されるものである。尚、図
面中において同様の参照番号は同様の構成要素を示すも
のである。
【００１７】図１は本発明に基づく集積回路１０を示し
ている。集積回路１０は基板１１と該基板１１上に形成
した複数個のエンハンスメントモード金属−酸化物−半
導体電界効果トランジスタ（ＭＯＳＦＥＴ）１２，１３
を有している。図示した集積回路１０は相補的金属−酸
化物−半導体（ＣＭＯＳ）回路におけるＰチャンネルＭ
ＯＳＦＥＴ１３とＮチャンネルＭＯＳＦＥＴ１２の両方
を包含している。従って、複数個のＭＯＳＦＥＴ１２，
１３は、好適には、第一導電型を有する少なくとも１個
のＭＯＳＦＥＴ１２を有すると共に、第二導電型を有す
る少なくとも１個のＭＯＳＦＥＴ１３を有している。
ている。集積回路１０は基板１１と該基板１１上に形成
した複数個のエンハンスメントモード金属−酸化物−半
導体電界効果トランジスタ（ＭＯＳＦＥＴ）１２，１３
を有している。図示した集積回路１０は相補的金属−酸
化物−半導体（ＣＭＯＳ）回路におけるＰチャンネルＭ
ＯＳＦＥＴ１３とＮチャンネルＭＯＳＦＥＴ１２の両方
を包含している。従って、複数個のＭＯＳＦＥＴ１２，
１３は、好適には、第一導電型を有する少なくとも１個
のＭＯＳＦＥＴ１２を有すると共に、第二導電型を有す
る少なくとも１個のＭＯＳＦＥＴ１３を有している。
【００１８】該複数個のＭＯＳＦＥＴ１２，１３の各Ｍ
ＯＳＦＥＴは、少なくとも部分的には、設計パラメータ
及び処理変動に依存する初期的スレッシュホールド電圧
ＶｔINIを有している。複数個のＭＯＳＦＥＴ１２，１
３は、更に、約１Ｖより低い供給電圧ＶDDから動作可能
である。関連する集積回路は１９９７年１２月３日付で
出願された同時係属中の米国特許出願第０８／７５８，
９３３号、１９９７年１２月３日付で出願した同時係属
中の米国特許出願第０８／７７０，５４８号、１９９７
年１２月３日付で出願した米国特許出願第０８／７５
８，９３０号において示されており、これらの特許出願
は全て本願出願人に譲渡されておりそれらは引用によっ
て本明細書に取込む。
ＯＳＦＥＴは、少なくとも部分的には、設計パラメータ
及び処理変動に依存する初期的スレッシュホールド電圧
ＶｔINIを有している。複数個のＭＯＳＦＥＴ１２，１
３は、更に、約１Ｖより低い供給電圧ＶDDから動作可能
である。関連する集積回路は１９９７年１２月３日付で
出願された同時係属中の米国特許出願第０８／７５８，
９３３号、１９９７年１２月３日付で出願した同時係属
中の米国特許出願第０８／７７０，５４８号、１９９７
年１２月３日付で出願した米国特許出願第０８／７５
８，９３０号において示されており、これらの特許出願
は全て本願出願人に譲渡されておりそれらは引用によっ
て本明細書に取込む。
【００１９】本発明の集積回路１０は、更に、少なくと
も１個のＭＯＳＦＥＴ１２へ接続している選択的ウエル
バイアス手段２０を有しており、該選択的ウエルバイア
ス手段２０は、少なくとも１個のＮチャンネルＭＯＳＦ
ＥＴ１２（図３参照）のＰウエル即ちＰタブ又は少なく
とも１個のＰチャンネルＭＯＳＦＥＴ１３（図２参照）
のＮウエル即ちＮタブのみを選択的にバイアスさせてそ
の初期的スレッシュホールド電圧ＶｔINIの絶対値より
も低い選択したＭＯＳＦＥＴ１２，１３のみの実効スレ
ッシュホールド電圧ＶｔEFFの絶対値を発生する。
も１個のＭＯＳＦＥＴ１２へ接続している選択的ウエル
バイアス手段２０を有しており、該選択的ウエルバイア
ス手段２０は、少なくとも１個のＮチャンネルＭＯＳＦ
ＥＴ１２（図３参照）のＰウエル即ちＰタブ又は少なく
とも１個のＰチャンネルＭＯＳＦＥＴ１３（図２参照）
のＮウエル即ちＮタブのみを選択的にバイアスさせてそ
の初期的スレッシュホールド電圧ＶｔINIの絶対値より
も低い選択したＭＯＳＦＥＴ１２，１３のみの実効スレ
ッシュホールド電圧ＶｔEFFの絶対値を発生する。
【００２０】複数個のＭＯＳＦＥＴ１２，１３は初期的
スレッシュホールド電圧ＶｔINIの低から高への絶対値
の広がりを有している。選択的ウエルバイアス手段２０
は、好適には、選択したＭＯＳＦＥＴ１２，１３のみを
バイアスさせ、従って選択したＭＯＳＦＥＴ１２，１３
の実効スレッシュホールド電圧ＶｔEFFの低から高への
絶対値の広がりは選択したＭＯＳＦＥＴ１２，１３の初
期的スレッシュホールド電圧ＶｔINIの低い絶対値以下
の高い実効スレッシュホールド電圧ＶｔEFFを有してい
る。
スレッシュホールド電圧ＶｔINIの低から高への絶対値
の広がりを有している。選択的ウエルバイアス手段２０
は、好適には、選択したＭＯＳＦＥＴ１２，１３のみを
バイアスさせ、従って選択したＭＯＳＦＥＴ１２，１３
の実効スレッシュホールド電圧ＶｔEFFの低から高への
絶対値の広がりは選択したＭＯＳＦＥＴ１２，１３の初
期的スレッシュホールド電圧ＶｔINIの低い絶対値以下
の高い実効スレッシュホールド電圧ＶｔEFFを有してい
る。
【００２１】本発明の別の側面によれば、選択的ウエル
バイアス手段２０は、好適には、同一の導電型を有する
複数個のＭＯＳＦＥＴ１２，１３のウエル即ちタブを分
離させるためのウエル分離手段２５を有しており、従っ
て該選択したウエルのみのバイアス動作が選択したＭＯ
ＳＦＥＴ１２，１３のみの実効スレッシュホールド電圧
を減少させる。ウエル分離手段２５は、好適には、当業
者によって理解されるように同一の基板１１を使用する
複数個のＭＯＳＦＥＴ１２，１３のトリプルウエル形態
によって与えられる。例えば、トリプルウエル形態の場
合には、基板１１がＰ型基板である場合には、そのＰ型
基板内に、例えば、イオン注入によってＮウエルを形成
することが可能である。第一Ｐウエルは、該Ｐ型基板内
に例えばイオン注入によって形成することが可能であ
る。次いで第二Ｐウエルを該Ｎウエル内に形成すること
が可能であり、従って第一及び第二Ｐウエル及びＮウエ
ルがトリプルウエル形態を画定する。当業者によって理
解されるように、例えばＮ型基板の場合には導電型を交
換させることが可能である。
バイアス手段２０は、好適には、同一の導電型を有する
複数個のＭＯＳＦＥＴ１２，１３のウエル即ちタブを分
離させるためのウエル分離手段２５を有しており、従っ
て該選択したウエルのみのバイアス動作が選択したＭＯ
ＳＦＥＴ１２，１３のみの実効スレッシュホールド電圧
を減少させる。ウエル分離手段２５は、好適には、当業
者によって理解されるように同一の基板１１を使用する
複数個のＭＯＳＦＥＴ１２，１３のトリプルウエル形態
によって与えられる。例えば、トリプルウエル形態の場
合には、基板１１がＰ型基板である場合には、そのＰ型
基板内に、例えば、イオン注入によってＮウエルを形成
することが可能である。第一Ｐウエルは、該Ｐ型基板内
に例えばイオン注入によって形成することが可能であ
る。次いで第二Ｐウエルを該Ｎウエル内に形成すること
が可能であり、従って第一及び第二Ｐウエル及びＮウエ
ルがトリプルウエル形態を画定する。当業者によって理
解されるように、例えばＮ型基板の場合には導電型を交
換させることが可能である。
【００２２】次いで、ＭＯＳＦＥＴ１２，１３及び集積
回路１０の関連する回路を同一の基板１１上に形成する
ことが可能であり、例えばＰチャンネルＭＯＳＦＥＴを
Ｎウエル内に形成し且つＮチャンネルＭＯＳＦＥＴを第
一又は第二Ｐウエル内に形成し、且つ別々にバイアスさ
せることが可能である。これは、例えば、ＭＯＳＦＥＴ
１２，１３の特定の即ち選択したウエル即ちタブのみを
選択した時間において順方向バイアスさせることを可能
とし、従ってＭＯＳＦＥＴ１２，１３の全てのスレッシ
ュホールド電圧Ｖｔが同時的に減少されるものではな
く、その代わりに選択的に減少される。この形態は効果
的に低スタンバイ電流を発生させ又はサブスレッシュホ
ールド即ちスレッシュホールド以下のリークに起因する
高スタンバイ電流を禁止させる。
回路１０の関連する回路を同一の基板１１上に形成する
ことが可能であり、例えばＰチャンネルＭＯＳＦＥＴを
Ｎウエル内に形成し且つＮチャンネルＭＯＳＦＥＴを第
一又は第二Ｐウエル内に形成し、且つ別々にバイアスさ
せることが可能である。これは、例えば、ＭＯＳＦＥＴ
１２，１３の特定の即ち選択したウエル即ちタブのみを
選択した時間において順方向バイアスさせることを可能
とし、従ってＭＯＳＦＥＴ１２，１３の全てのスレッシ
ュホールド電圧Ｖｔが同時的に減少されるものではな
く、その代わりに選択的に減少される。この形態は効果
的に低スタンバイ電流を発生させ又はサブスレッシュホ
ールド即ちスレッシュホールド以下のリークに起因する
高スタンバイ電流を禁止させる。
【００２３】図２−３に最もよく示されるように、選択
的ウエルバイアス手段２０は、好適には、第一導電型を
有する例えばＮチャンネルの第一ＭＯＳＦＥＴ Ｑ１
と、第二導電型を有する例えばＰチャンネルの第二ＭＯ
ＳＦＥＴ Ｑ２と、第一及び第二ＭＯＳＦＥＴ Ｑ１，
Ｑ２へ接続されており且つ直列接続されている複数個の
ダイオードＤ１，Ｄ２，Ｄ３とを有する第一導電型ウエ
ルバイアス手段によって与えられる（図２参照）。第一
及び第二ＭＯＳＦＥＴ Ｑ１，Ｑ２のゲートは当業者に
よって理解されるように共通接続されている。選択的ウ
エルバイアス手段２０は、更に、第一導電型を有する例
えばＮチャンネルの第三ＭＯＳＦＥＴ Ｑ３と、第二導
電型を有する例えばＰチャンネルの第四ＭＯＳＦＥＴ
Ｑ４と、第三及び第四ＭＯＳＦＥＴ Ｑ３，Ｑ４へ接続
されており且つ直列接続されている複数個のダイオード
Ｄ４，Ｄ５，Ｄ６とを有する第二導電型ウエルバイアス
手段によって与えられている（図３参照）。同様に、第
三及び第四ＭＯＳＦＥＴ Ｑ３，Ｑ４のゲートも好適に
は当業者にとって明らかなように共通接続されている。
的ウエルバイアス手段２０は、好適には、第一導電型を
有する例えばＮチャンネルの第一ＭＯＳＦＥＴ Ｑ１
と、第二導電型を有する例えばＰチャンネルの第二ＭＯ
ＳＦＥＴ Ｑ２と、第一及び第二ＭＯＳＦＥＴ Ｑ１，
Ｑ２へ接続されており且つ直列接続されている複数個の
ダイオードＤ１，Ｄ２，Ｄ３とを有する第一導電型ウエ
ルバイアス手段によって与えられる（図２参照）。第一
及び第二ＭＯＳＦＥＴ Ｑ１，Ｑ２のゲートは当業者に
よって理解されるように共通接続されている。選択的ウ
エルバイアス手段２０は、更に、第一導電型を有する例
えばＮチャンネルの第三ＭＯＳＦＥＴ Ｑ３と、第二導
電型を有する例えばＰチャンネルの第四ＭＯＳＦＥＴ
Ｑ４と、第三及び第四ＭＯＳＦＥＴ Ｑ３，Ｑ４へ接続
されており且つ直列接続されている複数個のダイオード
Ｄ４，Ｄ５，Ｄ６とを有する第二導電型ウエルバイアス
手段によって与えられている（図３参照）。同様に、第
三及び第四ＭＯＳＦＥＴ Ｑ３，Ｑ４のゲートも好適に
は当業者にとって明らかなように共通接続されている。
【００２４】図２に示したようにＮウエルバイアスを与
えるために、該複数個のダイオードは、好適には、少な
くとも３個のダイオードＤ１，Ｄ２，Ｄ３である。第一
ダイオードＤ１は、好適には、供給電圧ＶDDへ接続され
ると共に第二ＭＯＳＦＥＴＱ２のソース及びドレインへ
接続しており、即ち、図示したように、アノードがドレ
インへ且つカソードがソースへ接続している。第二及び
第三ダイオードＤ２，Ｄ３は、好適には、第一ダイオー
ドＤ１へ直列接続しており且つ第一ＭＯＳＦＥＴ Ｑ１
のドレインのみへ接続している。即ち、第二ダイオード
Ｄ２のアノードは第二ＭＯＳＦＥＴ Ｑ２のドレインへ
接続しており、第二ダイオードＤ２のカソードは第三ダ
イオードＤ３のアノードへ接続しており、且つ第三ダイ
オードＤ３のカソードは第一ＭＯＳＦＥＴ Ｑ１のドレ
インへ接続している。第一ＭＯＳＦＥＴ Ｑ１のソース
は、好適には、接地ＶSSへ接続している。当業者によっ
て理解されるように、集積回路１０において集積化させ
たダイオードを使用することは、モノリシック回路構成
体を形成する半導体接合のうちの何れか一つをダイオー
ドとして使用することを可能とする。
えるために、該複数個のダイオードは、好適には、少な
くとも３個のダイオードＤ１，Ｄ２，Ｄ３である。第一
ダイオードＤ１は、好適には、供給電圧ＶDDへ接続され
ると共に第二ＭＯＳＦＥＴＱ２のソース及びドレインへ
接続しており、即ち、図示したように、アノードがドレ
インへ且つカソードがソースへ接続している。第二及び
第三ダイオードＤ２，Ｄ３は、好適には、第一ダイオー
ドＤ１へ直列接続しており且つ第一ＭＯＳＦＥＴ Ｑ１
のドレインのみへ接続している。即ち、第二ダイオード
Ｄ２のアノードは第二ＭＯＳＦＥＴ Ｑ２のドレインへ
接続しており、第二ダイオードＤ２のカソードは第三ダ
イオードＤ３のアノードへ接続しており、且つ第三ダイ
オードＤ３のカソードは第一ＭＯＳＦＥＴ Ｑ１のドレ
インへ接続している。第一ＭＯＳＦＥＴ Ｑ１のソース
は、好適には、接地ＶSSへ接続している。当業者によっ
て理解されるように、集積回路１０において集積化させ
たダイオードを使用することは、モノリシック回路構成
体を形成する半導体接合のうちの何れか一つをダイオー
ドとして使用することを可能とする。
【００２５】動作について説明すると、Ｎウエルは、通
常、供給電圧ＶDDへ接続する。トランジスタＱ１，Ｑ２
に対するゲート電圧が０Ｖである場合には、第一Ｎチャ
ンネルＭＯＳＦＥＴ Ｑ１がターンオフされ且つ第二Ｐ
チャンネルＭＯＳＦＥＴ Ｑ２がターンオンされる。ゲ
ート電圧が供給電圧ＶDD又は１Ｖである場合には、第一
ＮチャンネルＭＯＳＦＥＴ Ｑ１がターンオンされ且つ
第二ＰチャンネルＭＯＳＦＥＴ Ｑ２がターンオフされ
る。複数個のダイオードＤ１，Ｄ２，Ｄ３の各々は、そ
れぞれ、供給電圧ＶDDから第一ＮチャンネルＭＯＳＦＥ
Ｔ Ｑ１にかけて電圧降下を発生させる。例えば、ダイ
オードＤ１，Ｄ２，Ｄ３の各々が等しい値を有している
場合には、該ダイオードの各々を横断しての電圧降下は
１Ｖの供給電圧の約３分の１であり、従って第一ＭＯＳ
ＦＥＴ Ｑ１のドレインにおける電圧は約０Ｖである。
このことは、更に、設計目標を達成するために、ダイオ
ードＤ１，Ｄ２，Ｄ３の値をそれぞれ柔軟性をもって調
節することが可能であることを示している。このこと
は、更に、単に２個のダイオード又は３個を超えた数の
ダイオードを本発明に基づく集積回路１０のこの部分に
対して使用することが可能であることも示している。
常、供給電圧ＶDDへ接続する。トランジスタＱ１，Ｑ２
に対するゲート電圧が０Ｖである場合には、第一Ｎチャ
ンネルＭＯＳＦＥＴ Ｑ１がターンオフされ且つ第二Ｐ
チャンネルＭＯＳＦＥＴ Ｑ２がターンオンされる。ゲ
ート電圧が供給電圧ＶDD又は１Ｖである場合には、第一
ＮチャンネルＭＯＳＦＥＴ Ｑ１がターンオンされ且つ
第二ＰチャンネルＭＯＳＦＥＴ Ｑ２がターンオフされ
る。複数個のダイオードＤ１，Ｄ２，Ｄ３の各々は、そ
れぞれ、供給電圧ＶDDから第一ＮチャンネルＭＯＳＦＥ
Ｔ Ｑ１にかけて電圧降下を発生させる。例えば、ダイ
オードＤ１，Ｄ２，Ｄ３の各々が等しい値を有している
場合には、該ダイオードの各々を横断しての電圧降下は
１Ｖの供給電圧の約３分の１であり、従って第一ＭＯＳ
ＦＥＴ Ｑ１のドレインにおける電圧は約０Ｖである。
このことは、更に、設計目標を達成するために、ダイオ
ードＤ１，Ｄ２，Ｄ３の値をそれぞれ柔軟性をもって調
節することが可能であることを示している。このこと
は、更に、単に２個のダイオード又は３個を超えた数の
ダイオードを本発明に基づく集積回路１０のこの部分に
対して使用することが可能であることも示している。
【００２６】図３に示したようにＰウエルバイアスを与
えるために、該複数個のダイオードは、好適には、少な
くとも３個のダイオードＤ４，Ｄ５，Ｄ６である。第四
及び第五ダイオードＤ４，Ｄ５は第四ＭＯＳＦＥＴ Ｑ
４のドレインのみに直列接続されており、即ち第四ダイ
オードＤ４のアノードが第四ＭＯＳＦＥＴ Ｑ４のドレ
インへ接続しており、第四ダイオードＤ４のカソードが
第五ダイオードＤ５のアノードへ接続しており、第五ダ
イオードＤ５のカソードが第三ＭＯＳＦＥＴＱ３のドレ
インへ接続している。第四ＭＯＳＦＥＴ Ｑ４のソース
は、好適には、供給電圧ＶDDへ接続している。第六ダイ
オードＤ６は第三ＭＯＳＦＥＴ Ｑ３のドレイン及びソ
ースへ接続しており、即ちそのアノードは第五ダイオー
ドＤ５のカソードへ接続すると共に第三ＭＯＳＦＥＴ
Ｑ３のドレインへ接続しており且つそのカソードは第三
ＭＯＳＦＥＴ Ｑ３のソースへ接続している。第三ＭＯ
ＳＦＥＴ Ｑ３のソースは、更に、接地ＶSSへ接続して
いる。
えるために、該複数個のダイオードは、好適には、少な
くとも３個のダイオードＤ４，Ｄ５，Ｄ６である。第四
及び第五ダイオードＤ４，Ｄ５は第四ＭＯＳＦＥＴ Ｑ
４のドレインのみに直列接続されており、即ち第四ダイ
オードＤ４のアノードが第四ＭＯＳＦＥＴ Ｑ４のドレ
インへ接続しており、第四ダイオードＤ４のカソードが
第五ダイオードＤ５のアノードへ接続しており、第五ダ
イオードＤ５のカソードが第三ＭＯＳＦＥＴＱ３のドレ
インへ接続している。第四ＭＯＳＦＥＴ Ｑ４のソース
は、好適には、供給電圧ＶDDへ接続している。第六ダイ
オードＤ６は第三ＭＯＳＦＥＴ Ｑ３のドレイン及びソ
ースへ接続しており、即ちそのアノードは第五ダイオー
ドＤ５のカソードへ接続すると共に第三ＭＯＳＦＥＴ
Ｑ３のドレインへ接続しており且つそのカソードは第三
ＭＯＳＦＥＴ Ｑ３のソースへ接続している。第三ＭＯ
ＳＦＥＴ Ｑ３のソースは、更に、接地ＶSSへ接続して
いる。
【００２７】動作について説明すると、Ｐウエルは、通
常、ＶSSにおける電圧へ接続される。トランジスタＱ
３，Ｑ４に対するゲート電圧が供給電圧ＶDDであるか又
は１Ｖであると、第三ＮチャンネルＭＯＳＦＥＴ Ｑ３
がターンオンされ且つ第四ＰチャンネルＭＯＳＦＥＴ
Ｑ４がターンオフされる。ゲート電圧が０Ｖである場合
には、第三ＮチャンネルＭＯＳＦＥＴ Ｑ３がターンオ
フされ且つ第四ＰチャンネルＭＯＳＦＥＴ Ｑ４がター
ンオンされる。複数個のダイオードＤ４，Ｄ５，Ｄ６
は、各々、それぞれ、ＶSSにおける電圧から第四ＭＯＳ
ＦＥＴ Ｑ４へかけて電圧降下を発生させる。例えば、
ダイオードＤ４，Ｄ５，Ｄ６の各々が等しい値を有して
いる場合には、これらのダイオードの各々を横断しての
電圧降下は１Ｖ供給電圧の約３分の１であり、従って第
四ＭＯＳＦＥＴ Ｑ４のドレインにおける電圧は約ＶDD
即ち１Ｖである。同様に、このことは、設計目標を達成
するために、ダイオードＤ４，Ｄ５，Ｄ６の値をそれぞ
れ柔軟性をもって調節することが可能であることを示し
ており、且つ本発明に基づいて単に二つのダイオードの
み又は３個を超える数のダイオードを使用することが可
能であることを示している。
常、ＶSSにおける電圧へ接続される。トランジスタＱ
３，Ｑ４に対するゲート電圧が供給電圧ＶDDであるか又
は１Ｖであると、第三ＮチャンネルＭＯＳＦＥＴ Ｑ３
がターンオンされ且つ第四ＰチャンネルＭＯＳＦＥＴ
Ｑ４がターンオフされる。ゲート電圧が０Ｖである場合
には、第三ＮチャンネルＭＯＳＦＥＴ Ｑ３がターンオ
フされ且つ第四ＰチャンネルＭＯＳＦＥＴ Ｑ４がター
ンオンされる。複数個のダイオードＤ４，Ｄ５，Ｄ６
は、各々、それぞれ、ＶSSにおける電圧から第四ＭＯＳ
ＦＥＴ Ｑ４へかけて電圧降下を発生させる。例えば、
ダイオードＤ４，Ｄ５，Ｄ６の各々が等しい値を有して
いる場合には、これらのダイオードの各々を横断しての
電圧降下は１Ｖ供給電圧の約３分の１であり、従って第
四ＭＯＳＦＥＴ Ｑ４のドレインにおける電圧は約ＶDD
即ち１Ｖである。同様に、このことは、設計目標を達成
するために、ダイオードＤ４，Ｄ５，Ｄ６の値をそれぞ
れ柔軟性をもって調節することが可能であることを示し
ており、且つ本発明に基づいて単に二つのダイオードの
み又は３個を超える数のダイオードを使用することが可
能であることを示している。
【００２８】当業者によって容易に理解されるように、
本発明の選択的ウエルバイアス構成は、Ｎチャンネル又
はＰチャンネルのみのＭＯＳＦＥＴを包含する集積回路
に対して設けることが可能である。更に、該選択的ウエ
ルバイアス構成は、両方の型のトランジスタが集積回路
内に設けられている場合に、Ｎチャンネル又はＰチャン
ネルのＭＯＳＦＥＴのうちの一方又は他方に関して必要
とされるに過ぎない場合がある。例えば、ＶｔEFFを低
下させ且つスタンバイ電流を低下させるための選択的な
ウエルバイアス動作は、ＰチャンネルＭＯＳＦＥＴも設
けられている場合であってもＮチャンネルＭＯＳＦＥＴ
のみについて使用することが可能である。本発明の集積
回路１０は、例えば１乃至２秒の短い時間期間の間使用
するために選択的にターンオン即ちパワーアップさせ、
次いでターンオフさせることが可能である部分を具備す
る集積回路１０を提供することが可能である。
本発明の選択的ウエルバイアス構成は、Ｎチャンネル又
はＰチャンネルのみのＭＯＳＦＥＴを包含する集積回路
に対して設けることが可能である。更に、該選択的ウエ
ルバイアス構成は、両方の型のトランジスタが集積回路
内に設けられている場合に、Ｎチャンネル又はＰチャン
ネルのＭＯＳＦＥＴのうちの一方又は他方に関して必要
とされるに過ぎない場合がある。例えば、ＶｔEFFを低
下させ且つスタンバイ電流を低下させるための選択的な
ウエルバイアス動作は、ＰチャンネルＭＯＳＦＥＴも設
けられている場合であってもＮチャンネルＭＯＳＦＥＴ
のみについて使用することが可能である。本発明の集積
回路１０は、例えば１乃至２秒の短い時間期間の間使用
するために選択的にターンオン即ちパワーアップさせ、
次いでターンオフさせることが可能である部分を具備す
る集積回路１０を提供することが可能である。
【００２９】実効スレッシュホールド電圧ＶｔEFFは、
所望のウエルのバイアス電圧に依存して直列して３個を
超える数のダイオードを付加することによって決定又は
選択することが可能である。又、ダイオードの寸法は、
所望のウエルのバイアス電圧の精細な調節を行うために
異なるものとすることが可能である。活性動作期間中、
当業者によって理解されるように、Ｎチャンネル及びＰ
チャンネルＭＯＳＦＥＴの順方向バックゲートバイアス
は不利益ではなく、スレッシュホールド電圧を減少させ
ることを可能とするという利点を与える。このことは、
供給電圧ＶDDを容易に低下させることを可能とする。更
に、より低い実効スレッシュホールド電圧ＶｔEFFはよ
り低い供給電圧ＶDDにおいて動作することを可能とし、
そのことはゲート酸化物層をより薄くすることを可能と
し、一方ゲート酸化膜の損傷が発生する蓋然性を減少さ
せる。より薄いゲート酸化膜は、例えば、より速い動作
速度とすることを可能とする。
所望のウエルのバイアス電圧に依存して直列して３個を
超える数のダイオードを付加することによって決定又は
選択することが可能である。又、ダイオードの寸法は、
所望のウエルのバイアス電圧の精細な調節を行うために
異なるものとすることが可能である。活性動作期間中、
当業者によって理解されるように、Ｎチャンネル及びＰ
チャンネルＭＯＳＦＥＴの順方向バックゲートバイアス
は不利益ではなく、スレッシュホールド電圧を減少させ
ることを可能とするという利点を与える。このことは、
供給電圧ＶDDを容易に低下させることを可能とする。更
に、より低い実効スレッシュホールド電圧ＶｔEFFはよ
り低い供給電圧ＶDDにおいて動作することを可能とし、
そのことはゲート酸化物層をより薄くすることを可能と
し、一方ゲート酸化膜の損傷が発生する蓋然性を減少さ
せる。より薄いゲート酸化膜は、例えば、より速い動作
速度とすることを可能とする。
【００３０】図１−３に示したように且つ上述したよう
に、本発明は、更に、集積回路１０を製造し且つ動作す
る方法を提供している。集積回路１０を製造し且つ動作
する方法は、好適には、基板１１を用意し、且つ基板１
１上に複数個のＭＯＳＦＥＴ１２，１３を形成すること
を包含している。これらのＭＯＳＦＥＴ１２，１３は当
業者によって理解されるように従来の半導体製造技術に
よって形成する。複数個のＭＯＳＦＥＴ１２，１３は第
一導電型を有する少なくとも１個のＭＯＳＦＥＴと第二
導電型を有する少なくとも１個のＭＯＳＦＥＴとを包含
している。該複数個のＭＯＳＦＥＴ１２，１３の各ＭＯ
ＳＦＥＴは初期的スレッシュホールド電圧ＶｔINIを有
している。本方法は、更に、該複数個のＭＯＳＦＥＴ１
２，１３の選択したウエルのみを選択的にバイアスさせ
てその初期的スレッシュホールド電圧ＶｔINIの絶対値
より低い選択したＭＯＳＦＥＴのみの実効スレッシュホ
ールド電圧ＶｔEFFの絶対値を発生させ且つその際に高
スタンバイ電流を禁止させる。
に、本発明は、更に、集積回路１０を製造し且つ動作す
る方法を提供している。集積回路１０を製造し且つ動作
する方法は、好適には、基板１１を用意し、且つ基板１
１上に複数個のＭＯＳＦＥＴ１２，１３を形成すること
を包含している。これらのＭＯＳＦＥＴ１２，１３は当
業者によって理解されるように従来の半導体製造技術に
よって形成する。複数個のＭＯＳＦＥＴ１２，１３は第
一導電型を有する少なくとも１個のＭＯＳＦＥＴと第二
導電型を有する少なくとも１個のＭＯＳＦＥＴとを包含
している。該複数個のＭＯＳＦＥＴ１２，１３の各ＭＯ
ＳＦＥＴは初期的スレッシュホールド電圧ＶｔINIを有
している。本方法は、更に、該複数個のＭＯＳＦＥＴ１
２，１３の選択したウエルのみを選択的にバイアスさせ
てその初期的スレッシュホールド電圧ＶｔINIの絶対値
より低い選択したＭＯＳＦＥＴのみの実効スレッシュホ
ールド電圧ＶｔEFFの絶対値を発生させ且つその際に高
スタンバイ電流を禁止させる。
【００３１】本方法は、更に、同一の導電型を有する該
複数個のＭＯＳＦＥＴ１２，１３のウエルを分離させる
ことを包含することが可能であり、従って選択したウエ
ルのみのバイアス動作が選択したＭＯＳＦＥＴのみの実
効スレッシュホールド電圧ＶｔEFFを減少させる。該複
数個のＭＯＳＦＥＴ１２，１３は、好適には、初期的ス
レッシュホールド電圧の低から高への絶対値の広がりを
有している。該選択的バイアスステップは、好適には、
選択したＭＯＳＦＥＴのみを選択的にバイアスさせるこ
とを包含しており、従って該選択したＭＯＳＦＥＴの実
効スレッシュホールド電圧ＶｔEFFの低から高への絶対
値の広がりは該選択したＭＯＳＦＥＴの初期的スレッシ
ュホールド電圧ＶｔINIの低い絶対値以下の高い実効ス
レッシュホールド電圧を有している。該選択的バイアス
ステップは、更に、第一導電型を有する少なくとも１個
のＭＯＳＦＥＴのウエルをバイアスさせ且つ第二導電型
を有する少なくとも１個のＭＯＳＦＥＴのウエルをバイ
アスさせることを包含することが可能である。
複数個のＭＯＳＦＥＴ１２，１３のウエルを分離させる
ことを包含することが可能であり、従って選択したウエ
ルのみのバイアス動作が選択したＭＯＳＦＥＴのみの実
効スレッシュホールド電圧ＶｔEFFを減少させる。該複
数個のＭＯＳＦＥＴ１２，１３は、好適には、初期的ス
レッシュホールド電圧の低から高への絶対値の広がりを
有している。該選択的バイアスステップは、好適には、
選択したＭＯＳＦＥＴのみを選択的にバイアスさせるこ
とを包含しており、従って該選択したＭＯＳＦＥＴの実
効スレッシュホールド電圧ＶｔEFFの低から高への絶対
値の広がりは該選択したＭＯＳＦＥＴの初期的スレッシ
ュホールド電圧ＶｔINIの低い絶対値以下の高い実効ス
レッシュホールド電圧を有している。該選択的バイアス
ステップは、更に、第一導電型を有する少なくとも１個
のＭＯＳＦＥＴのウエルをバイアスさせ且つ第二導電型
を有する少なくとも１個のＭＯＳＦＥＴのウエルをバイ
アスさせることを包含することが可能である。
【００３２】本方法は、更に、第一導電型を有する第一
ＭＯＳＦＥＴ Ｑ１と、第二導電型を有する第二ＭＯＳ
ＦＥＴ Ｑ２と、第一及び第二ＭＯＳＦＥＴ Ｑ１，Ｑ
２へ接続されており且つ直列接続されている複数個のダ
イオードＤ１，Ｄ２，Ｄ３とを形成することを包含する
ことが可能である。該複数個のダイオードは、好適に
は、第一複数個のダイオードＤ１，Ｄ２，Ｄ３を形成
し、且つ本方法は、更に、第一導電型を有する第三ＭＯ
ＳＦＥＴＱ３と、第二導電型を有する第四ＭＯＳＦＥＴ
Ｑ４と、第三及び第四ＭＯＳＦＥＴ Ｑ３，Ｑ４へ接
続されており且つ直列されている第二複数個のダイオー
ドＤ４，Ｄ５，Ｄ６を形成することを包含している。上
述した如く、複数個のＭＯＳＦＥＴ１２，１３は約１Ｖ
より低い供給電圧で動作させることが可能である。
ＭＯＳＦＥＴ Ｑ１と、第二導電型を有する第二ＭＯＳ
ＦＥＴ Ｑ２と、第一及び第二ＭＯＳＦＥＴ Ｑ１，Ｑ
２へ接続されており且つ直列接続されている複数個のダ
イオードＤ１，Ｄ２，Ｄ３とを形成することを包含する
ことが可能である。該複数個のダイオードは、好適に
は、第一複数個のダイオードＤ１，Ｄ２，Ｄ３を形成
し、且つ本方法は、更に、第一導電型を有する第三ＭＯ
ＳＦＥＴＱ３と、第二導電型を有する第四ＭＯＳＦＥＴ
Ｑ４と、第三及び第四ＭＯＳＦＥＴ Ｑ３，Ｑ４へ接
続されており且つ直列されている第二複数個のダイオー
ドＤ４，Ｄ５，Ｄ６を形成することを包含している。上
述した如く、複数個のＭＯＳＦＥＴ１２，１３は約１Ｖ
より低い供給電圧で動作させることが可能である。
【００３３】本発明に基づく集積回路１０の動作方法
は、好適には、集積回路１０の複数個のＭＯＳＦＥＴ１
２，１３のうちの１個のＭＯＳＦＥＴの選択したウエル
のみを選択的にバイアスさせることを包含している。該
複数個のＭＯＳＦＥＴ１２，１３の各々は初期的スレッ
シュホールド電圧ＶｔINIを有している。該選択的バイ
アス動作は、その初期的スレッシュホールド電圧Ｖｔ
INIの絶対値よりも低い選択したＭＯＳＦＥＴのみの実
効スレッシュホールド電圧ＶｔEFFの絶対値を発生させ
て、集積回路１０に対する高スタンバイ電流を禁止させ
る。本方法は、更に、複数個のＭＯＳＦＥＴ１２，１３
へ約１Ｖより低い供給電圧ＶDDを供給することを包含し
ている。複数個のＭＯＳＦＥＴ１２，１３は初期的スレ
ッシュホールド電圧ＶｔINIの低から高への絶対値の広
がりを有している。該選択的バイアスステップは、好適
には、該選択したＭＯＳＦＥＴのみを選択的にバイアス
することを包含しており、従って該選択したＭＯＳＦＥ
Ｔの実効スレッシュホールド電圧ＶｔEFFの低から高へ
の絶対値の広がりは該選択したＭＯＳＦＥＴの初期的ス
レッシュホールド電圧ＶｔINIの低い絶対値以下の高い
実効スレッシュホールド電圧ＶｔEFFを有している。
は、好適には、集積回路１０の複数個のＭＯＳＦＥＴ１
２，１３のうちの１個のＭＯＳＦＥＴの選択したウエル
のみを選択的にバイアスさせることを包含している。該
複数個のＭＯＳＦＥＴ１２，１３の各々は初期的スレッ
シュホールド電圧ＶｔINIを有している。該選択的バイ
アス動作は、その初期的スレッシュホールド電圧Ｖｔ
INIの絶対値よりも低い選択したＭＯＳＦＥＴのみの実
効スレッシュホールド電圧ＶｔEFFの絶対値を発生させ
て、集積回路１０に対する高スタンバイ電流を禁止させ
る。本方法は、更に、複数個のＭＯＳＦＥＴ１２，１３
へ約１Ｖより低い供給電圧ＶDDを供給することを包含し
ている。複数個のＭＯＳＦＥＴ１２，１３は初期的スレ
ッシュホールド電圧ＶｔINIの低から高への絶対値の広
がりを有している。該選択的バイアスステップは、好適
には、該選択したＭＯＳＦＥＴのみを選択的にバイアス
することを包含しており、従って該選択したＭＯＳＦＥ
Ｔの実効スレッシュホールド電圧ＶｔEFFの低から高へ
の絶対値の広がりは該選択したＭＯＳＦＥＴの初期的ス
レッシュホールド電圧ＶｔINIの低い絶対値以下の高い
実効スレッシュホールド電圧ＶｔEFFを有している。
【００３４】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ制限
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
詳細に説明したが、本発明は、これら具体例にのみ制限
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
【図１】 本発明に基づく集積回路の一実施例を示した
概略図。
概略図。
【図２】 本発明に基づく集積回路の一部を示した概略
回路図。
回路図。
【図３】 本発明に基づく集積回路の別の部分を示した
概略回路図。
概略回路図。
１０ 集積回路 １１ 基板 １２，１３ ＭＯＳＦＥＴ ２０ 選択的ウエルバイアス手段 ２５ ウエル分離手段
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ペルベッツ エイチ． サガルワラ アメリカ合衆国， テキサス 75052， グランド プレリー， ベント ツリー トレイル 4617
Claims (35)
- 【請求項１】 集積回路において、 基板、 前記基板上に設けられている複数個の金属−酸化物−半
導体電界効果トランジスタ（ＭＯＳＦＥＴ）であって、
第一導電型を有する少なくとも１個のＭＯＳＦＥＴと第
二導電型を有する少なくとも１個のＭＯＳＦＥＴとを包
含しており各ＭＯＳＦＥＴが初期的なスレッシュホール
ド電圧を具備している複数個のＭＯＳＦＥＴ、 前記複数個のＭＯＳＦＥＴの選択したウエルのみを選択
的にバイアスするために前記複数個のＭＯＳＦＥＴへ接
続している選択的ウエルバイアス手段であって、その初
期的なスレッシュホールド電圧の絶対値よりも低い前記
選択したＭＯＳＦＥＴのみの実効的スレッシュホールド
電圧の絶対値を発生させその際に高スタンバイ電流を禁
止させる選択的ウエルバイアス手段、を有することを特
徴とする集積回路。 - 【請求項２】 請求項１において、前記選択的ウエルバ
イアス手段が、同一の導電型を有する前記複数個のＭＯ
ＳＦＥＴのウエルを分離させるためのウエル分離手段を
有しており、従って前記選択したウエルのみのバイアス
が選択したＭＯＳＦＥＴのみの実効的スレッシュホール
ド電圧を減少させることを特徴とする集積回路。 - 【請求項３】 請求項１において、前記複数個のＭＯＳ
ＦＥＴが初期的スレッシュホールド電圧の低から高への
絶対値の広がりを有しており、且つ前記選択的ウエルバ
イアス手段が、前記選択したＭＯＳＦＥＴのみを選択的
にバイアスさせ、従って前記選択したＭＯＳＦＥＴの実
効的スレッシュホールド電圧の低から高への絶対値の広
がりが前記選択したＭＯＳＦＥＴの初期的スレッシュホ
ールド電圧の前記低い絶対値以下の高い実効的スレッシ
ュホールド電圧を有していることを特徴とする集積回
路。 - 【請求項４】 請求項２において、前記選択的ウエルバ
イアス手段が、更に、前記第一導電型の少なくとも一つ
のＭＯＳＦＥＴのウエルをバイアスするための第一導電
型ウエルバイアス手段と、前記第二導電型を有する少な
くとも一つのＭＯＳＦＥＴのウエルをバイアスする第二
導電型ウエルバイアス手段とを有していることを特徴と
する集積回路。 - 【請求項５】 請求項４において、前記第一導電型ウエ
ルバイアス手段及び前記第二導電型ウエルバイアス手段
の各々が、第一導電型を有する第一ＭＯＳＦＥＴと、第
二導電型を有する第二ＭＯＳＦＥＴと、前記第一及び第
二ＭＯＳＦＥＴへ接続されており且つ直列接続されてい
る複数個のダイオードとを有していることを特徴とする
集積回路。 - 【請求項６】 請求項５において、前記第一導電型ウエ
ルバイアス手段の前記複数個のダイオードが少なくとも
３個のダイオードを有しており、第一ダイオードが前記
第二ＭＯＳＦＥＴのソース及びドレインへ接続しており
且つ第二及び第三ダイオードが前記第一ＭＯＳＦＥＴの
ドレインのみに直列接続されていることを特徴とする集
積回路。 - 【請求項７】 請求項５において、前記第二導電型ウエ
ルバイアス手段の前記複数個のダイオードが少なくとも
３個のダイオードを有しており、第一及び第二ダイオー
ドが前記第二ＭＯＳＦＥＴのドレインのみに直列接続さ
れており且つ第三ダイオードが前記第一ＭＯＳＦＥＴの
ドレイン及びソースへ接続していることを特徴とする集
積回路。 - 【請求項８】 請求項１において、前記複数個のＭＯＳ
ＦＥＴが約１Ｖ未満の供給電圧から動作可能であること
を特徴とする集積回路。 - 【請求項９】 請求項１において、前記複数個のＭＯＳ
ＦＥＴの各々がエンハンスメントモードＭＯＳＦＥＴを
有していることを特徴とする集積回路。 - 【請求項１０】 集積回路において、 基板、 前記基板上に設けられている複数個の金属−酸化物−半
導体電界効果トランジスタ（ＭＯＳＦＥＴ）であって、
第一導電型を有する少なくとも１個のＭＯＳＦＥＴを有
しており、各ＭＯＳＦＥＴが初期的スレッシュホールド
電圧を有している複数個のＭＯＳＦＥＴ、 第一導電型を有する少なくとも一つのＭＯＳＦＥＴのウ
エルのみを選択的にバイアスさせるために前記少なくと
も一つのＭＯＳＦＥＴへ接続されている選択的ウエルバ
イアス手段であって、その初期的スレッシュホールド電
圧の絶対値よりも低い前記選択したＭＯＳＦＥＴのみの
実効的スレッシュホールド電圧の絶対値を発生させる選
択的ウエルバイアス手段、を有することを特徴とする集
積回路。 - 【請求項１１】 請求項１０において、前記選択的ウエ
ルバイアス手段が、同一の導電型を有する前記複数個の
ＭＯＳＦＥＴのウエルを分離させるためのウエル分離手
段を有しており、従って前記選択したウエルのみのバイ
アスが選択したＭＯＳＦＥＴのみの実効スレッシュホー
ルド電圧を減少させることを特徴とする集積回路。 - 【請求項１２】 請求項１１において、前記複数個のＭ
ＯＳＦＥＴが初期的スレッシュホールド電圧の低から高
への絶対値の広がりを有しており、且つ前記選択的ウエ
ルバイアス手段が前記選択したＭＯＳＦＥＴのみを選択
的にバイアスさせ、従って前記選択したＭＯＳＦＥＴの
実効的スレッシュホールド電圧の低から高への絶対値の
広がりが前記選択したＭＯＳＦＥＴの初期的スレッシュ
ホールド電圧の低い絶対値以下の高い実効スレッシュホ
ールド電圧を有していることを特徴とする集積回路。 - 【請求項１３】 請求項１２において、前記選択的ウエ
ルバイアス手段が、更に、第一導電型を有する第一ＭＯ
ＳＦＥＴと、第二導電型を有する第二ＭＯＳＦＥＴと、
前記第一及び第二ＭＯＳＦＥＴへ接続されており且つ直
列接続されている複数個のダイオードとを有することを
特徴とする集積回路。 - 【請求項１４】 請求項１３において、前記複数個のダ
イオードが少なくとも３個のダイオードを有しており、
第一ダイオードが前記第二ＭＯＳＦＥＴのソース及びド
レインへ接続しており且つ第二及び第三ダイオードが前
記第一ＭＯＳＦＥＴのドレインのみに直列接続されてい
ることを特徴とする集積回路。 - 【請求項１５】 請求項１３において、前記複数個のダ
イオードが少なくとも３個のダイオードを有しており、
第一及び第二ダイオードが前記第二ＭＯＳＦＥＴのドレ
インのみに直列接続しており且つ第三ダイオードが前記
第一ＭＯＳＦＥＴのドレイン及びソースへ接続している
ことを特徴とする集積回路。 - 【請求項１６】 請求項１３において、前記複数個のＭ
ＯＳＦＥＴが約１Ｖ未満の供給電圧から動作可能である
ことを特徴とする集積回路。 - 【請求項１７】 請求項１３において、前記複数個のＭ
ＯＳＦＥＴの各々がエンハンスメントモードＭＯＳＦＥ
Ｔを有していることを特徴とする集積回路。 - 【請求項１８】 集積回路において、 基板、 前記基板上に設けられている複数個の金属−酸化物−半
導体電界効果トランジスタ（ＭＯＳＦＥＴ）であって、
第一導電型を有する少なくとも１個のＭＯＳＦＥＴと第
二導電型を有する少なくとも１個のＭＯＳＦＥＴとを有
しており且つ各ＭＯＳＦＥＴが初期的スレッシュホール
ド電圧を有している複数個のＭＯＳＦＥＴ、 前記複数個のＭＯＳＦＥＴの選択したウエルのみを選択
的にバイアスさせるために前記複数個のＭＯＳＦＥＴへ
接続されている選択的ウエルバイアス手段であって、そ
の初期的スレッシュホールド電圧の絶対値より低い前記
選択したＭＯＳＦＥＴのみの実効的スレッシュホールド
電圧の絶対値を発生させその際に高スタンバイ電流を禁
止させ、前記第一導電型を有する少なくとも１個のＭＯ
ＳＦＥＴのウエルをバイアスさせる第一導電型ウエルバ
イアス手段と前記第二導電型を有する少なくとも一つの
ＭＯＳＦＥＴのウエルをバイアスさせる第二導電型ウエ
ルバイアス手段とを具備する選択的ウエルバイアス手
段、を有することを特徴とする集積回路。 - 【請求項１９】 請求項１８において、前記選択的ウエ
ルバイアス手段が、更に、同一の導電型を有している前
記複数個のＭＯＳＦＥＴのウエルを分離させるためのウ
エル分離手段を有しており、従って前記選択したウエル
のみのバイアスが選択したＭＯＳＦＥＴのみの実効スレ
ッシュホールド電圧を減少させることを特徴とする集積
回路。 - 【請求項２０】 請求項１９において、前記複数個のＭ
ＯＳＦＥＴが初期的スレッシュホールド電圧の低から高
への絶対値の広がりを有しており、且つ前記選択的ウエ
ルバイアス手段が前記選択したＭＯＳＦＥＴのみを選択
的にバイアスさせ、従って前記選択したＭＯＳＦＥＴの
実効的スレッシュホールド電圧の低から高への絶対値の
広がりが前記選択したＭＯＳＦＥＴの初期的スレッシュ
ホールド電圧の低い絶対値以下の高い実効的スレッシュ
ホールド電圧を有していることを特徴とする集積回路。 - 【請求項２１】 請求項２０において、前記第一導電型
ウエルバイアス手段及び前記第二導電型ウエルバイアス
手段の各々が第一導電型の第一ＭＯＳＦＥＴと、第二導
電型の第二ＭＯＳＦＥＴと、前記第一及び第二ＭＯＳＦ
ＥＴへ接続されており且つ直列接続されている複数個の
ダイオードとを有していることを特徴とする集積回路。 - 【請求項２２】 請求項２１において、前記第一導電型
ウエルバイアス手段の前記複数個のダイオードが少なく
とも３個のダイオードを有しており、第一ダイオードが
前記第二ＭＯＳＦＥＴのソース及びドレインへ接続して
おり且つ第二及び第三ダイオードが前記第一ＭＯＳＦＥ
Ｔのドレインのみに直列接続されていることを特徴とす
る集積回路。 - 【請求項２３】 請求項２２において、前記第二導電型
ウエルバイアス手段の前記複数個のダイオードが少なく
とも３個のダイオードを有しており、第一及び第二ダイ
オードが前記第二ＭＯＳＦＥＴのドレインのみに直列接
続しており且つ第三ダイオードが前記第一ＭＯＳＦＥＴ
のドレイン及びソースへ接続していることを特徴とする
集積回路。 - 【請求項２４】 請求項２３において、前記複数個のＭ
ＯＳＦＥＴが約１Ｖ未満の供給電圧から動作可能である
ことを特徴とする集積回路。 - 【請求項２５】 請求項２４において、前記複数個のＭ
ＯＳＦＥＴの各々がエンハンスメントモードＭＯＳＦＥ
Ｔを有していることを特徴とする集積回路。 - 【請求項２６】 集積回路を製造し且つ動作させる方法
において、 基板を用意し、 前記基板上に複数個の金属−酸化物−半導体電界効果ト
ランジスタ（ＭＯＳＦＥＴ）を形成し、前記複数個のＭ
ＯＳＦＥＴは第一導電型を有する少なくとも１個のＭＯ
ＳＦＥＴと第二導電型を有する少なくとも１個のＭＯＳ
ＦＥＴとを包含しており、各ＭＯＳＦＥＴは初期的スレ
ッシュホールド電圧を有しており、 前記複数個のＭＯＳＦＥＴの選択したウエルのみを選択
的にバイアスさせてその初期的スレッシュホールド電圧
の絶対値よりも低い前記選択したＭＯＳＦＥＴのみの実
効的スレッシュホールド電圧の絶対値を発生させその際
に高スタンバイ電流を禁止させる、ことを特徴とする方
法。 - 【請求項２７】 請求項２６において、更に、同一の導
電型を有する前記複数個のＭＯＳＦＥＴのウエルを分離
させ、従って前記選択したウエルのみのバイアスが選択
したＭＯＳＦＥＴのみの実効的スレッシュホールド電圧
を減少させることを特徴とする方法。 - 【請求項２８】 請求項２６において、前記複数個のＭ
ＯＳＦＥＴが初期的スレッシュホールド電圧の低から高
への絶対値の広がりを有しており、且つ前記選択的バイ
アスステップが、前記選択したＭＯＳＦＥＴのみを選択
的にバイアスさせ、従って前記選択したＭＯＳＦＥＴの
実効的スレッシュホールド電圧の低から高への絶対値の
広がりが前記選択したＭＯＳＦＥＴの初期的スレッシュ
ホールド電圧の前記低い絶対値以下の高い実効的スレッ
シュホールド電圧を有していることを特徴とする方法。 - 【請求項２９】 請求項２６において、前記選択的にバ
イアスするステップが、第一導電型を有する少なくとも
１個のＭＯＳＦＥＴのウエルをバイアスさせ且つ第二導
電型を有する少なくとも１個のＭＯＳＦＥＴのウエルを
バイアスさせることを特徴とする方法。 - 【請求項３０】 請求項２６において、更に、第一導電
型を有する第一ＭＯＳＦＥＴと、第二導電型を有する第
二ＭＯＳＦＥＴと、前記第一及び第二ＭＯＳＦＥＴへ接
続しており且つ直列接続されている複数個のダイオード
を形成することを特徴とする方法。 - 【請求項３１】 請求項３０において、前記複数個のダ
イオードが第一複数個のダイオードを有しており、且つ
本方法が、更に、第一導電型を有する第三ＭＯＳＦＥＴ
と、第二導電型を有する第四ＭＯＳＦＥＴと、第三及び
第四ＭＯＳＦＥＴへ接続しており且つ直列接続している
第二複数個のダイオードを形成することを特徴とする方
法。 - 【請求項３２】 請求項２６において、更に、約１Ｖ未
満の供給電圧で前記複数個のＭＯＳＦＥＴを動作させる
ことを特徴とする方法。 - 【請求項３３】 各々が初期的スレッシュホールド電圧
を有している集積回路の複数個の金属−酸化物−半導体
電界効果トランジスタ（ＭＯＳＦＥＴ）のうちの１個の
ＭＯＳＦＥＴの選択したウエルのみを選択的にバイアス
させてその際にその初期的スレッシュホールド電圧の絶
対値未満の前記選択したＭＯＳＦＥＴのみの実効スレッ
シュホールド電圧の絶対値を発生させ前記集積回路に対
する高スタンバイ電流を禁止させることを特徴とする方
法。 - 【請求項３４】 請求項３３において、前記複数個のＭ
ＯＳＦＥＴが初期的スレッシュホールド電圧の低から高
への絶対値の広がりを有しており、且つ前記選択的にバ
イアスするステップが前記選択したＭＯＳＦＥＴのみを
選択的にバイアスし、従って前記選択したＭＯＳＦＥＴ
の実効的スレッシュホールド電圧の低から高への絶対値
の広がりが前記選択したＭＯＳＦＥＴの初期的スレッシ
ュホールド電圧の低い絶対値以下の高い実効的スレッシ
ュホールド電圧を有していることを特徴とする方法。 - 【請求項３５】 請求項３３において、更に、約１Ｖ未
満の供給電圧で前記複数個のＭＯＳＦＥＴへ電圧を供給
することを特徴とする方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/867538 | 1997-06-02 | ||
| US08/867,538 US5929695A (en) | 1997-06-02 | 1997-06-02 | Integrated circuit having selective bias of transistors for low voltage and low standby current and related methods |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11102229A true JPH11102229A (ja) | 1999-04-13 |
Family
ID=25349980
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10153157A Pending JPH11102229A (ja) | 1997-06-02 | 1998-06-02 | 低電圧及び低スタンバイ電流用トランジスタの選択的バイアスを有する集積回路及び関連方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5929695A (ja) |
| EP (1) | EP0883052B1 (ja) |
| JP (1) | JPH11102229A (ja) |
| DE (1) | DE69807396T2 (ja) |
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| EP0883052A1 (en) | 1998-12-09 |
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