KR100368030B1 - Ｓｏｉ 반도체 장치를 안정화시키기 위한 방법 및 ｓｏｉ반도체 장치 - Google Patents

Ｓｏｉ 반도체 장치를 안정화시키기 위한 방법 및 ｓｏｉ반도체 장치 Download PDF

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Abstract

본 발명은 다음 단계를 포함하는 SOI반도체 장치를 안정화시키는 방법에 관한 것이다: 지지기판, 지지기판 상에 형성된 매립 절연막 및 매립 절연막 상에 형성된 표면 반도체 층을 포함하는 SOI 기판, 표면 반도체 층 내에 형성된 소스/드레인 영역 및 게이트 절연막이 개재된 소스/드레인 영역 사이의 표면 반도체 층상에 형성된 게이트 전극으로 구성된 SOI 반도체 장치를 제공하는 단계; 및 지지기판과 소스/드레인 영역의 한 곳 사이에 전기적 응력을 인가하여 매립 절연막에 대한 표면 반도체 층 측에 백 채널(back channel)을 형성시킴으로써, 적어도 상기 소스/드레인의 한곳과 매립 절연막 측 내의 표면 반도체 층 사이의 계면 주변에 포획 전위를 도입하는 단계.

Description

ＳＯＩ 반도체 장치를 안정화시키기 위한 방법 및 ＳＯＩ 반도체 장치{METHOD FOR STABILIZING SOI SEMICONDUCTOR DEVICE AND SOI SEMICONDUCTOR DEVICE}
본 발명은 SOI(Semiconductor On Insulator)구조의 반도체 장치를 안정화시키기 위한 방법 및 그 방법에 의해 안정화된 SOI 반도체 장치에 관한 것이다.
휴대용 장치가 널리 사용됨에 따라, 단일 배터리 전원으로 보다 긴 시간동안 작동할 수 있는 LSI 개발이 강하게 요구되고 있다. 또한, 고속으로 동작되고 낮은 소비전력이 기대되는 SOI-MOSFET의 연구 및 개발이 진행되고 있다.
일반적으로, SOI-MOSFET의 낮은 소비전력을 실현하기 위해 누설 전류의 감소가 필요하다. 대기 상태(스탠바이 상태)에서의 전력 소비는 LSI 레벨에서 수백 μA 만큼 크며 이는 심각한 문제를 초래한다.
단 채널 SOI-NMOSFET를 예를 들어 대기 상태에서의 동작 원리를 도 10 및 도 11을 참조하여 설명할 것이다.
예컨대, SOI-NMOSFET의 대기 상태에서 양의 전압을 드레인(4)에 인가한다. 따라서, 전자는 소스(5)로부터 인출되어 채널(11)을 통해 드레인(4)으로 이동한다. 이때, 전자는 SOI-NMOSFET의 미세한 채널(11)을 통해 전계 강도가 높은 드레인(4) 주변으로 이동함으로써, 높은 에너지 상태로 변화된다. 또한, 드레인(4)에 도달한 전자는 충돌 이온화를 유발하여 전자-정공 쌍을 생성한다. 충돌 이온화에 의해 생성된 전자는 드레인(4)으로 흘러들어 가지만, 정공(12)은 소스(5)에 이웃한 전위가 낮은 표면 실리콘 층(3)의 하방에 모이게 된다.
이 대기 상태에서의 누설 전류의 모델은 도 11의 등가회로 상에서 나타낸다. 도 11에 따르면, 충돌 이온화에 의한 플로팅 바디 효과(floating body effect)는 오프-누설 전류를 지배하는 주요 인자로서 언급될 수 있다.
즉, 소스(5)로부터 방출된 전자는 전류(Ich)로 된다. 전자는 드레인(4) 주변에서 어떤 확률로 충돌 이온화를 유발하여, 증배 계수(M-1)에 의해 곱해지며, 이로써 전류(Ii)(충돌 이온화로 생성된 전자로 인한 전류)로 변화된다. 한편, 드레인(4)으로부터 방출된 정공은 바디(13)(표면 실리콘 층의 하방)에 축적된다. 바디(13)에 축적된 정공(12)은 기판 전위(Vbs)를 상승시켜, 플로팅 바디 효과(floating body effect)를 유발한다.
플로팅 바디 효과가 생겨 기판 전위(Vds)가 상승하면, MOSFET의 임계전압(threshold voltage)(Vth)이 감소한다. 그 결과, 서브쓰레스홀드(subthreshold) 전류가 채널(11)을 통해 흘러들어 가기가 훨씬 쉬워진다.
또한, 기판 전위(Vbs)가 상승하면, 기생 바이폴라 효과가 증가하게 된다. 이는, NMOSFET 내에서, NPN형 바이폴라 구조가 소스/드레인 영역으로부터 형성되어 그들 사이에 바디(13)가 놓이는 것이다. 따라서, 바디 전위의 증가에 의해 전자는 소스(5)로부터 쉽게 인출됨으로써, NPN 바이폴라 트랜지스터의 바디 또는 베이스를 통해 드레인으로 흘러 들어가는 전류(Ic)의 양이 증가한다. 전류(Ic)는 전류(Ich)와 함께 흘러 들어가 충돌 이온화를 더욱 증대시킨다. 따라서, 기생 바이폴라 효과는 오프-누설 전류에 대한 양의 피드백의 요인이 된다(도 11에서, 전류(Ib)는 충돌 이온화와 기생 바이폴라 효과에 의해 생성된 정공에 의해 유발된 전류이며, β는 기생 바이폴라 효과의 전류 이득임).
일반적으로, MOSFET의 오프-누설 전류는 도 12에 나타낸 바와 같은 거동을 나타낸다.
드레인과 소스 사이의 전압(Vds)이 작으면(영역 Ⅰ), SOI-NMOSFET의 임계전압은 누설 전류를 제어한다.
또한, 전압(Vds)이 약간 증가하면(영역 Ⅱ), 전압(Vds)과 역바이어스 효과의 증가는 누설 전류의 주요한 요인이 된다. 요컨대, 기생 바이폴라 효과는 증가될 수 있으며, 충돌 이온화가 생성 될 수 있는데 이는 누설 전류(영역 Ⅱ)를 증가시킨다.
전압(Vds)이 더욱 더 증가하면(영역 Ⅲ), 기생 바이폴라 트랜지스터에 의한 양의 피드백과 조합된 충격 이온화가 더 우세한 효과를 갖게 되어 누설 전류가 급격히 증가한다.
상기한 바에 의해, 오프-누설 전류를 감소시키기 위한 수단은,
1. 임계전압의 증가,
2. 기생 바이폴라 효과의 억제, 및
3. 충돌 이온화 억제를 들 수 있다.
종래에는, 오프-누설 전류를 감소시키기 위한 다양한 제안들이 있었다. 예컨대, IEEE. SSDM. Tech.(Dig., pp627-630, 1995)에는 Ar 이온을 바디에 주입함으로써 결정 내에 의도적으로 결함을 형성하는 방법이 제안되어 있다. 그러한 방법으로 도입된 결함은 포획 전위로 작용하여 캐리어의 수명을 단축시키고 기생 바이폴라 효과 억제와 오프-누설 전류의 감소에 기여한다.
그러나, Ar 이온의 주입 방법에서는, 결정 결함이 SOI 구조를 가진 기판의 실리콘 층 표면에서 형성되어, 캐리어의 이동도와 트랜지스터의 구동전류를 감소시킨다. 또한, 이 방법은 복잡한 제조공정과 생산비용의 증가로 인해 공업적 이용에 문제가 있다.
따라서, 전기적 응력을 이용함으로써 포획 전위의 도입을 시도하는 기술이 제안되어 왔다(일본국 미심사 특허 공개 평 9(1997)-8259). 이 기술에 따르면, 도 13에서 나타낸 바와 같이 지지기판(1)은 100 내지 200℃ 온도로 유지하고, 게이트(6), 드레인(4) 및 소스(5)는 접지되며 지지기판(1)에 양의 전압을 인가한다. 따라서 결함(8)이 전기적 응력에 의해 채널 영역(7)에 도입될 수 있다. 이 결함(8)은 캐리어의 포획 전위로 작용하여 대기 상태에서 누설 전류를 감소시킨다. 또한, 전기적 응력에 의한 결함의 형성은 차지 버밍 방법(charge bombing method)으로 확인한다.
그러나, 상술한 바와 같은 방법에서, 기판은 약 200℃까지 가열시켜야 하며 전기적 응력은 수시간 동안 인가되어야 한다. 따라서, 비효율적이며 공업적으로 실현시키기 곤란하다. 또한, 전기적 응력은 프론트 채널 영역(9)에도 인가된다. 그래서, 프론트 채널(9)에 결함이 형성된다. 따라서, 트랜지스터의 구동 전류를 낮게 할 수 있다.
본 발명에 따르면, 다음 단계를 포함하는 SOI 반도체 장치를 안정화시키는 방법을 제공한다: 지지기판, 지지기판 상에 형성된 매립 절연막 및 매립 절연막 상에 형성된 표면 반도체 층을 포함하는 SOI 기판, 표면 반도체 층 내에 형성된 소스/드레인 영역 및 게이트 절연막이 개재된 소스/드레인 영역 사이의 표면 반도체 층상에 형성된 게이트 전극으로 구성된 SOI 반도체 장치를 제공하는 단계; 및 지지기판과 소스/드레인 영역의 한 곳 사이에 전기적 응력을 인가하여 매립 절연막에 대한 표면 반도체 층 측에 백 채널(back channel)을 형성시킴으로써, 적어도 상기 소스/드레인의 한곳과 매립 절연막 측 내의 표면 반도체 층 사이의 계면 주변에 포획 전위를 도입하는 단계.
또한, 본 발명은 상기 방법에 의해 안정화된 SOI 반도체 장치를 제공한다.
즉, 본 발명은 상기 문제점에 있어서 종래의 기술과는 확연히 다른 이론에 근거하여 전기적 응력을 인가하는 방법을 개발함으로써 달성되었다. 따라서, 본 발명은 기판의 온도를 증가시키기 않고 포획 전위를 단시간에 적절한 위치에만 도입시키는 효과적인 SOI 반도체 장치를 안정화시키는 방법, 및 이 방법에 의해 얻은 반도체 장치를 제공한다.
본 발명의 상술한 목적과 기타 다른 목적들은 다음에 기재한 상세한 설명으로부터 더 쉽게 알 수 있을 것이다. 그러나, 본 발명의 바람직한 구체 예를 지시하는 상세한 설명과 특정 실시예는 예시를 위한 것으로 이해되어야 하며, 본 발명의 정신과 범위 내에서 다양한 변화와 변형은 본 발명의 상세한 설명으로부터 당해 분야의 숙련자에게 명백해질 것이다.
도 1은 본 발명의 SOI 반도체 장치를 안정화시키는 방법을 설명하기 위한 SOI 반도체 장치 주요부의 개략적인 단면도,
도 2는 바이어스 전압이 도 1의 안정화된 SOI 반도체 장치에 순방향으로 인가될 때, 동작을 설명하기 위한 SOI 반도체 장치 주요부의 개략적인 단면도,
도 3은 바이어스 전압이 도 1의 안정화된 SOI 반도체 장치에 역방향으로 인가될 때, 동작을 설명하기 위한 SOI 반도체 장치 주요부의 개략적인 단면도, 도 4는 바이어스 전압이 도 1의 SOI 반도체 장치에 순방향으로 인가될 때, 전기적 응력을 인가하는 기간에 대한 누설 전류의 변화를 나타내는 그래프,
도 5는 바이어스 전압이 도 1의 SOI 반도체 장치에 역방향으로 인가될 때, 전기적 응력을 인가하는 기간에 대한 누설 전류의 변화를 나타내는 그래프,
도 6은 바이어스 전압이 도 1의 SOI 반도체 장치에 순방향으로 인가될 때, 전기적 응력을 인가하는 기간에 대한 누설 전류의 변화를 나타내는 그래프,
도 7은 바이어스 전압이 도 1의 SOI 반도체 장치에 역방향으로 인가될 때, 전기적 응력이 인가하는 기간에 대한 누설 전류의 변화를 나타내는 그래프,
도 8은 도 1에 나타낸 바와 같이 도 1의 SOI 반도체 장치에 전기적 응력을 인가한 후, 도 2에 나타낸 바와 같이 측정된 구동전류의 변화를 나타낸 그래프,
도 9는 도 1에 나타낸 바와 같이 도 1의 SOI 반도체 장치에 전기적 응력을 인가한 후, 도 3에 나타낸 바와 같이 측정된 구동전류의 변화를 나타낸 그래프,
도 10은 대기 상태에서 종래의 단채널 SOI 반도체 장치의 동작 원리를 설명하는 도면,
도 11은 대기 상태에서 도 10의 반도체 장치 내에서 전류의 흐름을 설명하는 등가회로도,
도 12는 반도체 장치 내에서 누설 전류의 거동을 설명하는 그래프, 및
도 13은 SOI 반도체 장치를 안정화시키기 위한 종래의 방법을 설명하는 SOI 반도체 장치 주요부의 개략적인 단면도이다.
본 발명의 SOI 반도체 장치를 안정화시키는 방법에 사용되는 SOI 반도체 장치는 주로 매립 절연막과 표면 반도체 층이 지지기판에 상기 순서대로 적층된 SOI 기판, SOI 기판의 표면 반도체 층에 형성된 소스/드레인 영역 및 게이트 절역막이 개재된 소스/드레인 영역 사이의 표면 반도체층 상에 형성된 게이트 전극으로 구성된다.
여기서, SOI 기판은 정상적으로 사용되는 구조와 두께를 가지는 재료로 형성되는 한 특별히 제한되지 않는다. 예컨대, BESOI 및 SIMOX(산소의 주입으로 인한 분리)반도체 기판들을 들 수 있다.
지지기판으로는, 예컨대 실리콘, 게르마늄 등과 같은 반도체 기판들, GaAs,InGaAs 등으로 구성된 화합물 반도체 기판들, 사파이어, 석영, 유리, 플라스틱 등과 같은 절연 기판 등의 다양한 종류의 기판이 사용된다.
매립 절연막은 예컨대 SiO2막 또는 SiN막 일 수 있다. 매립 절연막의 두께는 의도하는 반도체 장치의 특성과, 수득한 반도체 장치를 사용할 때 인가된 전압의 크기에 의해 적절히 조정될 수 있지만, 예컨대 약 50 내지 500 nm로 할 수 있다.
표면 반도체 층은 트랜지스터를 형성하기 위한 활성층으로 작용하는 반도체 박층이며, 실리콘이나 게르마늄과 같은 반도체, 또는 GaAS이나 InGaAs와 같은 화합물 반도체의 박막으로 형성될 수 있다. 이 중에서, 실리콘 박막이 바람직하다. 반도체 장치를 얻기 위한 특징을 고려하면 표면 반도체 층의 두께는 예컨대 트랜지스터의 소스/드레인 영역의 접합 깊이, 표면 반도체 층의 표면상에 형성된 채널 영역의 깊이 및 불순물 농도와 같은 다양한 인자에 따라 약 30 내지 200nm로 적절히 조정될 수 있다. 이러한 인자들에 대해서는 후술할 것이다. 또한, 표면 반도체 층에는 후술한 바와 같이 소스/드레인 영역 및 채널 영역이 공급된다. 따라서 표면 반도체 층의 불순물 농도(예컨대, 인(P)이나 비소(As)와 같은 N-형 불순물 또는 붕소(B)와 같은 P-형 불순물)를 예컨대 얻으려하는 반도체 장치의 임계값에 상응하도록 약 1×1015내지 1×1018atoms/㎤로 설정하는 것이 적당하다.
표면 반도체 층에 형성된 소스/드레인 영역은 바람직하게는 표면 반도체 층의 두께와 동일한 접합 깊이를 갖도록 형성된다. 소스/드레인 영역에서 불순물은 어떤 특정형에 제한되지 않으며, N-형이나 P-형일 수 있다. 불순물 농도 또한 제한되지 않는다. 예컨대, N-형 불순물은 약 1×1020내지 1×1021atoms/㎤의 양으로 포함될 수 있다. 또한, 소스/드레인 영역은 LDD 구조를 가질 수 있다.
소스/드레인 영역 사이의 표면 반도체 층상에 형성된 게이트 절연막과 게이트 전극은 이들이 반도체 장치에 일반적으로 이용되는 두께의 재료로 제조되는 한 특별히 제한되지 않는다. 예컨대, 게이트 절연막은 실리콘 산화막, 실리콘 질화막 또는 이들의 적층막으로 약 3 내지 10nm의 두께로 제조될 수 있다. 게이트 전극은 폴리실리콘; W, Ta, Ti 및 Mo와 같은 내열 금속을 포함하는 실리사이드(silicides); 이들 실리사이드(silicide)(예컨대, MoSi2와 WSi2)와 폴리실리콘으로 구성된 폴리사이드(polycide); 및 다른 금속들로 약 150 내지 300nm 두께로 제조될 수 있다. 또한, 게이트 전극은 소스/드레인 영역을 형성하기 위한 불순물의 횡방향으로의 확산을 고려하여, 절연막의 측벽 스페이서를 가질 수도 있다.
상기 SOI 반도체 장치를 사용하여, 지지기판과 소스/드레인 영역중 하나 사이에 전기적 응력을 인가한다. 상세하게는, NMOS의 경우에 드레인이 접지되면, 약 1 내지 5V(2.5 내지 3.5V)의 전압 및 약 5 내지 20V의 전압을 소스와 기판에 각각 인가한다. 소스가 접지되면, 약 1 내지 5V(2.5 내지 3.5V)의 전압 및 5 내지 20V의 전압을 드레인과 기판에 각각 인가한다. 소스 또는 드레인 중 하나가 접지되는 두 경우 모두에 전기적 응력을 인가할 때, 표면 채널이 형성되지 않도록 얇게 축적된 상태의 표면을 유지하기 위해 약 -0.1V 내지 -0.8의 전압 즉, 약 -0.5V의 전압을 게이트에 인가한다. 또한, 드레인이 접지되는 PMOS의 경우, 2.5 내지 3.5V의 전압및 약 -5 내지 -20V의 전압을 소스와 기판에 각각 인가한다. 소스가 접지되면, 약 2.5 내지 3.5V의 전압 및 -5 내지 -20V의 전압을 드레인과 기판에 각각 인가한다. NMOS의 경우와 비슷하게, 소스 또는 드레인 중 하나가 접지되는 두 경우 모두에 전기적 응력을 인가할 때, 표면 채널 형성을 피하기 위해 약 0.1V 내지 약 0.8의 전압 즉, 약 0.5V의 전압을 게이트에 인가한다.
상기한 바와 같이 전기적 응력을 인가하는 경우, 기판 온도는 실온(약 30℃)에 가깝게 하는 것이 바람직하다. 그러나, 본 발명의 방법에 있어서, 본 발명의 방법상에서 전기적 응력을 인가하는 것이 기판 온도의 증가를 포함하고 있지 않기 때문에 기판의 온도를 엄격히 제어할 필요는 없다.
전기적 응력은 약 수 초 내지 수백 초 동안, 특히 약 10초 내지 500초 동안 인가한다. 전기적 응력을 인가하는 경우, 상술한 기간 동안 상기 전압을 한번 또는 여러번 인가할 수 있으며, 또는 전압의 인가는 상기 전압인가의 패턴을 변화시켜 실시할 수 있다. 이 동작을 단순화하는 관점에서, 소정의 시간동안 소정의 전압을 단 한 번 인가하는 것이 바람직하다.
상기한 바와 같이 전기적 응력을 인가함으로써, 표면 반도체 층을 활성층으로, 매립 절연막을 게이트 절연막으로, 그리고 지지기판을 게이트 전극으로 하여 표면 반도체 층의 매립 절연막 측에 백 채널을 형성할 수 있다. 그렇게 함으로써, 적어도 소스/드레인 영역 중 하나와 매립 절연막측 상의 표면 반도체 층 사이의 계면 근처에 포획 전위(capturing potential)를 도입한다.
포획 전위는 매립 절연막 측 상의 표면 반도체 층 전체 표면에 도입될 수 있다.
본 발명의 SOI 반도체 장치에서, 상기 방법에 의해 포획 전위가 소정의 위치에만 도입되기 때문에 대기 상태에서 누설 전류를 감소시킬 수 있다. 또한, 전기적 응력을 단일 인가하는 것에 의해 순방향, 역방향 모든 방향의 누설 전류 또한 감소시킬 수 있다.
이하에서는, SOI 반도체 장치의 안정화 방법 및 SOI 반도체 장치의 예를 도면을 참조하여 설명할 것이다.
도 1에 나타낸 바와 같이, 실리콘 기판(1)과 이 실리콘 기판(1) 상에 형성된 약 1000Å 두께의 매립 절연막(2) 및 약 577Å 두께의 표면 실리콘 층(3)을 포함하는 SOI 기판, 표면 실리콘 층(3)에서 형성된 드레인(4)과 소스(5), 및 게이트 절연막이 개재된 표면 실리콘 층(3) 상에 형성된 게이트 전극(6)을 포함하는 NMOSFET을 사용한다.
NMOSFET의 드레인(4)을 접지시키고 2.5V와 5.0V의 전압을 소스(5)와 기판(1)에 각각 인가하였다. 응력 인가 기간은 1 내지 300초로 설정하였다. 이때 기판의 온도는 약 20내지 30℃였다. 이에 의해, 표면 반도체 층(3)의 매립 절연막(2) 측에 백 채널(7)을 형성하였다. 이로써, 소스(5)와 표면 반도체 층(3) 사이의 계면 근처에서 매립 절연막측에 포획 전위(8)를 도입하였다.
이 반도체 장치에서는, 프론트 채널을 형성하기 위해 정상 전압 인가를 실행함으로써 전기적 응력의 인가 효과를 평가하였다. 이 평가는 도 2에 나타낸 바와 같이 양의 전압을 드레인(4)과 소스(5)에 인가하고 실리콘 기판(1)을 접지시켜 GND전위로 작용하도록 한 순방향 바이어스 전압인 경우 및 도 3에 나타낸 바와 같이 양의 전압을 소스(5)와 드레인(4)에 인가하고 실리콘 기판(1)을 접지시켜 GND 전위로 작용하도록 한 역방향 바이어스 전압인 경우에 대해 실행하였다.
결과는 도 4 및 도 5에 나타난다.
도 4는 전기적 응력이 10, 20, 30, 120 및 300초 동안 인가되는 반도체 장치에 있어서의 순방향 바이어스 상태 하에 드레인과 소스 사이에 인가된 전압(Vds)에 대한 오프-누설 전류의 관계를 나타낸다. 도 12에서 도시한 바와 같이 전기적 응력을 인가하는 시간이 증가함에 따라, 영역 Ⅰ과 Ⅱ에서의 누설 전류는 감소함을 보여준다. 특히, 영역 Ⅱ에서의 누설 전류는 현저히 감소하였다.
도 5는 전기적 응력이 20, 30, 120 및 300초 동안 인가되는 반도체 장치에서 역방향 바이어스 상태 하에 드레인과 소스 사이에 인가된 전압(Vds)에 대한 오프-누설 전류의 관계를 나타낸다. 전기적 응력을 인가하는 시간이 증가함에 따라 도 4와 유사한 누설 전류의 감소가 관찰되었다.
상기 결과에 따르면, 도 6 및 도 7은 각각 순방향 바이어스와 역방향 바이어스를 인가한 경우에서 누설 전류와 전기적 응력 인가 기간간의 관계를 나타낸다.
도 6 및 7은 순방향 바이어스와 역방향 바이어스 상태 모두의 경우에서 전기적 응력 인가 기간의 증가에 따라 누설 전류 감소가 관찰됨을 나타낸다.
즉, 대기 상태(게이트 전압은 0)에서 드레인과 소스 사이에 인가된 전압에 의해 유발된 충돌 이온화에 의해 바디 전위(body potential)는 통상 증가한다. 바디 전위의 증가에 따라, 전자들은 소스(5)로부터 드레인(4)으로 주입(바이폴라 효과)된다. 그러나 본 발명에서는, 전기적 응력은 상기한 바와 같이 인가되고 포획 전위(8)는 소스(5)와 표면 실리콘 층(2) 사이 계면의 하방에 도입된다. 포획 전위(8)는 양의 고정 전하로 작용하며 주입된 전자들을 포획함으로써, 유효 주입 전자 수를 감소시킨다. 양의 전압을 드레인 또는 소스에 인가하던 간에, 상기 현상에 의해 두 경우 모두에서 전자를 포획한다. 따라서, 양방향 전압이 실제 회로에 인가되더라도, 본 발명에서와 같이 전기적 응력을 단일 인가 하는 것에 의해 누설전류를 효과적으로 감소시킬 수 있다.
또한, 순방향 바이어스와 역방향 바이어스 전압이 각각 인가되는 경우, 구동전류상의 변화를 각각 결정하였다. 도 8 및 도 9에 나타낸 바와 같이, 구동 전류의 감소는 좀처럼 관찰되지 않았다. 이는 적절한 전기적 응력 인가 조건을 선택함으로써 표면 실리콘 층 전면 상에 어떤 결함도 발생하지 않고 포획 전위가 소정의 위치에만 도입되었다는 것을 나타낸다.
또한, 본 발명에 따르면 전기적 응력을 인가할 때 기판을 가열할 필요가 없기 때문에 대기 상태에서 누설 전류는 간단한 방법으로 감소시킬 수 있다.
본 발명에 따르면 지지기판, 매립 절연막, 소스/드레인 영역이 형성된 표면 반도체 층을 포함하는 SOI 기판, 지지 기판 상에 형성된 매립 절연막과 표면 반도체 층 및 게이트 절연막이 개재된 소스/드레인 영역 사이의 표면 반도체 층상에 형성된 게이트 전극을 포함하는 반도체 장치에 있어서, 지지기판과 소스/드레인 영역중 한 곳 사이에 전기적 응력을 인가하여 표면 반도체 층의 매립 절연막측에 백 채널을 형성한다. 그에 의해, 적어도 상기 소스/드레인 중 한곳과 표면 반도체 층 사이 계면 주변의 매립 절연막 측에 포획 전위를 도입하게된다. 따라서, 기생 바이폴라 효과가 억제되고, 임계전압이 감소되며, 충격 이온화가 억제되어 대기 상태에서의 누설 전류를 구동 전류의 감소 없이, 간단하고 쉬우며 실용적인 방법으로 감소시킬 수 있다.

Claims (12)

  1. 다음 단계를 포함하는 SOI반도체 장치를 안정화 시키는 방법:
    지지기판, 지지기판 상에 형성된 매립 절연막 및 매립 절연막 상에 형성된 표면 반도체 층을 포함하는 SOI 기판, 표면 반도체 층 내에 형성된 소스/드레인 영역 및 게이트 절연막이 개재된 소스/드레인 영역 사이의 표면 반도체 층상에 형성된 게이트 전극으로 구성된 SOI 반도체 장치를 제공하는 단계; 및
    지지기판과 소스/드레인 영역의 한 곳 사이에 전기적 응력을 인가하여 매립 절연막에 대한 표면 반도체 층 측에 백 채널(back channel)을 형성시킴으로써, 적어도 상기 소스/드레인의 한곳과 매립 절연막 측 내의 표면 반도체 층 사이의 계면 주변에 포획 전위를 도입하는 단계.
  2. 제 1 항에 있어서, 전기적 응력을 인가하는 기간을 조정함으로써, 표면 반도체 층의 매립 절연막 전면에 포획 전위가 도입되는 방법.
  3. 제 1 항 또는 제 2 항에 있어서, 소스/드레인 영역중 하나를 접지 전위로, 다른 하나를 양의 전위로 설정하는 것에 의해 전기적 응력을 인가하는 방법.
  4. 제 3 항에 있어서, 양의 전위가 1V 내지 5V인 방법.
  5. 제 3 항에 있어서, 지지기판을 N 채널 반도체 장치의 경우 양의 전위로, 또는 P 채널 반도체 장치의 경우 음의 전위로 설정함으로써 전기적 응력을 인가하는 방법.
  6. 제 5 항에 있어서, 양의 전위는 5V 내지 20V이고 또 음의 전위는 -5V 내지 -20V인 방법.
  7. 제 3 항 또는 제 5 항에 있어서, 표면 채널이 형성되지 않도록 하기 위해 게이트 전극을 N 채널 반도체 장치의 경우 음의 전위로, 또는 P 채널 반도체 장치의 경우에 양의 전위로 설정함으로써 전기적 응력을 인가하는 방법.
  8. 제 5 항에 있어서, 음의 전위는 -0.1V 내지 -0.8V이며 또 양의 전위는 0.1V 내지 0.8V인 방법.
  9. 제 1 항에 있어서, 전기적 응력을 약 수 초간 내지 수백 초 동안 인가하는 방법.
  10. 제 9 항에 있어서, 전기적 응력을 약 10초 내지 500초 동안 인가하는 방법.
  11. 제 1 항에 따른 방법에 의해 안정화된 SOI 반도체 장치.
  12. 제 11 항에 있어서, 한 방향의 백 채널이 형성되고 양 방향의 누설 전류가 감소되도록 전기적 응력이 인가된 SOI 반도체 장치.
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