JP3284499B2 - Ｍｏｓ型集積回路の特性安定化方法および装置 - Google Patents
Ｍｏｓ型集積回路の特性安定化方法および装置Info
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Description
【０００１】
【産業上の利用分野】本発明は、ＳＯＩ（Semiconducto
r on Insulator）構造のＭＯＳ型集積回路の特性を短時
間で効果的に安定化させる方法およびその方法を実施す
るための装置に関するものである。
r on Insulator）構造のＭＯＳ型集積回路の特性を短時
間で効果的に安定化させる方法およびその方法を実施す
るための装置に関するものである。
【０００２】
【従来の技術】半導体集積回路の高集積化、高機能化に
伴い、素子の低消費電力化と高速動作が要求されてい
る。従来の素子では、消費電力においてはＭＯＳ構造の
ものが、高速動作にはバイポーラ構造のものがそれぞれ
優れていると言われてきた。しかし、前者は高速化に難
があり、後者は消費電力が大きいとう問題点がある。そ
こで、絶縁膜の上に薄いシリコン層（表面シリコン層）
を活性層として形成し、この表面シリコン層にトランジ
スタなどの素子を形成するＳＯＩ構造の応用が提案され
ている。この構造を用いたＭＯＳ型集積回路は、低消費
電力で高速動作が可能である。
伴い、素子の低消費電力化と高速動作が要求されてい
る。従来の素子では、消費電力においてはＭＯＳ構造の
ものが、高速動作にはバイポーラ構造のものがそれぞれ
優れていると言われてきた。しかし、前者は高速化に難
があり、後者は消費電力が大きいとう問題点がある。そ
こで、絶縁膜の上に薄いシリコン層（表面シリコン層）
を活性層として形成し、この表面シリコン層にトランジ
スタなどの素子を形成するＳＯＩ構造の応用が提案され
ている。この構造を用いたＭＯＳ型集積回路は、低消費
電力で高速動作が可能である。
【０００３】しかし、集積回路の信頼性確保には、素子
の特性安定化が不可欠である。微細なＳＯＩ構造のＭＯ
Ｓ型トランジスタのチャネル部では、ドレイン近傍の電
界強度が高くなり、キャリアはこの高電界領域を走行す
るため、熱平衡状態よりも高いエネルギーを有するホッ
トキャリアとなることが知られている。そしてこのホッ
トキャリアは、インパクトイオン化現象を引き起こし、
さらにホット電子やホット正孔を発生する。このホット
電子やホット正孔は、ホットキャリア効果や寄生バイポ
ーラ効果などを起こし、集積回路の特性を大きく変動さ
せる。
の特性安定化が不可欠である。微細なＳＯＩ構造のＭＯ
Ｓ型トランジスタのチャネル部では、ドレイン近傍の電
界強度が高くなり、キャリアはこの高電界領域を走行す
るため、熱平衡状態よりも高いエネルギーを有するホッ
トキャリアとなることが知られている。そしてこのホッ
トキャリアは、インパクトイオン化現象を引き起こし、
さらにホット電子やホット正孔を発生する。このホット
電子やホット正孔は、ホットキャリア効果や寄生バイポ
ーラ効果などを起こし、集積回路の特性を大きく変動さ
せる。
【０００４】このような特性変動は、集積回路における
信頼性上の問題となるだけでなく、トランジスタのＶｔ
ｈ（閾値電圧）に変動を来して使用する電源電圧を決定
する要因となるなど、集積回路の設計にも制約を与え
る。特にＳＯＩ構造では、ホット電子やホット正孔が基
板電流として流れないために、バルク構造に比べて影響
が大である。
信頼性上の問題となるだけでなく、トランジスタのＶｔ
ｈ（閾値電圧）に変動を来して使用する電源電圧を決定
する要因となるなど、集積回路の設計にも制約を与え
る。特にＳＯＩ構造では、ホット電子やホット正孔が基
板電流として流れないために、バルク構造に比べて影響
が大である。
【０００５】
【発明が解決しようとする課題】そこで従来では、ＳＯ
Ｉ構造のＭＯＳ型半導体集積回路に対しては、表面シリ
コン層にＡｒなどの元素を打ち込む方法が特性安定化に
用いられてきた。この方法はＡｒイオンを表面シリコン
層に打ち込んでその表面シリコン層に多数の欠陥を発生
させるもので、この欠陥が余剰キャリア（ホット電子や
ホット正孔等）の再結合中心として働き、素子の特性を
安定化させるのである。
Ｉ構造のＭＯＳ型半導体集積回路に対しては、表面シリ
コン層にＡｒなどの元素を打ち込む方法が特性安定化に
用いられてきた。この方法はＡｒイオンを表面シリコン
層に打ち込んでその表面シリコン層に多数の欠陥を発生
させるもので、この欠陥が余剰キャリア（ホット電子や
ホット正孔等）の再結合中心として働き、素子の特性を
安定化させるのである。
【０００６】しかし、この方法はプロセス工程を複雑に
するだけでなく、素子の動作速度が低下してしまうなど
の問題があった。すなわち、この方法では欠陥が表面シ
リコン層内の全体に分布するため、トランジスタ動作に
必要なキャリアの移動も妨げ、キャリア移動度が低下し
てしまう。このため、従来方法では、動作速度の低下が
生じるなどの欠点があった。
するだけでなく、素子の動作速度が低下してしまうなど
の問題があった。すなわち、この方法では欠陥が表面シ
リコン層内の全体に分布するため、トランジスタ動作に
必要なキャリアの移動も妨げ、キャリア移動度が低下し
てしまう。このため、従来方法では、動作速度の低下が
生じるなどの欠点があった。
【０００７】また、この従来方法では、これを実施する
ために大規模な設備を必要とするため莫大な費用がかか
るという問題もあった。
ために大規模な設備を必要とするため莫大な費用がかか
るという問題もあった。
【０００８】本発明の目的は、ＳＯＩ構造のＭＯＳ型集
積回路の特性を短時間で効果的に安定させる方法および
それを実施するための装置を提供することである。
積回路の特性を短時間で効果的に安定させる方法および
それを実施するための装置を提供することである。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に、第１の発明である安定化方法は、半導体基板に形成
したＳＯＩ構造のＭＯＳ型集積回路において、該ＭＯＳ
型集積回路が有する電極のすべてを同電位に保ち、これ
らの電極と上記基板との間に電位差を与えた状態で、上
記ＭＯＳ型集積回路を摂氏１００度〜２００度程度の温
度に所定時間だけ保管するように構成した。
に、第１の発明である安定化方法は、半導体基板に形成
したＳＯＩ構造のＭＯＳ型集積回路において、該ＭＯＳ
型集積回路が有する電極のすべてを同電位に保ち、これ
らの電極と上記基板との間に電位差を与えた状態で、上
記ＭＯＳ型集積回路を摂氏１００度〜２００度程度の温
度に所定時間だけ保管するように構成した。
【００１０】第２の発明は、上記第１の発明を実施する
ための装置であって、ＭＯＳ型集積回路が形成されたウ
エハを摂氏１００度〜２００度程度の温度に保持しつつ
所定の電圧をＭＯＳ集積回路の基板に印加する第１の手
段と、上記ウエハの上面の電極のすべてに接触しこれら
の電極を同電位に保つ第２の手段と、上記電圧および上
記温度を制御する第３の手段とを具備するよう構成し
た。
ための装置であって、ＭＯＳ型集積回路が形成されたウ
エハを摂氏１００度〜２００度程度の温度に保持しつつ
所定の電圧をＭＯＳ集積回路の基板に印加する第１の手
段と、上記ウエハの上面の電極のすべてに接触しこれら
の電極を同電位に保つ第２の手段と、上記電圧および上
記温度を制御する第３の手段とを具備するよう構成し
た。
【００１１】第３の発明は、第２の発明において、上記
第２の手段を、上記ウエハの上面を傷付けずに上記ウエ
ハ上面の電極すべてに接触し且つ摂氏１００度〜２００
度程度の熱に耐える材質で構成されるブラシ状の電極を
設けたプローバとして構成した。
第２の手段を、上記ウエハの上面を傷付けずに上記ウエ
ハ上面の電極すべてに接触し且つ摂氏１００度〜２００
度程度の熱に耐える材質で構成されるブラシ状の電極を
設けたプローバとして構成した。
【００１２】
【作用】第１の発明では、ＭＯＳ型集積回路の電極と半
導体基板との間に与えた電位差により表面活性層と埋め
込み酸化膜との界面に界面準位と呼ばれるエネルギー準
位が形成され、特性を不安定にする余剰キャリアがこの
界面準位により再結合し特性安定化が図られ、この安定
化は摂氏１００度〜２００度程度の高温で保管すること
で短時間で実現される。
導体基板との間に与えた電位差により表面活性層と埋め
込み酸化膜との界面に界面準位と呼ばれるエネルギー準
位が形成され、特性を不安定にする余剰キャリアがこの
界面準位により再結合し特性安定化が図られ、この安定
化は摂氏１００度〜２００度程度の高温で保管すること
で短時間で実現される。
【００１３】第２の発明では、第１の発明を実施する装
置が実現でき、ＭＯＳ型集積回路が複数形成されたウエ
ハのレベルで特性安定化の処理を行うことができる。
置が実現でき、ＭＯＳ型集積回路が複数形成されたウエ
ハのレベルで特性安定化の処理を行うことができる。
【００１４】第３の発明では、プローバにブラシ状の電
極を設けてこれでウエハ上面の電極すべてに接触させて
そのすべての電極を同電位にセットするで、ウエハを傷
付けることなく、特性安定化を能率的に行うことができ
る。
極を設けてこれでウエハ上面の電極すべてに接触させて
そのすべての電極を同電位にセットするで、ウエハを傷
付けることなく、特性安定化を能率的に行うことができ
る。
【００１５】
【実施例】まず、本発明の原理的な面について説明す
る。一般的なＭＯＳ型トランジスタでは、そのゲート酸
化膜に適当な電界を与えてそこを高温に保持すると、ゲ
ート酸化膜と表面活性層との界面で界面準位が形成され
たり、ゲート酸化膜中に電荷が発生するなどして、膜質
が劣化することが知られている。この方法は、ＢＴ（Bi
asTemperature ）試験と呼ばれ、素子の安定性を評価す
るための手法として用いられている。
る。一般的なＭＯＳ型トランジスタでは、そのゲート酸
化膜に適当な電界を与えてそこを高温に保持すると、ゲ
ート酸化膜と表面活性層との界面で界面準位が形成され
たり、ゲート酸化膜中に電荷が発生するなどして、膜質
が劣化することが知られている。この方法は、ＢＴ（Bi
asTemperature ）試験と呼ばれ、素子の安定性を評価す
るための手法として用いられている。
【００１６】本発明では、ＳＯＩ構造のＭＯＳトランジ
スタのゲート酸化膜ではなく、埋め込み酸化膜に電界を
印加する。すなわち、ゲート、ソース、ドレインなどの
端子をすべて接地し、もしくは同電位に保ち、半導体基
板に適当な電圧を印加することにより、すべての端子と
半導体基板との間に電位差を与える。これにより、埋め
込み酸化膜と表面活性層との界面に界面準位が形成され
る。この界面準位は、ホット電子やホット正孔の再結合
中心として働き、特性不安定性の原因となる寄生バイポ
ーラ効果などを抑制することができる。この効果は集積
回路を高温に保持することで加速させることができ、短
時間で効果が得られる。
スタのゲート酸化膜ではなく、埋め込み酸化膜に電界を
印加する。すなわち、ゲート、ソース、ドレインなどの
端子をすべて接地し、もしくは同電位に保ち、半導体基
板に適当な電圧を印加することにより、すべての端子と
半導体基板との間に電位差を与える。これにより、埋め
込み酸化膜と表面活性層との界面に界面準位が形成され
る。この界面準位は、ホット電子やホット正孔の再結合
中心として働き、特性不安定性の原因となる寄生バイポ
ーラ効果などを抑制することができる。この効果は集積
回路を高温に保持することで加速させることができ、短
時間で効果が得られる。
【００１７】また、本発明では、前述した従来方法と異
なって、埋め込み酸化膜界面にのみキャリアの再結合中
心を発生させ、表面活性層内部にはなんら影響を与えな
いという利点がある。すなわち、本発明ではゲート酸化
膜に電界がかからないため、この方法によってゲート酸
化膜やゲート酸化膜界面の劣化を招くことは生じないの
で、トランジスタ特性の劣化も生じない。
なって、埋め込み酸化膜界面にのみキャリアの再結合中
心を発生させ、表面活性層内部にはなんら影響を与えな
いという利点がある。すなわち、本発明ではゲート酸化
膜に電界がかからないため、この方法によってゲート酸
化膜やゲート酸化膜界面の劣化を招くことは生じないの
で、トランジスタ特性の劣化も生じない。
【００１８】［第１の実施例］図１は本発明をＳＯＩ構
造のＭＯＳ型トランジスタに適用した場合の実施例を説
明するための同トランジスタの断面図である。１は表面
活性層として機能する表面シリコン層、２はゲート電
極、３はドレイン電極、４はソース電極である。５は埋
め込み酸化膜、６はシリコン基板、７はゲート酸化膜で
ある。
造のＭＯＳ型トランジスタに適用した場合の実施例を説
明するための同トランジスタの断面図である。１は表面
活性層として機能する表面シリコン層、２はゲート電
極、３はドレイン電極、４はソース電極である。５は埋
め込み酸化膜、６はシリコン基板、７はゲート酸化膜で
ある。
【００１９】本実施例では、ゲート電極２、ドイレン電
極３およびソース電極４を共通に接続して接地し、埋め
込み酸化膜５と表面シリコン層１との界面８に界面準位
が発生するために必要な電圧Ｖを基板６に印加する。こ
の電圧Ｖの極性は正、負いずれでも良い。そして、この
ような電圧を印加した状態で高温に保管する。この温度
は特性安定化の効果が現れる摂氏１００度程度から素子
破壊が発生しない摂氏２００度程度の範囲の温度とす
る。
極３およびソース電極４を共通に接続して接地し、埋め
込み酸化膜５と表面シリコン層１との界面８に界面準位
が発生するために必要な電圧Ｖを基板６に印加する。こ
の電圧Ｖの極性は正、負いずれでも良い。そして、この
ような電圧を印加した状態で高温に保管する。この温度
は特性安定化の効果が現れる摂氏１００度程度から素子
破壊が発生しない摂氏２００度程度の範囲の温度とす
る。
【００２０】このように本発明の方法をＳＯＩ構造のＭ
ＯＳ型集積回路に適用すれば、従来の方法に比べて比較
的短時間且つ低コストで大きな特性改善効果を得ること
ができるが、集積回路には多数の素子が搭載されている
ので、これらを一度に安定化する必要がある。
ＯＳ型集積回路に適用すれば、従来の方法に比べて比較
的短時間且つ低コストで大きな特性改善効果を得ること
ができるが、集積回路には多数の素子が搭載されている
ので、これらを一度に安定化する必要がある。
【００２１】［第２の実施例］第２の実施例は、上記し
た点に鑑みて、集積回路の特性安定化を一度に処理でき
るようにした装置の実施例である。図２は安定化装置の
説明図、図３はプローバの説明図である。
た点に鑑みて、集積回路の特性安定化を一度に処理でき
るようにした装置の実施例である。図２は安定化装置の
説明図、図３はプローバの説明図である。
【００２２】本実施例では、特性安定化をウエハレベル
で行うことができ、また複数のシリコンウエハを１度に
安定化処理できる構造の装置とする。これにより、１度
に多数の集積回路の処理が可能となる。また、ウエハ上
面の電極すべてを同電位に保つために、ウエハ表面を傷
付けず、且つウエハ上面のすべての電極に確実に接触す
るよう電極を工夫する。さらに、ウエハ裏面が接する部
分にはヒータを内蔵し、ウエハ温度を摂氏１００度〜２
００度程度に保ちつつ適当な電圧を印加できる構造とす
る。このような要件を満たす装置の１例を図２、図３に
示す。
で行うことができ、また複数のシリコンウエハを１度に
安定化処理できる構造の装置とする。これにより、１度
に多数の集積回路の処理が可能となる。また、ウエハ上
面の電極すべてを同電位に保つために、ウエハ表面を傷
付けず、且つウエハ上面のすべての電極に確実に接触す
るよう電極を工夫する。さらに、ウエハ裏面が接する部
分にはヒータを内蔵し、ウエハ温度を摂氏１００度〜２
００度程度に保ちつつ適当な電圧を印加できる構造とす
る。このような要件を満たす装置の１例を図２、図３に
示す。
【００２３】この安定化装置は、ステージ本体１１、ウ
エハチャック１２、プローバ１３、電源装置１４、コン
トローラ１５を具備する。ステージ本体１１は複数個の
ウエハチャック１２を搭載している。このウエハチャッ
ク１２は処理対象のシリコンウエハを載せる台であり、
ウエハを固定するための固定装置（図示せず）、ウエハ
温度を所定の高温に保つためのヒータ（図示せず）、所
定電圧を印加するための電極（図示せず）を内蔵する。
プローバ１３はウエハ上の電極のすべてを同電位に保つ
装置であり、ウエハチャック１２上のウエハに均等な荷
重で接触できるように扉構造でステージ本体１１と連結
されている。また、印加電圧は電源装置１４により供給
され、印加電圧とウエハ温度はコントローラ１５により
制御される。以上説明したステージ本体１１とウエハチ
ャック１２は第１の手段として働き、プローバ１３は第
２の手段として働き、コントローラ１５は第３の手段と
して働く。
エハチャック１２、プローバ１３、電源装置１４、コン
トローラ１５を具備する。ステージ本体１１は複数個の
ウエハチャック１２を搭載している。このウエハチャッ
ク１２は処理対象のシリコンウエハを載せる台であり、
ウエハを固定するための固定装置（図示せず）、ウエハ
温度を所定の高温に保つためのヒータ（図示せず）、所
定電圧を印加するための電極（図示せず）を内蔵する。
プローバ１３はウエハ上の電極のすべてを同電位に保つ
装置であり、ウエハチャック１２上のウエハに均等な荷
重で接触できるように扉構造でステージ本体１１と連結
されている。また、印加電圧は電源装置１４により供給
され、印加電圧とウエハ温度はコントローラ１５により
制御される。以上説明したステージ本体１１とウエハチ
ャック１２は第１の手段として働き、プローバ１３は第
２の手段として働き、コントローラ１５は第３の手段と
して働く。
【００２４】図３にプローバ１３の構造を示す。このプ
ローバ１３にはウエハ上面と接触する微細なブラシ状の
電極１６が密集している。この電極１６は、例えばアル
ミニウムのように柔らかく安定化処理温度に耐える材質
からなり、先端は鋭利にならないようカールもしくはル
ープ形状となっている。また、電極１６の大きさは、ウ
エハ上の電極パッドと充分な接触が可能なサイズとす
る。このようなプローバ１３の電極１６の構造は従来な
かった点であり、これによりウエハを傷つけずウエハの
すべての電極を同電位に保つことができ、集積回路の安
定化を実現することができる。
ローバ１３にはウエハ上面と接触する微細なブラシ状の
電極１６が密集している。この電極１６は、例えばアル
ミニウムのように柔らかく安定化処理温度に耐える材質
からなり、先端は鋭利にならないようカールもしくはル
ープ形状となっている。また、電極１６の大きさは、ウ
エハ上の電極パッドと充分な接触が可能なサイズとす
る。このようなプローバ１３の電極１６の構造は従来な
かった点であり、これによりウエハを傷つけずウエハの
すべての電極を同電位に保つことができ、集積回路の安
定化を実現することができる。
【００２５】この安定化装置を用いた集積回路の特性安
定化は、次の要領で行う。ウエハチャック１２に搭載さ
れたウエハの温度が所定の高温で保たれ、ウエハ上の電
極のすべてがプローバ１３の電極１６のいずれかと接触
している状態で、ウエハチャック１２とプローバ電極１
６の間に所定の電圧を印加する。この状態で所定の時間
保持すれば、第１の実施例で述べた作用効果が、集積回
路内のすべての素子に現れ、集積回路の特性安定化が実
現する。
定化は、次の要領で行う。ウエハチャック１２に搭載さ
れたウエハの温度が所定の高温で保たれ、ウエハ上の電
極のすべてがプローバ１３の電極１６のいずれかと接触
している状態で、ウエハチャック１２とプローバ電極１
６の間に所定の電圧を印加する。この状態で所定の時間
保持すれば、第１の実施例で述べた作用効果が、集積回
路内のすべての素子に現れ、集積回路の特性安定化が実
現する。
【００２６】なお、パッケージに搭載した集積回路につ
いても、パッケージが有する電極ピンのうち、シリコン
基板に導通するピンと、これ以外のピンとの間に電位差
を与え、高温に保管すれば、本発明における集積回路の
特性安定化を実現できることはもちろんである。
いても、パッケージが有する電極ピンのうち、シリコン
基板に導通するピンと、これ以外のピンとの間に電位差
を与え、高温に保管すれば、本発明における集積回路の
特性安定化を実現できることはもちろんである。
【００２７】図４〜図５に本発明を用いてｎ−ｃｈのＳ
ＯＩ構造のＭＯＳ型トランジスタの特性安定化試験を行
った結果を示す。試験条件は、周囲温度を摂氏１５０
度、シリコン基板とその他の電極との電位差を＋３０Ｖ
（基板側が正）とした。特性の評価は、室温において、
ソースを接地してドレインに電圧Ｖｄを印加し、ゲート
に電圧Ｖｇを印加して行った。
ＯＩ構造のＭＯＳ型トランジスタの特性安定化試験を行
った結果を示す。試験条件は、周囲温度を摂氏１５０
度、シリコン基板とその他の電極との電位差を＋３０Ｖ
（基板側が正）とした。特性の評価は、室温において、
ソースを接地してドレインに電圧Ｖｄを印加し、ゲート
に電圧Ｖｇを印加して行った。
【００２８】図４はサブスレッショルド領域のゲート電
圧Ｖｇとドレイン・ソース間の電流Ｉｄｓの関係を示す
特性図である。「Ｉｎｉ」は安定化処理を行わないも
の、「１ｈ」は１時間の安定化を行ったもの、「２ｈ」
は２時間の安定化を行ったもの、「５ｈ」は５時間の安
定化を行ったものである。
圧Ｖｇとドレイン・ソース間の電流Ｉｄｓの関係を示す
特性図である。「Ｉｎｉ」は安定化処理を行わないも
の、「１ｈ」は１時間の安定化を行ったもの、「２ｈ」
は２時間の安定化を行ったもの、「５ｈ」は５時間の安
定化を行ったものである。
【００２９】この図４の特性によれば、ドレイン電圧Ｖ
ｄ＝２．０ＶにおけるＶｇ−Ｉｄｓ特性曲線が、試験に
よって安定化処理を行うことで、Ｖｄ＝０．１Ｖにおけ
る曲線に近付くことが分かる。これは、高いドレイン電
圧Ｖｄにおけるリーク電流が減少したことを示してお
り、サブスレッショルド領域の特性が改善されたことを
表している。
ｄ＝２．０ＶにおけるＶｇ−Ｉｄｓ特性曲線が、試験に
よって安定化処理を行うことで、Ｖｄ＝０．１Ｖにおけ
る曲線に近付くことが分かる。これは、高いドレイン電
圧Ｖｄにおけるリーク電流が減少したことを示してお
り、サブスレッショルド領域の特性が改善されたことを
表している。
【００３０】図５はＶｄ＝２．０Ｖにおける閾値電圧Ｖ
ｔｈ（Ｉｄｓが特定のある値になるＶｇの値）の時間変
化を示したものである。横軸は試験時間であり、縦軸は
Ｖｔｈである。５時間の試験により、Ｖｔｈがおよそ５
０ｍＶ増加していることが分かる。これは、ホット正孔
が試験によって形成された界面準位によって捕獲され、
寄生バイポーラ効果によるＶｔｈの減少が抑制された結
果であり、本発明の効果を示すものである。
ｔｈ（Ｉｄｓが特定のある値になるＶｇの値）の時間変
化を示したものである。横軸は試験時間であり、縦軸は
Ｖｔｈである。５時間の試験により、Ｖｔｈがおよそ５
０ｍＶ増加していることが分かる。これは、ホット正孔
が試験によって形成された界面準位によって捕獲され、
寄生バイポーラ効果によるＶｔｈの減少が抑制された結
果であり、本発明の効果を示すものである。
【００３１】図６は試験前後におけるドレイン耐圧の変
化を示したものである。１０時間の試験により、試験を
行う前の「Ｉｎｉ」に比べて、Ｖｇ＝０Ｖにおけるドイ
レン電流Ｉｄｓが０．１μＡとなるＶｄは、およそ２４
０ｍＶ増加した。これは、本発明の実施例によりドレイ
ン耐圧も改善できることを示すものである。
化を示したものである。１０時間の試験により、試験を
行う前の「Ｉｎｉ」に比べて、Ｖｇ＝０Ｖにおけるドイ
レン電流Ｉｄｓが０．１μＡとなるＶｄは、およそ２４
０ｍＶ増加した。これは、本発明の実施例によりドレイ
ン耐圧も改善できることを示すものである。
【００３２】なお、上記の効果はＳＯＩ構造の単一のＭ
ＯＳ型トランジスタについて示したものであるが、ＳＯ
Ｉ構造のＭＯＳ型集積回路中のすべてのトランジスタに
ついても同様の効果が現れるので、結果的に集積回路の
特性安定化を実現するものである。
ＯＳ型トランジスタについて示したものであるが、ＳＯ
Ｉ構造のＭＯＳ型集積回路中のすべてのトランジスタに
ついても同様の効果が現れるので、結果的に集積回路の
特性安定化を実現するものである。
【００３３】また、以上の実施例の説明はシリコン基板
上に埋め込み酸化膜を介して表面活性層として表面シリ
コン層を形成し、そこにドレイン、ソース等を形成した
ＭＯＳ型トランジスタを有する集積回路についてであっ
たが、ＧａＡｓ等の化合物半導体を使用したＳＯＩ構造
のＭＯＳ型集積回路に対しても同様に適用でき同様の作
用効果が得られることはもちろんである。
上に埋め込み酸化膜を介して表面活性層として表面シリ
コン層を形成し、そこにドレイン、ソース等を形成した
ＭＯＳ型トランジスタを有する集積回路についてであっ
たが、ＧａＡｓ等の化合物半導体を使用したＳＯＩ構造
のＭＯＳ型集積回路に対しても同様に適用でき同様の作
用効果が得られることはもちろんである。
【００３４】
【発明の効果】以上説明したように、本発明によれば、
ＳＯＩ構造のＭＯＳ型集積回路の特性安定化を短時間、
低コスト、高効率に実現することができる。特性安定化
は集積回路の信頼性保障上不可欠であるばかりか、動作
条件を決定する設計段階においても重要となるので、本
発明は半導体集積回路技術全般に貢献でき、経済的な効
果も期待できるものである。
ＳＯＩ構造のＭＯＳ型集積回路の特性安定化を短時間、
低コスト、高効率に実現することができる。特性安定化
は集積回路の信頼性保障上不可欠であるばかりか、動作
条件を決定する設計段階においても重要となるので、本
発明は半導体集積回路技術全般に貢献でき、経済的な効
果も期待できるものである。
【図１】 本発明の第１の実施例の特性安定化方法の説
明のためのＳＯＩ構造のＭＯＳ型トランジスタの断面図
である。
明のためのＳＯＩ構造のＭＯＳ型トランジスタの断面図
である。
【図２】 本発明の第２の実施例の特性安定化装置の説
明のための装置の斜視図である。
明のための装置の斜視図である。
【図３】 上記特性安定化装置のプローバの説明のため
の断面図である。
の断面図である。
【図４】 ＳＯＩ構造のｎ−ｃｈのＭＯＳ型トランジス
タのゲート電圧Ｖｇとドイレン・ソース間を流れる電流
Ｉｄｓと関係の安定化時間による変化を測定した結果を
示す特性図である。
タのゲート電圧Ｖｇとドイレン・ソース間を流れる電流
Ｉｄｓと関係の安定化時間による変化を測定した結果を
示す特性図である。
【図５】 同トランジスタの閾値電圧Ｖｔｈの安定化時
間による変化を測定した結果を示す特性図である。
間による変化を測定した結果を示す特性図である。
【図６】 同トランジスタのドイレン耐圧の安定化時間
による変化を測定した結果を示す特性図である。
による変化を測定した結果を示す特性図である。
１：表面シリコン層、２：ゲート電極、３：ドレイン電
極、４：ソース電極、５：埋め込み酸化膜、６：シリコ
ン基板、７：ゲート酸化膜、８：界面、１１：ステージ
本体、１２：ウエハチャック、１３：プローバ、１４：
電源装置、１５：コントローラ、１６：プローバのブラ
シ状電極。
極、４：ソース電極、５：埋め込み酸化膜、６：シリコ
ン基板、７：ゲート酸化膜、８：界面、１１：ステージ
本体、１２：ウエハチャック、１３：プローバ、１４：
電源装置、１５：コントローラ、１６：プローバのブラ
シ状電極。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平３−1573（ＪＰ，Ａ) 特開 平５−102281（ＪＰ，Ａ) 特開 昭63−316469（ＪＰ，Ａ) 特開 平４−48735（ＪＰ，Ａ) 特開 平６−120458（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/786 H01L 21/324 H01L 21/336 H01L 27/12
Claims (3)
- 【請求項１】半導体基板に形成したＳＯＩ構造のＭＯＳ
型集積回路において、 該ＭＯＳ型集積回路が有する電極のすべてを同電位に保
ち、これらの電極と上記基板との間に電位差を与えた状
態で、上記ＭＯＳ型集積回路を摂氏１００度〜２００度
程度の温度に所定時間だけ保管して特性を安定化させる
ことを特徴とするＭＯＳ型集積回路の特性安定化方法。 - 【請求項２】上記請求項１に記載のＭＯＳ型集積回路の
特性安定化方法を実施するための装置であって、 ＭＯＳ型集積回路が形成されたウエハを摂氏１００度〜
２００度程度の温度に保持しつつ所定の電圧をＭＯＳ集
積回路の基板に印加する第１の手段と、上記ウエハの上
面の電極のすべてに接触しこれらの電極を同電位に保つ
第２の手段と、上記電圧および上記温度を制御する第３
の手段とを具備することを特徴とするＭＯＳ型集積回路
の特性安定化装置。 - 【請求項３】上記請求項２に記載の特性安定化装置にお
いて、 上記第２の手段を、上記ウエハの上面を傷付けずに上記
ウエハ上面の電極すべてに接触し且つ摂氏１００度〜２
００度程度の熱に耐える材質で構成されるブラシ状の電
極を設けたプローバとしたことを特徴とする特性安定化
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17136795A JP3284499B2 (ja) | 1995-06-14 | 1995-06-14 | Ｍｏｓ型集積回路の特性安定化方法および装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17136795A JP3284499B2 (ja) | 1995-06-14 | 1995-06-14 | Ｍｏｓ型集積回路の特性安定化方法および装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH098259A JPH098259A (ja) | 1997-01-10 |
| JP3284499B2 true JP3284499B2 (ja) | 2002-05-20 |
Family
ID=15921871
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17136795A Expired - Fee Related JP3284499B2 (ja) | 1995-06-14 | 1995-06-14 | Ｍｏｓ型集積回路の特性安定化方法および装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3284499B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3454752B2 (ja) | 1999-05-31 | 2003-10-06 | シャープ株式会社 | Ｓｏｉ半導体装置の安定化方法及びｓｏｉ半導体装置 |
| JP2005051223A (ja) * | 2003-07-11 | 2005-02-24 | Nec Corp | 薄膜トランジスタ、ｔｆｔ基板、液晶表示装置、及び、薄膜トランジスタの製造方法 |
| US7123314B2 (en) | 2003-07-11 | 2006-10-17 | Nec Corporation | Thin-film transistor with set trap level densities, and method of manufactures |
| JP5470766B2 (ja) * | 2008-07-18 | 2014-04-16 | 株式会社Ｓｕｍｃｏ | 半導体デバイスの製造方法 |
-
1995
- 1995-06-14 JP JP17136795A patent/JP3284499B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH098259A (ja) | 1997-01-10 |
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