JP5470766B2 - 半導体デバイスの製造方法 - Google Patents

Description

本発明は、半導体デバイスの製造方法に関する。特に本発明は、シリコンウェーハに半導体の集積回路素子を形成した後、ウェーハ裏面から研磨して薄膜化するときのゲッタリング技術、特にCuのゲッタリングに適した技術に特徴を有する、半導体デバイスの製造方法に関するものである。

シリコンチップは、携帯電話、携帯無線機器などの電子機器を構成する半導体デバイスの基板として広く利用されている。従来、シリコンチップの厚さは、１００μｍ以上、特に２００μｍ以上のものが主流であった。しかし、近年の電子機器の高性能化、多機能化に伴い、シリコンウェーハの薄膜化の要求が年々増している。例えば、最近の携帯電話には、「電子の目」と呼称されるＣＣＤあるいはＣＭＯＳイメージセンサーおよびそれらの画像データを保持可能なメモリが実装されている。これを実現するために、無線送受信部、ＣＣＤ基板、メモリ基板などに用いられるシリコンチップを１００μｍ以下（０６年度においては＜５０μｍ）に薄膜化して多層化し、パッケージしている。この薄膜化して多層化してパッケージする技術は、ＳＩＰ（システムインパッケージ） またはＭＣＰ（マルチチップパッケージ）と総称されている。

シリコンウェーハの薄膜化は、シリコンウェーハの表面に半導体デバイスを作製するデバイス工程後、シリコンウェーハの裏面を研削（バックグライディング）することにより実現してきた。研削によりシリコンウェーハの厚みを１００μｍ以下とする場合、研削による残留応力歪みがボンディングする際のシリコンウェーハの機械的強度に顕著な影響を及ぼすため、研削後に裏面の残留応力歪みを除去している。

シリコンウェーハを研削することにより薄膜化する場合、薄膜化する前の段階で汚染物がゲッタリングされていたとしても、研削による残留応力歪みが、デバイス工程で生じた重金属のゲッタリングシンクとしても作用していることから、研削による残留応力歪みを除去するとゲッタリングシンクが除去されることになる。したがって、研削による残留応力歪みを除去すると、汚染物が放出されてデバイスの活性領域に拡散し、半導体デバイスの電気特性が劣化してしまう。この問題を解決するために、薄膜化した後に熱処理を行なうことにより酸素析出物（ＢＭＤ： Bulk Micro Defect）を成長させて金属不純物（汚染物）をゲッタリングすることが考えられる。しかし、薄膜化した後に比較的高温での熱処理を行なうと、反りや割れが生じる可能性が高い。ＢＭＤをゲッタリングシンクとする場合、ＢＭＤを成長させるための比較的高温での熱処理が必要である。

さらに、特に汚染源がＣｕであった場合は、ゲッタリングされていないＣｕ⁺は室温でもウェーハ中を移動するため、デバイス工程後、チップ化あるいは、フラッシュメモリーなどのようにチップを積層化する処理中等にウェーハ内で汚染源が移動して、所望の製品特性を得られない可能性があった。

ＢＭＤ成長に適した比較的高温での熱処理を行なうことなく、シリコンウェーハを研削することにより薄膜化する場合でも、シリコンウェーハ中の金属不純物（汚染物）を効果的にゲッタリングすることができ、製品特性に低下を起こさないシリコンウェーハの製造方法を提供することが提案されている(特許文献1)。このシリコンウェーハの製造方法は、シリコンウェーハ中の金属不純物にレーザー光を照射することにより、金属不純物の荷電状態を変化させて酸素析出核と反応してゲッタリングされやすい状態に活性化する金属不純物活性化工程を備えるものである。
特開2007-220825号公報

特許文献1に記載の発明は、ゲッタリングするための熱処理を行なう必要がなく、シリコンウェーハを研削することにより薄膜化する場合でも、シリコンウェーハ中の汚染物を効果的にゲッタリングすることができ、高品質なシリコンウェーハを提供でき、さらには、シリコンウェーハ中の汚染物の影響を受けにくい高品質な半導体デバイスを提供できる、優れたものである。

しかし、上述のように近年高集積化のためのＭＣＰやＳＩＰと呼ばれる、デバイスを作り込んだ後ウェーハを裏面から研磨して薄膜化しそれを積み重ねて集積化を図る技術分野においては、ウェーハの厚みは現在30μm程度にまで薄くなっている。このような薄さの場合、ウェーハに作り込んだゲッタリングサイトの大部分が研磨により削られ、ゲッタリング不足で半導体デバイスの特性が劣化するということが問題になっている。特に室温でも拡散できるCuによる影響が問題視されている。

そこで、本発明は、薄膜化した半導体デバイスの製造時に、ＭＣＰやＳＩＰなどでの薄厚加工時に導入されるCu等による汚染をゲッタリングして、半導体デバイスの歩留まりを向上させるためのゲッタリング技術を用いた、半導体デバイスの製造方法の提供を目的とする。

本発明者らは、シリコン中のCuはCu+で存在することから、バックグラインド時に導入されたCuをウェーハ表面にプラスチャージ、裏面にマイナスチャージをかけることにより、Cu+が裏面に外方拡散すること、さらには、拡散するだけではなく、拡散したCuが裏面の表面またはその近傍において酸化物ないしは化合物を作り、固定化されることを見出して本発明を完成した。

本発明は、シリコンウェーハの表面に半導体デバイスを形成するデバイス形成工程と、前記デバイス形成工程後、前記シリコンウェーハの前記表面と裏面の間に、裏面がマイナスになるように電圧を印加してウェーハ中の金属を前記裏面側に集めるゲッタリング工程を含むことを特徴とする半導体デバイスの製造方法に関する。

本発明の製造方法においては、以下の態様が含まれる。
（１）前記デバイス形成工程は、シリコン基板にデバイスを形成するステップとその後の前記シリコンウェーハの裏面を研削することにより所定の厚みとし、研削による残留応力歪みを除去する研削ステップを含むこと、
（２）前記研削ステップが、バックグラインドにより実施されること、
（３）前記ゲッタリング工程が、前記シリコンウェーハをメタルステージに載せ、シリコン表面に少なくとも１つの電極を付け、前記メタルステージと前記電極の間で電圧を印加すること、
（４）前記電極と接触するシリコン表面は、予め表面の酸化膜が除去されていること、
（５）シリコン表面のスクライブラインに前記電極が予め設けられていること
（６）前記印加される電圧は、１〜１００Ｖの範囲であること、
（７）前記電圧印加は、前記シリコンウェーハを５０〜２００℃に加熱して行うこと、
（８）前記裏面側に集められる金属が銅を含むこと。

本発明の新規なゲッタリング方法を利用した半導体デバイスの製造方法によれば、デバイス作製工程で導入されたCu汚染を除去でき半導体素子の歩留まりが向上する。

本発明の半導体デバイスの製造方法は、
シリコンウェーハの表面に半導体デバイスを形成するデバイス形成工程と、
前記デバイス形成工程後、前記シリコンウェーハの前記表面と裏面の間に、裏面がマイナスになるように電圧を印加してウェーハ中の金属を前記裏面側に集めるゲッタリング工程を含むこと特徴とする。

デバイス形成工程は、従来の方法をそのまま利用できる。デバイス形成工程は、例えば、シリコン基板にデバイスを形成するステップとその後の前記シリコンウェーハの裏面を研削することにより所定の厚みとし、研削による残留応力歪みを除去する研削ステップを含むことができる。シリコンウェーハの裏面の研削は、既存のバックグラインドにより実施される。

より具体的に、例えば、シリコン単結晶を、ワイヤーソーやスライサーなどの切断装置でスライスし、面取り、ラッピング、研磨などを行ない厚み６００〜８５０μｍ程度のシリコンウェーハとする。得られたシリコンウェーハを用いて、半導体デバイスを形成する。例えば、シリコンウェーハの表面に、電極、酸化膜、窒化膜、層間絶縁膜などが形成された所望の半導体デバイスを作製する。その後、バックグラインドによりシリコンウェーハの裏面を研削することにより、厚みを２０〜５０μｍ程度、好ましくは２０〜３０μｍ程度に薄膜化する。

デバイス形成工程後、シリコンウェーハの前記表面と裏面の間に、裏面がマイナスになるように電圧を印加してウェーハ中の金属を前記裏面側に集めるゲッタリング工程を実施する。

デバイス形成したシリコンウェーハの表面および裏面の間での電圧の印加は、裏面側に除去した金属を集めることができる方法であれば、特に制限なく実施できる。例えば、シリコンウェーハをメタルステージに載せ、シリコン表面に少なくとも１つの電極を付け、メタルステージと前記電極の間で電圧を印加することで、ゲッタリング工程を実施することができる。

シリコンウェーハを載せるメタルステージは、シリコンウェーハを載せる部位と電圧を印加するための外部配線とを有する。また、電圧印加は、ゲッタリングすべき金属、特にＣｕのシリコンウェーハ内での移動を促進するために、シリコンウェーハを５０〜２００℃、好ましくは８０〜１５０℃に加熱して行うことが好ましい。そのため、上記メタルステージは、加熱装置を併設するものであることができる。

シリコンウェーハの電極と接触するシリコン表面は、予め表面の酸化膜が除去されていることが、電気的接触を有効に維持するために好ましい。表面の酸化膜を予め除去するには、例えば、エッチング等を行うことができる。

前記電極は、例えば、シリコン表面のスクライブラインに予め設けられていることもできる。この場合、上記デバイス形成工程において、ゲッタリング用の電極を設けることができる。

電圧印加の際の電極は１つでも良いが、ゲッタリング効果を１つのデバイスにおいて均一に得るという観点からは、２つ以上、例えば、３つ乃至４つをシリコン表面に均等に配置することが好ましい。

印加される電圧は、デバイスの形状、寸法、デバイス形成時の条件、デバイスの許容電圧等を考慮し、ゲッタリングされるべき金属の種類や量も考慮して、適宜決定できるが、例えば、１〜１００Ｖの範囲、好ましくは１０〜５０Ｖの範囲とすることができる。

電圧の印加は、ウェーハ表面にプラスチャージ、裏面のメタルステージにマイナスチャージをかける。これにより、例えば、デバイス作製プロセスで導入されたCu(Cu+)を裏面に外方拡散させることができる。

以下、本発明を実施例によりさらに詳細に説明する。

実施例１
図１に示すように、粗いバックグラインド及び薄仕上げバックグラインドが終わった30μm厚の素子ウェーハを、ウェーハ裏面を下にして、Cuのホットステージに載せ、ウェーハ表面の素子を作り込んでいないウェーハのエッジ4カ所（0，3，6，9時方向）に電極を取り付け、ウェーハ表面がプラス、裏面がマイナスになるように電圧をかけた。かけた電圧は20Vである。ウェーハはCuのホットステージで100℃に加熱し、10min加熱し、シリコンウェーハ中のCuを裏面に外方拡散させることでゲッタリング処理を行った。

Cuのゲッタリング処理をしなかったウェーハとゲッタリング処理を行ったウェーハのシリコン中のCuのバルク分析の結果を図２に示す。ゲッタリング処理を行ったものは、検出下限以下(1x10¹¹cm^-3)であったが、ゲッタリング処理を行っていないウェーハは1.3x10¹⁴cm^-3のCuが検出された。

本発明は半導体デバイスの製造分野に有用である。

図１はCuを裏面に外方拡散させる装置の概略図である。 図２はCuゲッタリング処理ありとなしのウェーハでのシリコンバルク中のCu濃度分析結果である。

Claims (6)

1. シリコンウェーハの表面に半導体デバイスを形成するステップと、その後に前記シリコンウェーハの裏面をバックグラインドにより研削することにより前記シリコンウェーハを２０〜５０μｍの範囲の厚みに薄膜化し、研削による残留応力歪みを除去する研削ステップと、を含むデバイス形成工程と、
   前記デバイス形成工程後、前記シリコンウェーハの前記表面と裏面の間に、裏面がマイナスになるように電圧を印加してウェーハ中の銅を前記裏面側に集め前記裏面の表面または該表面近傍において酸化物ないし化合物として固定化するゲッタリング工程（ただし、前記シリコンウェーハにゲッタリングサイトは形成しない。）と、
   を含むことを特徴とする半導体デバイスの製造方法。
2. 前記ゲッタリング工程が、前記シリコンウェーハをメタルステージに載せ、シリコン表面に少なくとも１つの電極を付け、前記メタルステージと前記電極の間で電圧を印加する、請求項１に記載の製造方法。
3. 前記電極と接触するシリコン表面は、予め表面の酸化膜が除去されている、請求項２に記載の製造方法。
4. シリコン表面のスクライブラインに前記電極が予め設けられている、請求項２に記載の製造方法。
5. 前記印加される電圧は、１〜１００Ｖの範囲である、請求項１〜４のいずれかに記載の製造方法。
6. 前記電圧印加は、前記シリコンウェーハを５０〜２００℃に加熱して行う、請求項１〜５のいずれかに記載の製造方法。