JPS58148457A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS58148457A JPS58148457A JP3201182A JP3201182A JPS58148457A JP S58148457 A JPS58148457 A JP S58148457A JP 3201182 A JP3201182 A JP 3201182A JP 3201182 A JP3201182 A JP 3201182A JP S58148457 A JPS58148457 A JP S58148457A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- compound semiconductor
- type gaas
- type
- gaas layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 24
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims abstract description 33
- 239000000758 substrate Substances 0.000 claims abstract description 19
- 150000001875 compounds Chemical class 0.000 claims abstract description 18
- 230000005669 field effect Effects 0.000 claims abstract description 4
- 239000002184 metal Substances 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 abstract 1
- 238000000034 method Methods 0.000 abstract 1
- 239000000969 carrier Substances 0.000 description 2
- 238000005452 bending Methods 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
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- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は半導体装置に関し、特に、ノーマリオフ型の
化合物半導体の絶縁ゲートＦＥＴ（電界効果トランジス
タ）に関するものである。
化合物半導体の絶縁ゲートＦＥＴ（電界効果トランジス
タ）に関するものである。
従来、この種の装置として第１図に示すものがあった。
以下、ＧａＡｓ化合物化合物全４体とって説明していく
。
。
図において、Ｔｌ）は半絶縁性のＧａＡｓ基板、（２）
はＮ型のＧａＡｓ層であり、ソース電１ｊＶａに接続さ
れている。（３）もＮ型のＧａＡｓ層であり、ドレイン
電源ＶＤに接続されている。（４）はＰ型のＧａＡｓ層
、（５）は絶縁膜。
はＮ型のＧａＡｓ層であり、ソース電１ｊＶａに接続さ
れている。（３）もＮ型のＧａＡｓ層であり、ドレイン
電源ＶＤに接続されている。（４）はＰ型のＧａＡｓ層
、（５）は絶縁膜。
（６）はゲート電極でありゲート電源ＶＯに接続されて
る。
る。
次に動作について説明する。ゲート電圧が０マのとき５
ノよ、ツブ２−洩となるＮ型ＧａＡｓ層（２）とドレイ
ンとなるＮ型ＧａＡｓ層（３）の間には反転層が形成さ
れず導通はない。ゲート電圧が上昇して、シキい値電圧
を越えると、能動層であるＰ型ＧａＡｓ層（４）の表面
にＮ型の反転層が形成され、ソースとドレインの間に導
通が生じる。このようにして、絶縁ゲートＦＥＴはスイ
ッチ動作を行う。
ノよ、ツブ２−洩となるＮ型ＧａＡｓ層（２）とドレイ
ンとなるＮ型ＧａＡｓ層（３）の間には反転層が形成さ
れず導通はない。ゲート電圧が上昇して、シキい値電圧
を越えると、能動層であるＰ型ＧａＡｓ層（４）の表面
にＮ型の反転層が形成され、ソースとドレインの間に導
通が生じる。このようにして、絶縁ゲートＦＥＴはスイ
ッチ動作を行う。
従来の化合物半導体の絶縁ゲー）ＦＥＴは以上のように
構成されているので＆Ｐ型ＧａＡｓ層（４）は無バイア
ス状態で動作することになる。その場合。
構成されているので＆Ｐ型ＧａＡｓ層（４）は無バイア
ス状態で動作することになる。その場合。
キャリアの衝突Ｗ１離によって生じたキャリア（第１図
ではホール）の一部がＰ型ＧａＡｓ層（４）内に流れ込
み％ＰＰＱＧａＡｓ層４）の電位を変化させてしまい。
ではホール）の一部がＰ型ＧａＡｓ層（４）内に流れ込
み％ＰＰＱＧａＡｓ層４）の電位を変化させてしまい。
絶縁ゲートＦＥＴのしきい値電圧を浅くするため電流が
増大するという現象が発生する。さらにドレイン電圧が
高くなると、Ｐ型ＧａＡｓ層（４）への注入ホールが増
大し、Ｐ型ＧａＡｓ層（４）を介してのラテラルＮＰＮ
トランジスタ動作で大量の電流が流れ、絶縁ゲートＦＥ
Ｔの破壊に至る。
増大するという現象が発生する。さらにドレイン電圧が
高くなると、Ｐ型ＧａＡｓ層（４）への注入ホールが増
大し、Ｐ型ＧａＡｓ層（４）を介してのラテラルＮＰＮ
トランジスタ動作で大量の電流が流れ、絶縁ゲートＦＥ
Ｔの破壊に至る。
従来の、化合物半導体の絶縁ゲートＦＥＴは、以上のよ
うに、Ｐ型ＧａＡｓ １ｍ （４）が無バイアス状態で
動作するため、トランジスタ動作が不安定であるという
欠点があった。
うに、Ｐ型ＧａＡｓ １ｍ （４）が無バイアス状態で
動作するため、トランジスタ動作が不安定であるという
欠点があった。
この発明は、上記のような従来のものの欠点を除去する
ためになされたもので、能動層であるＰＱＧａＡｓ層に
バイアス電圧を印加することにより、安定に動作する化
合物半導体の絶縁ゲートＦＥＴを提供することを目的と
している。
ためになされたもので、能動層であるＰＱＧａＡｓ層に
バイアス電圧を印加することにより、安定に動作する化
合物半導体の絶縁ゲートＦＥＴを提供することを目的と
している。
以下、この発明の一実施例を図（こついて説明する。第
２図において、（１）は半絶縁性のＧａＡｓ基板、（２
）はＮ １ｕＧａＡｓ層、（３）、もＮ型のＧａＡｓ層
、（４）はＰ型のＧａＡｓノ１、（５）は絶縁膜、（６
）は金属、（７）はＰ型ＧａＡｓＭ１（４）よりも高濃
度のＰ型Ｇａｋｓ）−である。第１図と同様、（２）は
ソース電源、（３）はドレイン［源に接続されている。
２図において、（１）は半絶縁性のＧａＡｓ基板、（２
）はＮ １ｕＧａＡｓ層、（３）、もＮ型のＧａＡｓ層
、（４）はＰ型のＧａＡｓノ１、（５）は絶縁膜、（６
）は金属、（７）はＰ型ＧａＡｓＭ１（４）よりも高濃
度のＰ型Ｇａｋｓ）−である。第１図と同様、（２）は
ソース電源、（３）はドレイン［源に接続されている。
高濃度Ｐ型ＧａＡｓ層（７）は基板バイアス電源Ｖｓに
接続されている。基板バイアス電圧値はデバイス特性に
応じて適当に設定される。
接続されている。基板バイアス電圧値はデバイス特性に
応じて適当に設定される。
以下１図に従ってこの発明の詳細な説明する。
第８図において、（Ａ）は、第１図の絶縁ゲートＦＥＴ
又はＰ７［ＧａＡｓ層（７）に電圧を印加しない状態で
の第２図の絶縁ゲートＦＥＴのトランジスタ特性（ドレ
イン電圧ｖＤ対ドレイン電流ＩＤ特性）である。
又はＰ７［ＧａＡｓ層（７）に電圧を印加しない状態で
の第２図の絶縁ゲートＦＥＴのトランジスタ特性（ドレ
イン電圧ｖＤ対ドレイン電流ＩＤ特性）である。
不連続な折れ曲り点が存在し、動作が不安定なことがわ
かる。
かる。
■は、Ｐ型ＧａＡｓ層（７）に基板バイアスＶＢとして
Ｏｖを与えた場合の特性、（Ｑは、同じく基板バイアス
ｖＢとして０．８■を与えた場合の特性である。どちら
の場合も動作が安定していることがわかる。
Ｏｖを与えた場合の特性、（Ｑは、同じく基板バイアス
ｖＢとして０．８■を与えた場合の特性である。どちら
の場合も動作が安定していることがわかる。
なお、上記実施例では、ＮチャンネルのＧａＡｓデバイ
スについて説明したが、Ｐチャンネルの場合及び、他の
化合物半導体の絶縁ゲートＦＥＴであっても、上記実施
例と同様の効果を奏する。
スについて説明したが、Ｐチャンネルの場合及び、他の
化合物半導体の絶縁ゲートＦＥＴであっても、上記実施
例と同様の効果を奏する。
また、基板バイアスＶＢは、チップ外部から印加する場
合でも、チップ上で発生させた一定電圧を与えた場合で
も、同様の効果を奏する。
合でも、チップ上で発生させた一定電圧を与えた場合で
も、同様の効果を奏する。
以上のように、この発明によれば、化合物半導体の絶縁
ゲートＦＥＴにおいて基板バイアスを印加するように構
成したので、安定した動作の絶縁ゲートＦＥＴが得られ
る効果があり、特に、メモリセルに用いるフリップフロ
ップのトランジスタ対などの特性のバランス改良に効果
がある。
ゲートＦＥＴにおいて基板バイアスを印加するように構
成したので、安定した動作の絶縁ゲートＦＥＴが得られ
る効果があり、特に、メモリセルに用いるフリップフロ
ップのトランジスタ対などの特性のバランス改良に効果
がある。
第１図は、従来の化合物半導体の絶縁ゲートＦＥＴを示
す断面図、第２図はこの発明の一実施例による化合物半
導体の絶縁ゲートＦＥＴを示す断ｌｊｉ図、第８図はこ
の発明の効果を示すための特性図である。 ＋１）−・・半絶縁性ＧａＡｓ基板、 （２） （３）
−Ｎ型ＧａＡｓ層、（４）・・・Ｐ型ＧａＡｓ層、（５
）・・・絶縁膜、（６）・・・ゲート電極、（７）−＋
’Ｘａ濃度Ｐ型ＧａＡｓ層。 なお、図中同一符号は同一または相当部分を示す。 代理人 葛 野 信 −
す断面図、第２図はこの発明の一実施例による化合物半
導体の絶縁ゲートＦＥＴを示す断ｌｊｉ図、第８図はこ
の発明の効果を示すための特性図である。 ＋１）−・・半絶縁性ＧａＡｓ基板、 （２） （３）
−Ｎ型ＧａＡｓ層、（４）・・・Ｐ型ＧａＡｓ層、（５
）・・・絶縁膜、（６）・・・ゲート電極、（７）−＋
’Ｘａ濃度Ｐ型ＧａＡｓ層。 なお、図中同一符号は同一または相当部分を示す。 代理人 葛 野 信 −
Claims (1)
- 【特許請求の範囲】 化合物半導体基板と、この化合物半導体基板上に形成さ
れる絶縁ゲート電界効果トランジスタとを有する半導体
装置において、前記化合物半導体基板と、前記絶縁ゲー
ト電界効果トランジスタとの間に、前記化合物半導体基
板と同じ導電型を有し一定１圧を印加される化合物半導
体層を形成したことを特徴とする半導体装置。 （２）前記化合物半導体基板を半絶縁性のＧａＡｓ半導
体で構成することを特徴とする特許請求の範囲第１項記
載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3201182A JPS58148457A (ja) | 1982-02-26 | 1982-02-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3201182A JPS58148457A (ja) | 1982-02-26 | 1982-02-26 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58148457A true JPS58148457A (ja) | 1983-09-03 |
Family
ID=12346923
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3201182A Pending JPS58148457A (ja) | 1982-02-26 | 1982-02-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58148457A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4775878A (en) * | 1986-09-30 | 1988-10-04 | Kabushiki Kaisha Toshiba | Semiconductor device formed in semi-insulative substrate |
| US5051792A (en) * | 1987-10-20 | 1991-09-24 | Bell Communications Research, Inc. | Epitaxial intermetallic contact for compound for compound semiconductors |
| US5132752A (en) * | 1985-05-22 | 1992-07-21 | Hitachi, Ltd. | Field effect transistor |
-
1982
- 1982-02-26 JP JP3201182A patent/JPS58148457A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5132752A (en) * | 1985-05-22 | 1992-07-21 | Hitachi, Ltd. | Field effect transistor |
| US4775878A (en) * | 1986-09-30 | 1988-10-04 | Kabushiki Kaisha Toshiba | Semiconductor device formed in semi-insulative substrate |
| US5051792A (en) * | 1987-10-20 | 1991-09-24 | Bell Communications Research, Inc. | Epitaxial intermetallic contact for compound for compound semiconductors |
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