JP2985352B2 - 半導体装置 - Google Patents
半導体装置Info
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- 239000004065 semiconductor Substances 0.000 title claims description 16
- 239000000758 substrate Substances 0.000 claims description 16
- 230000005669 field effect Effects 0.000 claims description 10
- 238000010586 diagram Methods 0.000 description 18
- 230000003071 parasitic effect Effects 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 230000003068 static effect Effects 0.000 description 4
- 108091006146 Channels Proteins 0.000 description 3
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 3
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 3
- 230000005611 electricity Effects 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 239000000969 carrier Substances 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 230000006378 damage Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
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- Engineering & Computer Science (AREA)
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
絶縁ゲート電界効果トランジスタのゲート保護に関す
る。
絶縁ゲート電界効果トランジスタのゲート保護に関す
る。
【０００２】
【従来の技術】半導体装置とは受動，能動の回路素子が
一つの基板上又は、基板内に分離不能の状態で微細加工
されて形成された装置である。
一つの基板上又は、基板内に分離不能の状態で微細加工
されて形成された装置である。
【０００３】特に絶縁ゲート電界効果トランジスタ（以
下ＩＧＦＥＴと記す）とは一導電型の半導体基板の上に
薄いゲート絶縁膜を有し、その上にゲート電極となる金
属層又は、多結晶シリコン層などの導電層を有し、ゲー
ト電極と一導電型の半導体基板との間に電圧を印加する
ことにより、一導電型の半導体基板表面に反転層を誘起
させて、電流のスイッチングを行なう半導体装置であ
る。
下ＩＧＦＥＴと記す）とは一導電型の半導体基板の上に
薄いゲート絶縁膜を有し、その上にゲート電極となる金
属層又は、多結晶シリコン層などの導電層を有し、ゲー
ト電極と一導電型の半導体基板との間に電圧を印加する
ことにより、一導電型の半導体基板表面に反転層を誘起
させて、電流のスイッチングを行なう半導体装置であ
る。
【０００４】従来のＩＧＦＥＴは低消費電力という特徴
を有し、バイポーラトランジスタにかわってスイッチン
グ素子として広く用いられている。特に５００ｍＡ以上
の大電流のスイッチング素子としては電圧駆動のため駆
動電力を下げることが可能、多数キャリアで動作するた
め少数キャリアの蓄積がなく高速化が可能、バイポーラ
トランジスタのように２次降伏がなく安定動作領域が広
いなど多くの特徴を有し、広く用いられているが、一
方、ＩＧＦＥＴはその薄いゲート絶縁膜のために、静電
気に弱いという欠点がある。
を有し、バイポーラトランジスタにかわってスイッチン
グ素子として広く用いられている。特に５００ｍＡ以上
の大電流のスイッチング素子としては電圧駆動のため駆
動電力を下げることが可能、多数キャリアで動作するた
め少数キャリアの蓄積がなく高速化が可能、バイポーラ
トランジスタのように２次降伏がなく安定動作領域が広
いなど多くの特徴を有し、広く用いられているが、一
方、ＩＧＦＥＴはその薄いゲート絶縁膜のために、静電
気に弱いという欠点がある。
【０００５】図８（ａ），（ｂ）は従来のＩＧＦＥＴの
第１の例を示す等価回路図及び入力端子に静電気を印加
したときのゲート絶縁膜の電圧波形図である。
第１の例を示す等価回路図及び入力端子に静電気を印加
したときのゲート絶縁膜の電圧波形図である。
【０００６】図８（ａ）に示すように、人体などの等価
容量Ｃexから素子のゲート端子Ｇに印加された静電圧は
ゲート配線、ゲート電極などの抵抗Ｒg 及びインダクタ
ンスＬg を通ってゲート絶縁膜のキャパシタンスＣg に
印加される。この特、インダクタンスＬg ，キャパシタ
ンスＣg のためにゲート絶縁膜に生ずる電圧Ｖg は図８
（ｂ）に示すように、オーバーシュートを生じ、ゲート
絶縁膜は容易に破壊される。このオーバーシュートを防
ぐために、ゲート入力抵抗を追加することが行なわれて
いる。
容量Ｃexから素子のゲート端子Ｇに印加された静電圧は
ゲート配線、ゲート電極などの抵抗Ｒg 及びインダクタ
ンスＬg を通ってゲート絶縁膜のキャパシタンスＣg に
印加される。この特、インダクタンスＬg ，キャパシタ
ンスＣg のためにゲート絶縁膜に生ずる電圧Ｖg は図８
（ｂ）に示すように、オーバーシュートを生じ、ゲート
絶縁膜は容易に破壊される。このオーバーシュートを防
ぐために、ゲート入力抵抗を追加することが行なわれて
いる。
【０００７】図９（ａ），（ｂ）は従来のＩＧＦＥＴの
第２の例を示す等価回路図及びゲート絶縁膜に生ずる電
圧波形図である。
第２の例を示す等価回路図及びゲート絶縁膜に生ずる電
圧波形図である。
【０００８】図９（ａ）に示すように、ゲート入力抵抗
ＲG を挿入することにより、図９（ｂ）に示すように、
オーバーシュートはおさえられ、ゲート絶縁膜の破壊が
抑えられる。改善の度合はゲート入力抵抗ＲG が大きい
ほど大きくなる。ところが、ゲート入力抵抗を追加する
とゲートのキャパシタンスＣg の充放電に時間がかかる
ようになりスイッチング動作が遅くなる。図１０に示す
ように、絶縁膜に生ずる電圧Ｖg に対してゲート入力抵
抗ＲG を追加したときのドレイン電流が流れ出すまでに
大きな遅れが生じ、また、スイッチングオフ時の遅れ時
間ｔ(off) を生ずる。
ＲG を挿入することにより、図９（ｂ）に示すように、
オーバーシュートはおさえられ、ゲート絶縁膜の破壊が
抑えられる。改善の度合はゲート入力抵抗ＲG が大きい
ほど大きくなる。ところが、ゲート入力抵抗を追加する
とゲートのキャパシタンスＣg の充放電に時間がかかる
ようになりスイッチング動作が遅くなる。図１０に示す
ように、絶縁膜に生ずる電圧Ｖg に対してゲート入力抵
抗ＲG を追加したときのドレイン電流が流れ出すまでに
大きな遅れが生じ、また、スイッチングオフ時の遅れ時
間ｔ(off) を生ずる。
【０００９】このように、ＩＧＦＥＴのゲート保護とし
て入力抵抗ＲG を挿入した場合はスイッチング速度との
両立をはかることが困難であった。
て入力抵抗ＲG を挿入した場合はスイッチング速度との
両立をはかることが困難であった。
【００１０】
【発明が解決しようとする課題】上述した従来のＩＧＦ
ＥＴは、スイッチング素子として使用した時、ゲート入
力抵抗ＲG によりゲートのキャパシタンスＣg の充放電
に時間がかかり、スイッチング速度が低下するという問
題点があった。また充分なゲート保護効果を出すために
はゲート入力抵抗ＲG は充分大きくする必要があり、ス
イッチング速度と両立させるのが問題であった。
ＥＴは、スイッチング素子として使用した時、ゲート入
力抵抗ＲG によりゲートのキャパシタンスＣg の充放電
に時間がかかり、スイッチング速度が低下するという問
題点があった。また充分なゲート保護効果を出すために
はゲート入力抵抗ＲG は充分大きくする必要があり、ス
イッチング速度と両立させるのが問題であった。
【００１１】
【課題を解決するための手段】本発明の半導体装置は、
半導体基板上に形成した絶縁ゲート電界効果トランジス
タと、前記半導体基板上に形成して前記絶縁ゲート電界
効果トランジスタのゲート電極に接続した電界効果トラ
ンジスタのオン動作方向を互に逆向きにして並列接続し
てなる可変抵抗素子を備えている。
半導体基板上に形成した絶縁ゲート電界効果トランジス
タと、前記半導体基板上に形成して前記絶縁ゲート電界
効果トランジスタのゲート電極に接続した電界効果トラ
ンジスタのオン動作方向を互に逆向きにして並列接続し
てなる可変抵抗素子を備えている。
【００１２】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１３】図１は本発明の第１の実施例を示す等価回
路図である。
路図である。
【００１４】図１に示すように、ＩＧＦＥＴＱ３のゲー
ト電極とゲート端子Ｇとの間にゲート配線などの寄生イ
ンダクタンスＬg 及び、寄生抵抗Ｒg を介して二つの接
合型電界効果トランジスタ（以下ＪＦＥＴと記す）Ｑ
１，Ｑ２を並列接続した可変抵抗素子が接続されてい
る。このＪＦＥＴＱ１，Ｑ２は同じＮチャネルタイプ
で、各々のゲートはソースに接続され、ＪＦＥＴＱ１の
ドレインとＪＦＥＴＱ２のソース及びゲートが保護すべ
きＩＧＦＥＴＱ３のゲート電極に接続され、ＪＦＥＴＱ
１のゲート及びソースとＪＦＥＴＱ２のドレインは入力
端子Ｇに接続されている。二つのダイオードＤｉ１，Ｄ
ｉ２は寄生ダイオードであり、ＪＦＥＴＱ１のゲートと
ＩＧＦＥＴＱ３のドレインＤの間にＤｉ１が寄生してお
り、ＪＦＥＴＱ２のゲートとＩＧＦＥＴＱ３のドレイン
Ｄの間にＤｉ２が寄生している。
ト電極とゲート端子Ｇとの間にゲート配線などの寄生イ
ンダクタンスＬg 及び、寄生抵抗Ｒg を介して二つの接
合型電界効果トランジスタ（以下ＪＦＥＴと記す）Ｑ
１，Ｑ２を並列接続した可変抵抗素子が接続されてい
る。このＪＦＥＴＱ１，Ｑ２は同じＮチャネルタイプ
で、各々のゲートはソースに接続され、ＪＦＥＴＱ１の
ドレインとＪＦＥＴＱ２のソース及びゲートが保護すべ
きＩＧＦＥＴＱ３のゲート電極に接続され、ＪＦＥＴＱ
１のゲート及びソースとＪＦＥＴＱ２のドレインは入力
端子Ｇに接続されている。二つのダイオードＤｉ１，Ｄ
ｉ２は寄生ダイオードであり、ＪＦＥＴＱ１のゲートと
ＩＧＦＥＴＱ３のドレインＤの間にＤｉ１が寄生してお
り、ＪＦＥＴＱ２のゲートとＩＧＦＥＴＱ３のドレイン
Ｄの間にＤｉ２が寄生している。
【００１５】図２は並列接続されたＪＦＥＴＱ１，Ｑ２
のドレイン・ソース間の電圧対電流特性を示す図であ
る。
のドレイン・ソース間の電圧対電流特性を示す図であ
る。
【００１６】図２に示すように、ドレイン電流Ｉ
D(JFET) が約２００ｍＡまでは、約３Ωであり、スイッ
チング速度はほとんど影響がない。次に、静電気がゲー
ト端子Ｇに印加されると、保護回路のない従来のＩＧＦ
ＥＴでは大きなオーバーシュートが生じるが本実施例で
はＪＦＥＴＱ１，Ｑ２の定電流特性により等価的に、数
ＫΩ〜数１００ＫΩの抵抗と同等の効果を有しオーバー
シュートをおさえてゲート絶縁膜の破壊を防止する。
D(JFET) が約２００ｍＡまでは、約３Ωであり、スイッ
チング速度はほとんど影響がない。次に、静電気がゲー
ト端子Ｇに印加されると、保護回路のない従来のＩＧＦ
ＥＴでは大きなオーバーシュートが生じるが本実施例で
はＪＦＥＴＱ１，Ｑ２の定電流特性により等価的に、数
ＫΩ〜数１００ＫΩの抵抗と同等の効果を有しオーバー
シュートをおさえてゲート絶縁膜の破壊を防止する。
【００１７】図３（ａ），（ｂ）は本発明の保護回路特
性を示す図である。
性を示す図である。
【００１８】図３（ａ），（ｂ）に示すように、Ｖ
D(JFET) ＝１０Ｖのときの飽和電流ＩP をパラメータに
したゲート絶縁膜破壊に要する入力端子の印加電圧及び
ＩＧＦＥＴのスイッチング遅れ時間はＲG ＝１００Ωと
した時に比べて、共に改善されている。
D(JFET) ＝１０Ｖのときの飽和電流ＩP をパラメータに
したゲート絶縁膜破壊に要する入力端子の印加電圧及び
ＩＧＦＥＴのスイッチング遅れ時間はＲG ＝１００Ωと
した時に比べて、共に改善されている。
【００１９】図４は本発明の第１の実施例を示す半導体
チップの模式的断面図である。
チップの模式的断面図である。
【００２０】図４に示すように、Ｎ型シリコン基板１を
ドレイン領域とする縦型ＭＯＳＦＥＴと同じ基板上にＪ
ＦＥＴＱ１，Ｑ２を形成したものである。Ｎ型シリコン
基板１に設けたＰ型ウェル２，２ａと、Ｐ型ウェル２，
２ａの夫々にＮ型のチャネル領域３，３ａとＮ型チャネ
ル領域３，３ａ内に設けたＪＦＥＴＱ１，Ｑ２のＮ+ 型
ドレイン４，４ａ及びＮ+ 型ソース領域５，５ａと、Ｎ
+ 型ソース領域に隣接して設けたＰ型ゲート領域６，６
ａとを有し、ＪＦＥＴＱ２のＰ型ウェル２ａ，チャネル
領域３ａ，Ｎ+ 型ソース領域５ａ，ゲート領域５ａと、
ＪＦＥＴＱ１，Ｐ型ウェル２，チャネル領域３，Ｎ+ 型
ソース領域５，ゲート領域６の夫々は各々ポリシリコン
配線７ａ，７で接続され、ゲート端子Ｇに印加された電
圧はゲート端子Ｇに接続されたＪＦＥＴＱ２のＮ+ 型ド
レイン領域４ａとＪＦＥＴＱ１のＮ+ 型ソース領域５に
供給される。ＩＧＦＥＴＱ３のゲート電極８にはＪＦＥ
ＴＱ２のソース領域５ａとＪＦＥＴＱ１のドレイン領域
４が接続される。なお可変抵抗としては図５（ａ）に示
すように、ＰチャネルＪＦＥＴを二つ並列に接続しても
良く、また、図５（ｂ）に示すように、ＰチャネルＪＦ
ＥＴとＮチャネルＪＦＥＴを並列に接続してもよい。保
護されるＩＧＦＥＴとしてはＩＧＢＴやＭＯＳサイリス
タでもよい。又、可変抵抗素子として三つ以上のＦＥＴ
を並列に接続して動作抵抗を下げてもよい。
ドレイン領域とする縦型ＭＯＳＦＥＴと同じ基板上にＪ
ＦＥＴＱ１，Ｑ２を形成したものである。Ｎ型シリコン
基板１に設けたＰ型ウェル２，２ａと、Ｐ型ウェル２，
２ａの夫々にＮ型のチャネル領域３，３ａとＮ型チャネ
ル領域３，３ａ内に設けたＪＦＥＴＱ１，Ｑ２のＮ+ 型
ドレイン４，４ａ及びＮ+ 型ソース領域５，５ａと、Ｎ
+ 型ソース領域に隣接して設けたＰ型ゲート領域６，６
ａとを有し、ＪＦＥＴＱ２のＰ型ウェル２ａ，チャネル
領域３ａ，Ｎ+ 型ソース領域５ａ，ゲート領域５ａと、
ＪＦＥＴＱ１，Ｐ型ウェル２，チャネル領域３，Ｎ+ 型
ソース領域５，ゲート領域６の夫々は各々ポリシリコン
配線７ａ，７で接続され、ゲート端子Ｇに印加された電
圧はゲート端子Ｇに接続されたＪＦＥＴＱ２のＮ+ 型ド
レイン領域４ａとＪＦＥＴＱ１のＮ+ 型ソース領域５に
供給される。ＩＧＦＥＴＱ３のゲート電極８にはＪＦＥ
ＴＱ２のソース領域５ａとＪＦＥＴＱ１のドレイン領域
４が接続される。なお可変抵抗としては図５（ａ）に示
すように、ＰチャネルＪＦＥＴを二つ並列に接続しても
良く、また、図５（ｂ）に示すように、ＰチャネルＪＦ
ＥＴとＮチャネルＪＦＥＴを並列に接続してもよい。保
護されるＩＧＦＥＴとしてはＩＧＢＴやＭＯＳサイリス
タでもよい。又、可変抵抗素子として三つ以上のＦＥＴ
を並列に接続して動作抵抗を下げてもよい。
【００２１】図６は本発明の第２の実施例を示す等価回
路図、図７は本発明の第２の実施例を示す半導体チップ
の模式的断面図である。
路図、図７は本発明の第２の実施例を示す半導体チップ
の模式的断面図である。
【００２２】図６及び図７に示すように、保護用の可変
抵抗としてデプリージョン型ＩＧＦＥＴを使用したもの
である。Ｎ型シリコン基板１をドレインとするＩＧＦＥ
ＴＱ３と同じ基板上にＰ型ウェル２，２ａを形成しデプ
リージョン型ＩＧＦＥＴ（以下ＤＦＥＴと記す）Ｑ４，
Ｑ５のＮ+ 型ドレイン領域４，４ａ及びＮ+ 型ソース領
域５，５ａ並びにゲート電極９，９ａを形成する。各々
のＰ型ウェル２，２ａとＮ+ 型ソース領域５，５ａはゲ
ート電極９，９ａで接続する。ゲート端子Ｇからの印加
電圧はＤＦＥＴＱ５のドレイン領域４ａとＤＦＥＴＱ４
のソース領域５に印加する。本体のＩＧＦＥＴＱ３のゲ
ート電極８にはＤＦＥＴＱ５のソース領域５ａとＤＦＥ
ＴＱ４のドレイン領域４に接続する。
抵抗としてデプリージョン型ＩＧＦＥＴを使用したもの
である。Ｎ型シリコン基板１をドレインとするＩＧＦＥ
ＴＱ３と同じ基板上にＰ型ウェル２，２ａを形成しデプ
リージョン型ＩＧＦＥＴ（以下ＤＦＥＴと記す）Ｑ４，
Ｑ５のＮ+ 型ドレイン領域４，４ａ及びＮ+ 型ソース領
域５，５ａ並びにゲート電極９，９ａを形成する。各々
のＰ型ウェル２，２ａとＮ+ 型ソース領域５，５ａはゲ
ート電極９，９ａで接続する。ゲート端子Ｇからの印加
電圧はＤＦＥＴＱ５のドレイン領域４ａとＤＦＥＴＱ４
のソース領域５に印加する。本体のＩＧＦＥＴＱ３のゲ
ート電極８にはＤＦＥＴＱ５のソース領域５ａとＤＦＥ
ＴＱ４のドレイン領域４に接続する。
【００２３】この例ではＪＦＥＴのときのチャネル領域
が不要であり、本体のＩＧＦＥＴの製造プロセスとの整
合性がよく、工程が簡単になる。またＰＮＰＮのサイリ
スタ構造をさけることができ、ラッチアップのような寄
生効果を防ぐことができる。
が不要であり、本体のＩＧＦＥＴの製造プロセスとの整
合性がよく、工程が簡単になる。またＰＮＰＮのサイリ
スタ構造をさけることができ、ラッチアップのような寄
生効果を防ぐことができる。
【００２４】また、ＰチャネルのＤＦＥＴ２つ以上の並
列接続あるいはＰチャネルとＮチャネルのＤＦＥＴの２
つ以上の並列接続を可変抵抗素子として用いてもよい。
列接続あるいはＰチャネルとＮチャネルのＤＦＥＴの２
つ以上の並列接続を可変抵抗素子として用いてもよい。
【００２５】
【発明の効果】以上説明したように本発明は、ＩＧＦＥ
Ｔのゲート保護として、従来の固定抵抗にかわって、小
電流動作時には低い抵抗値を示し、大電流動作時には高
い抵抗値を持つ可変抵抗素子を有し、制御電圧をその可
変抵抗素子を通してゲート電極に印加するのでスイッチ
ング速度を低下させることなく大きなゲート破壊最大電
圧を有するという効果を有する。
Ｔのゲート保護として、従来の固定抵抗にかわって、小
電流動作時には低い抵抗値を示し、大電流動作時には高
い抵抗値を持つ可変抵抗素子を有し、制御電圧をその可
変抵抗素子を通してゲート電極に印加するのでスイッチ
ング速度を低下させることなく大きなゲート破壊最大電
圧を有するという効果を有する。
【００２６】また、可変抵抗として電界効果トランジス
タを使用することにより本体のＩＧＦＥＴの製造プロセ
スを利用して可変抵抗を同一基板に作り込むことができ
る。
タを使用することにより本体のＩＧＦＥＴの製造プロセ
スを利用して可変抵抗を同一基板に作り込むことができ
る。
【図１】本発明の第１の実施例を示す等価回路図であ
る。
る。
【図２】本発明の第１の実施例の並列接続されたＪＦＥ
Ｔのドレイン・ソース間の電圧対電流特性を示す図であ
る。
Ｔのドレイン・ソース間の電圧対電流特性を示す図であ
る。
【図３】本発明の第１の実施例の保護回路特性を示す図
である。
である。
【図４】本発明の第１の実施例を示す半導体チップの模
式的断面図である。
式的断面図である。
【図５】本発明の第１の実施例のＪＦＥＴの接続方法を
示す回路図である。
示す回路図である。
【図６】本発明の第２の実施例を示す等価回路図であ
る。
る。
【図７】本発明の第２の実施例を示す半導体チップの模
式的断面図である。
式的断面図である。
【図８】従来のＩＧＦＥＴの第１の例を示す等価回路図
及び電圧波形図である。
及び電圧波形図である。
【図９】従来のＩＧＦＥＴの第２の例を示す等価回路図
及び電圧波形図である。
及び電圧波形図である。
【図１０】従来のＩＧＦＥＴのスイッチング特性を示す
波形図である。
波形図である。
１ Ｎ型シリコン基板 ２，２ａ Ｐ型ウェル ３ Ｎ型チャネル領域 ４，４ａ Ｎ+ 型ドレイン領域 ５，５ａ Ｎ+ 型ソース領域 ６，６ａ Ｐ型ゲート領域 ７，７ａ ポリシリコン配線 ８ ゲート電極 Ｑ１，Ｑ２ ＪＦＥＴ Ｑ３ ＩＧＦＥＴ Ｑ４，Ｑ５ ＤＦＥＴ
Claims (1)
- 【請求項１】 半導体基板上に形成した絶縁ゲート電界
効果トランジスタと、前記半導体基板上に形成して前記
絶縁ゲート電界効果トランジスタのゲート電極に接続し
た電界効果トランジスタのオン動作方向を互に逆向きに
して並列接続してなる可変抵抗素子を備えたことを特徴
とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3082788A JP2985352B2 (ja) | 1991-04-16 | 1991-04-16 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3082788A JP2985352B2 (ja) | 1991-04-16 | 1991-04-16 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04316369A JPH04316369A (ja) | 1992-11-06 |
| JP2985352B2 true JP2985352B2 (ja) | 1999-11-29 |
Family
ID=13784149
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3082788A Expired - Lifetime JP2985352B2 (ja) | 1991-04-16 | 1991-04-16 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2985352B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2742933B1 (fr) | 1995-12-20 | 1998-03-13 | Sgs Thomson Microelectronics | Composant statique et monolithique limiteur de courant et disjoncteur |
| JP3488054B2 (ja) | 1997-09-12 | 2004-01-19 | Ｎｅｃエレクトロニクス株式会社 | 液晶駆動用装置 |
| US8102002B2 (en) * | 2008-12-16 | 2012-01-24 | Analog Devices, Inc. | System and method for isolated NMOS-based ESD clamp cell |
-
1991
- 1991-04-16 JP JP3082788A patent/JP2985352B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04316369A (ja) | 1992-11-06 |
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