JPH04316369A - 半導体装置 - Google Patents
半導体装置Info
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- JPH04316369A JPH04316369A JP3082788A JP8278891A JPH04316369A JP H04316369 A JPH04316369 A JP H04316369A JP 3082788 A JP3082788 A JP 3082788A JP 8278891 A JP8278891 A JP 8278891A JP H04316369 A JPH04316369 A JP H04316369A
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- JP
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- gate
- jfet
- igfet
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
絶縁ゲート電界効果トランジスタのゲート保護に関する
。
絶縁ゲート電界効果トランジスタのゲート保護に関する
。
【０００２】
【従来の技術】半導体装置とは受動，能動の回路素子が
一つの基板上又は、基板内に分離不能の状態で微細加工
されて形成された装置である。
一つの基板上又は、基板内に分離不能の状態で微細加工
されて形成された装置である。
【０００３】特に絶縁ゲート電界効果トランジスタ（以
下ＩＧＦＥＴと記す）とは一導電型の半導体基板の上に
薄いゲート絶縁膜を有し、その上にゲート電極となる金
属層又は、多結晶シリコン層などの導電層を有し、ゲー
ト電極と一導電型の半導体基板との間に電圧を印加する
ことにより、一導電型の半導体基板表面に反転層を誘起
させて、電流のスイッチングを行なう半導体装置である
。
下ＩＧＦＥＴと記す）とは一導電型の半導体基板の上に
薄いゲート絶縁膜を有し、その上にゲート電極となる金
属層又は、多結晶シリコン層などの導電層を有し、ゲー
ト電極と一導電型の半導体基板との間に電圧を印加する
ことにより、一導電型の半導体基板表面に反転層を誘起
させて、電流のスイッチングを行なう半導体装置である
。
【０００４】従来のＩＧＦＥＴは低消費電力という特徴
を有し、バイポーラトランジスタにかわってスイッチン
グ素子として広く用いられている。特に５００ｍＡ以上
の大電流のスイッチング素子としては電圧駆動のため駆
動電力を下げることが可能、多数キャリアで動作するた
め少数キャリアの蓄積がなく高速化が可能、バイポーラ
トランジスタのように２次降伏がなく安定動作領域が広
いなど多くの特徴を有し、広く用いられているが、一方
、ＩＧＦＥＴはその薄いゲート絶縁膜のために、静電気
に弱いという欠点がある。
を有し、バイポーラトランジスタにかわってスイッチン
グ素子として広く用いられている。特に５００ｍＡ以上
の大電流のスイッチング素子としては電圧駆動のため駆
動電力を下げることが可能、多数キャリアで動作するた
め少数キャリアの蓄積がなく高速化が可能、バイポーラ
トランジスタのように２次降伏がなく安定動作領域が広
いなど多くの特徴を有し、広く用いられているが、一方
、ＩＧＦＥＴはその薄いゲート絶縁膜のために、静電気
に弱いという欠点がある。
【０００５】図８（ａ），（ｂ）は従来のＩＧＦＥＴの
第１の例を示す等価回路図及び入力端子に静電気を印加
したときのゲート絶縁膜の電圧波形図である。
第１の例を示す等価回路図及び入力端子に静電気を印加
したときのゲート絶縁膜の電圧波形図である。
【０００６】図８（ａ）に示すように、人体などの等価
容量Ｃｅｘから素子のゲート端子Ｇに印加された静電圧
はゲート配線、ゲート電極などの抵抗Ｒｇ 及びインダ
クタンスＬｇ を通ってゲート絶縁膜のキャパシタンス
Ｃｇ に印加される。この特、インダクタンスＬｇ ，
キャパシタンスＣｇ のためにゲート絶縁膜に生ずる電
圧Ｖｇ は図８（ｂ）に示すように、オーバーシュート
を生じ、ゲート絶縁膜は容易に破壊される。このオーバ
ーシュートを防ぐために、ゲート入力抵抗を追加するこ
とが行なわれている。
容量Ｃｅｘから素子のゲート端子Ｇに印加された静電圧
はゲート配線、ゲート電極などの抵抗Ｒｇ 及びインダ
クタンスＬｇ を通ってゲート絶縁膜のキャパシタンス
Ｃｇ に印加される。この特、インダクタンスＬｇ ，
キャパシタンスＣｇ のためにゲート絶縁膜に生ずる電
圧Ｖｇ は図８（ｂ）に示すように、オーバーシュート
を生じ、ゲート絶縁膜は容易に破壊される。このオーバ
ーシュートを防ぐために、ゲート入力抵抗を追加するこ
とが行なわれている。
【０００７】図９（ａ），（ｂ）は従来のＩＧＦＥＴの
第２の例を示す等価回路図及びゲート絶縁膜に生ずる電
圧波形図である。
第２の例を示す等価回路図及びゲート絶縁膜に生ずる電
圧波形図である。
【０００８】図９（ａ）に示すように、ゲート入力抵抗
ＲＧ を挿入することにより、図９（ｂ）に示すように
、オーバーシュートはおさえられ、ゲート絶縁膜の破壊
が抑えられる。改善の度合はゲート入力抵抗ＲＧ が大
きいほど大きくなる。ところが、ゲート入力抵抗を追加
するとゲートのキャパシタンスＣｇ の充放電に時間が
かかるようになりスイッチング動作が遅くなる。図１０
に示すように、絶縁膜に生ずる電圧Ｖｇ に対してゲー
ト入力抵抗ＲＧ を追加したときのドレイン電流が流れ
出すまでに大きな遅れが生じ、また、スイッチングオフ
時の遅れ時間ｔ（ｏｆｆ） を生ずる。
ＲＧ を挿入することにより、図９（ｂ）に示すように
、オーバーシュートはおさえられ、ゲート絶縁膜の破壊
が抑えられる。改善の度合はゲート入力抵抗ＲＧ が大
きいほど大きくなる。ところが、ゲート入力抵抗を追加
するとゲートのキャパシタンスＣｇ の充放電に時間が
かかるようになりスイッチング動作が遅くなる。図１０
に示すように、絶縁膜に生ずる電圧Ｖｇ に対してゲー
ト入力抵抗ＲＧ を追加したときのドレイン電流が流れ
出すまでに大きな遅れが生じ、また、スイッチングオフ
時の遅れ時間ｔ（ｏｆｆ） を生ずる。
【０００９】このように、ＩＧＦＥＴのゲート保護とし
て入力抵抗ＲＧ を挿入した場合はスイッチング速度と
の両立をはかることが困難であった。
て入力抵抗ＲＧ を挿入した場合はスイッチング速度と
の両立をはかることが困難であった。
【００１０】
【発明が解決しようとする課題】上述した従来のＩＧＦ
ＥＴは、スイッチング素子として使用した時、ゲート入
力抵抗ＲＧ によりゲートのキャパシタンスＣｇ の充
放電に時間がかかり、スイッチング速度が低下するとい
う問題点があった。また充分なゲート保護効果を出すた
めにはゲート入力抵抗ＲＧ は充分大きくする必要があ
り、スイッチング速度と両立させるのが問題であった。
ＥＴは、スイッチング素子として使用した時、ゲート入
力抵抗ＲＧ によりゲートのキャパシタンスＣｇ の充
放電に時間がかかり、スイッチング速度が低下するとい
う問題点があった。また充分なゲート保護効果を出すた
めにはゲート入力抵抗ＲＧ は充分大きくする必要があ
り、スイッチング速度と両立させるのが問題であった。
【００１１】
【課題を解決するための手段】本発明の半導体装置は、
半導体基板上に形成した絶縁ゲート電界効果トランジス
タと、前記半導体基板上に形成して前記絶縁ゲート電界
効果トランジスタのゲート電極に接続した電界効果トラ
ンジスタのオン動作方向を互に逆向きにして並列接続し
てなる可変抵抗素子を備えている。
半導体基板上に形成した絶縁ゲート電界効果トランジス
タと、前記半導体基板上に形成して前記絶縁ゲート電界
効果トランジスタのゲート電極に接続した電界効果トラ
ンジスタのオン動作方向を互に逆向きにして並列接続し
てなる可変抵抗素子を備えている。
【００１２】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１３】図１は本発明の第１の実施例を示す等価回
路図である。
路図である。
【００１４】図１に示すように、ＩＧＦＥＴＱ３のゲー
ト電極とゲート端子Ｇとの間にゲート配線などの寄生イ
ンダクタンスＬｇ 及び、寄生抵抗Ｒｇ を介して二つ
の接合型電界効果トランジスタ（以下ＪＦＥＴと記す）
Ｑ１，Ｑ２を並列接続した可変抵抗素子が接続されてい
る。このＪＦＥＴＱ１，Ｑ２は同じＮチャネルタイプで
、各々のゲートはソースに接続され、ＪＦＥＴＱ１のド
レインとＪＦＥＴＱ２のソース及びゲートが保護すべき
ＩＧＦＥＴＱ３のゲート電極に接続され、ＪＦＥＴＱ１
のゲート及びソースとＪＦＥＴＱ２のドレインは入力端
子Ｇに接続されている。二つのダイオードＤｉ１，Ｄｉ
２は寄生ダイオードであり、ＪＦＥＴＱ１のゲートとＩ
ＧＦＥＴＱ３のドレインＤの間にＤｉ１が寄生しており
、ＪＦＥＴＱ２のゲートとＩＧＦＥＴＱ３のドレインＤ
の間にＤｉ２が寄生している。
ト電極とゲート端子Ｇとの間にゲート配線などの寄生イ
ンダクタンスＬｇ 及び、寄生抵抗Ｒｇ を介して二つ
の接合型電界効果トランジスタ（以下ＪＦＥＴと記す）
Ｑ１，Ｑ２を並列接続した可変抵抗素子が接続されてい
る。このＪＦＥＴＱ１，Ｑ２は同じＮチャネルタイプで
、各々のゲートはソースに接続され、ＪＦＥＴＱ１のド
レインとＪＦＥＴＱ２のソース及びゲートが保護すべき
ＩＧＦＥＴＱ３のゲート電極に接続され、ＪＦＥＴＱ１
のゲート及びソースとＪＦＥＴＱ２のドレインは入力端
子Ｇに接続されている。二つのダイオードＤｉ１，Ｄｉ
２は寄生ダイオードであり、ＪＦＥＴＱ１のゲートとＩ
ＧＦＥＴＱ３のドレインＤの間にＤｉ１が寄生しており
、ＪＦＥＴＱ２のゲートとＩＧＦＥＴＱ３のドレインＤ
の間にＤｉ２が寄生している。
【００１５】図２は並列接続されたＪＦＥＴＱ１，Ｑ２
のドレイン・ソース間の電圧対電流特性を示す図である
。
のドレイン・ソース間の電圧対電流特性を示す図である
。
【００１６】図２に示すように、ドレイン電流ＩＤ（Ｊ
ＦＥＴ） が約２００ｍＡまでは、約３Ωであり、スイ
ッチング速度はほとんど影響がない。次に、静電気がゲ
ート端子Ｇに印加されると、保護回路のない従来のＩＧ
ＦＥＴでは大きなオーバーシュートが生じるが本実施例
ではＪＦＥＴＱ１，Ｑ２の定電流特性により等価的に、
数ＫΩ〜数１００ＫΩの抵抗と同等の効果を有しオーバ
ーシュートをおさえてゲート絶縁膜の破壊を防止する。
ＦＥＴ） が約２００ｍＡまでは、約３Ωであり、スイ
ッチング速度はほとんど影響がない。次に、静電気がゲ
ート端子Ｇに印加されると、保護回路のない従来のＩＧ
ＦＥＴでは大きなオーバーシュートが生じるが本実施例
ではＪＦＥＴＱ１，Ｑ２の定電流特性により等価的に、
数ＫΩ〜数１００ＫΩの抵抗と同等の効果を有しオーバ
ーシュートをおさえてゲート絶縁膜の破壊を防止する。
【００１７】図３（ａ），（ｂ）は本発明の保護回路特
性を示す図である。
性を示す図である。
【００１８】図３（ａ），（ｂ）に示すように、ＶＤ（
ＪＦＥＴ） ＝１０Ｖのときの飽和電流ＩＰ をパラメ
ータにしたゲート絶縁膜破壊に要する入力端子の印加電
圧及びＩＧＦＥＴのスイッチング遅れ時間はＲＧ ＝１
００Ωとした時に比べて、共に改善されている。
ＪＦＥＴ） ＝１０Ｖのときの飽和電流ＩＰ をパラメ
ータにしたゲート絶縁膜破壊に要する入力端子の印加電
圧及びＩＧＦＥＴのスイッチング遅れ時間はＲＧ ＝１
００Ωとした時に比べて、共に改善されている。
【００１９】図４は本発明の第１の実施例を示す半導体
チップの模式的断面図である。
チップの模式的断面図である。
【００２０】図４に示すように、Ｎ型シリコン基板１を
ドレイン領域とする縦型ＭＯＳＦＥＴと同じ基板上にＪ
ＦＥＴＱ１，Ｑ２を形成したものである。Ｎ型シリコン
基板１に設けたＰ型ウェル２，２ａと、Ｐ型ウェル２，
２ａの夫々にＮ型のチャネル領域３，３ａとＮ型チャネ
ル領域３，３ａ内に設けたＪＦＥＴＱ１，Ｑ２のＮ＋
型ドレイン４，４ａ及びＮ＋ 型ソース領域５，５ａと
、Ｎ＋ 型ソース領域に隣接して設けたＰ型ゲート領域
６，６ａとを有し、ＪＦＥＴＱ２のＰ型ウェル２ａ，チ
ャネル領域３ａ，Ｎ＋ 型ソース領域５ａ，ゲート領域
５ａと、ＪＦＥＴＱ１，Ｐ型ウェル２，チャネル領域３
，Ｎ＋ 型ソース領域５，ゲート領域６の夫々は各々ポ
リシリコン配線７ａ，７で接続され、ゲート端子Ｇに印
加された電圧はゲート端子Ｇに接続されたＪＦＥＴＱ２
のＮ＋ 型ドレイン領域４ａとＪＦＥＴＱ１のＮ＋ 型
ソース領域５に供給される。ＩＧＦＥＴＱ３のゲート電
極８にはＪＦＥＴＱ２のソース領域５ａとＪＦＥＴＱ１
のドレイン領域４が接続される。なお可変抵抗としては
図５（ａ）に示すように、ＰチャネルＪＦＥＴを二つ並
列に接続しても良く、また、図５（ｂ）に示すように、
ＰチャネルＪＦＥＴとＮチャネルＪＦＥＴを並列に接続
してもよい。保護されるＩＧＦＥＴとしてはＩＧＢＴや
ＭＯＳサイリスタでもよい。又、可変抵抗素子として三
つ以上のＦＥＴを並列に接続して動作抵抗を下げてもよ
い。
ドレイン領域とする縦型ＭＯＳＦＥＴと同じ基板上にＪ
ＦＥＴＱ１，Ｑ２を形成したものである。Ｎ型シリコン
基板１に設けたＰ型ウェル２，２ａと、Ｐ型ウェル２，
２ａの夫々にＮ型のチャネル領域３，３ａとＮ型チャネ
ル領域３，３ａ内に設けたＪＦＥＴＱ１，Ｑ２のＮ＋
型ドレイン４，４ａ及びＮ＋ 型ソース領域５，５ａと
、Ｎ＋ 型ソース領域に隣接して設けたＰ型ゲート領域
６，６ａとを有し、ＪＦＥＴＱ２のＰ型ウェル２ａ，チ
ャネル領域３ａ，Ｎ＋ 型ソース領域５ａ，ゲート領域
５ａと、ＪＦＥＴＱ１，Ｐ型ウェル２，チャネル領域３
，Ｎ＋ 型ソース領域５，ゲート領域６の夫々は各々ポ
リシリコン配線７ａ，７で接続され、ゲート端子Ｇに印
加された電圧はゲート端子Ｇに接続されたＪＦＥＴＱ２
のＮ＋ 型ドレイン領域４ａとＪＦＥＴＱ１のＮ＋ 型
ソース領域５に供給される。ＩＧＦＥＴＱ３のゲート電
極８にはＪＦＥＴＱ２のソース領域５ａとＪＦＥＴＱ１
のドレイン領域４が接続される。なお可変抵抗としては
図５（ａ）に示すように、ＰチャネルＪＦＥＴを二つ並
列に接続しても良く、また、図５（ｂ）に示すように、
ＰチャネルＪＦＥＴとＮチャネルＪＦＥＴを並列に接続
してもよい。保護されるＩＧＦＥＴとしてはＩＧＢＴや
ＭＯＳサイリスタでもよい。又、可変抵抗素子として三
つ以上のＦＥＴを並列に接続して動作抵抗を下げてもよ
い。
【００２１】図６は本発明の第２の実施例を示す等価回
路図、図７は本発明の第２の実施例を示す半導体チップ
の模式的断面図である。
路図、図７は本発明の第２の実施例を示す半導体チップ
の模式的断面図である。
【００２２】図６及び図７に示すように、保護用の可変
抵抗としてデプリージョン型ＩＧＦＥＴを使用したもの
である。Ｎ型シリコン基板１をドレインとするＩＧＦＥ
ＴＱ３と同じ基板上にＰ型ウェル２，２ａを形成しデプ
リージョン型ＩＧＦＥＴ（以下ＤＦＥＴと記す）Ｑ４，
Ｑ５のＮ＋ 型ドレイン領域４，４ａ及びＮ＋ 型ソー
ス領域５，５ａ並びにゲート電極９，９ａを形成する。 各々のＰ型ウェル２，２ａとＮ＋ 型ソース領域５，５
ａはゲート電極９，９ａで接続する。ゲート端子Ｇから
の印加電圧はＤＦＥＴＱ５のドレイン領域４ａとＤＦＥ
ＴＱ４のソース領域５に印加する。本体のＩＧＦＥＴＱ
３のゲート電極８にはＤＦＥＴＱ５のソース領域５ａと
ＤＦＥＴＱ４のドレイン領域４に接続する。
抵抗としてデプリージョン型ＩＧＦＥＴを使用したもの
である。Ｎ型シリコン基板１をドレインとするＩＧＦＥ
ＴＱ３と同じ基板上にＰ型ウェル２，２ａを形成しデプ
リージョン型ＩＧＦＥＴ（以下ＤＦＥＴと記す）Ｑ４，
Ｑ５のＮ＋ 型ドレイン領域４，４ａ及びＮ＋ 型ソー
ス領域５，５ａ並びにゲート電極９，９ａを形成する。 各々のＰ型ウェル２，２ａとＮ＋ 型ソース領域５，５
ａはゲート電極９，９ａで接続する。ゲート端子Ｇから
の印加電圧はＤＦＥＴＱ５のドレイン領域４ａとＤＦＥ
ＴＱ４のソース領域５に印加する。本体のＩＧＦＥＴＱ
３のゲート電極８にはＤＦＥＴＱ５のソース領域５ａと
ＤＦＥＴＱ４のドレイン領域４に接続する。
【００２３】この例ではＪＦＥＴのときのチャネル領域
が不要であり、本体のＩＧＦＥＴの製造プロセスとの整
合性がよく、工程が簡単になる。またＰＮＰＮのサイリ
スタ構造をさけることができ、ラッチアップのような寄
生効果を防ぐことができる。
が不要であり、本体のＩＧＦＥＴの製造プロセスとの整
合性がよく、工程が簡単になる。またＰＮＰＮのサイリ
スタ構造をさけることができ、ラッチアップのような寄
生効果を防ぐことができる。
【００２４】また、ＰチャネルのＤＦＥＴ２つ以上の並
列接続あるいはＰチャネルとＮチャネルのＤＦＥＴの２
つ以上の並列接続を可変抵抗素子として用いてもよい。
列接続あるいはＰチャネルとＮチャネルのＤＦＥＴの２
つ以上の並列接続を可変抵抗素子として用いてもよい。
【００２５】
【発明の効果】以上説明したように本発明は、ＩＧＦＥ
Ｔのゲート保護として、従来の固定抵抗にかわって、小
電流動作時には低い抵抗値を示し、大電流動作時には高
い抵抗値を持つ可変抵抗素子を有し、制御電圧をその可
変抵抗素子を通してゲート電極に印加するのでスイッチ
ング速度を低下させることなく大きなゲート破壊最大電
圧を有するという効果を有する。
Ｔのゲート保護として、従来の固定抵抗にかわって、小
電流動作時には低い抵抗値を示し、大電流動作時には高
い抵抗値を持つ可変抵抗素子を有し、制御電圧をその可
変抵抗素子を通してゲート電極に印加するのでスイッチ
ング速度を低下させることなく大きなゲート破壊最大電
圧を有するという効果を有する。
【００２６】また、可変抵抗として電界効果トランジス
タを使用することにより本体のＩＧＦＥＴの製造プロセ
スを利用して可変抵抗を同一基板に作り込むことができ
る。
タを使用することにより本体のＩＧＦＥＴの製造プロセ
スを利用して可変抵抗を同一基板に作り込むことができ
る。
【図１】本発明の第１の実施例を示す等価回路図である
。
。
【図２】本発明の第１の実施例の並列接続されたＪＦＥ
Ｔのドレイン・ソース間の電圧対電流特性を示す図であ
る。
Ｔのドレイン・ソース間の電圧対電流特性を示す図であ
る。
【図３】本発明の第１の実施例の保護回路特性を示す図
である。
である。
【図４】本発明の第１の実施例を示す半導体チップの模
式的断面図である。
式的断面図である。
【図５】本発明の第１の実施例のＪＦＥＴの接続方法を
示す回路図である。
示す回路図である。
【図６】本発明の第２の実施例を示す等価回路図である
。
。
【図７】本発明の第２の実施例を示す半導体チップの模
式的断面図である。
式的断面図である。
【図８】従来のＩＧＦＥＴの第１の例を示す等価回路図
及び電圧波形図である。
及び電圧波形図である。
【図９】従来のＩＧＦＥＴの第２の例を示す等価回路図
及び電圧波形図である。
及び電圧波形図である。
【図１０】従来のＩＧＦＥＴのスイッチング特性を示す
波形図である。
波形図である。
１ Ｎ型シリコン基板
２，２ａ Ｐ型ウェル
３ Ｎ型チャネル領域
４，４ａ Ｎ＋ 型ドレイン領域５，５ａ
Ｎ＋ 型ソース領域 ６，６ａ Ｐ型ゲート領域 ７，７ａ ポリシリコン配線 ８ ゲート電極 Ｑ１，Ｑ２ ＪＦＥＴ Ｑ３ ＩＧＦＥＴ Ｑ４，Ｑ５ ＤＦＥＴ
Ｎ＋ 型ソース領域 ６，６ａ Ｐ型ゲート領域 ７，７ａ ポリシリコン配線 ８ ゲート電極 Ｑ１，Ｑ２ ＪＦＥＴ Ｑ３ ＩＧＦＥＴ Ｑ４，Ｑ５ ＤＦＥＴ
Claims (1)
- 【請求項１】 半導体基板上に形成した絶縁ゲート電
界効果トランジスタと、前記半導体基板上に形成して前
記絶縁ゲート電界効果トランジスタのゲート電極に接続
した電界効果トランジスタのオン動作方向を互に逆向き
にして並列接続してなる可変抵抗素子を備えたことを特
徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3082788A JP2985352B2 (ja) | 1991-04-16 | 1991-04-16 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3082788A JP2985352B2 (ja) | 1991-04-16 | 1991-04-16 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04316369A true JPH04316369A (ja) | 1992-11-06 |
| JP2985352B2 JP2985352B2 (ja) | 1999-11-29 |
Family
ID=13784149
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3082788A Expired - Lifetime JP2985352B2 (ja) | 1991-04-16 | 1991-04-16 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2985352B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6373672B1 (en) | 1995-12-20 | 2002-04-16 | Sgs-Thomson Microelectronics S.A. | Static and monolithic current limiter and circuit-breaker component |
| US6426744B2 (en) | 1997-09-12 | 2002-07-30 | Nec Corporation | Display driving apparatus having variable driving ability |
| CN102292813A (zh) * | 2008-12-16 | 2011-12-21 | 美国亚德诺半导体公司 | 用于基于隔离型nmos的esd箝位单元的系统和方法 |
-
1991
- 1991-04-16 JP JP3082788A patent/JP2985352B2/ja not_active Expired - Lifetime
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| JP2012512544A (ja) * | 2008-12-16 | 2012-05-31 | アナログ ディヴァイスィズ インク | 分離されたｎｍｏｓベースのｅｓｄクランプセルのためのシステムおよび方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2985352B2 (ja) | 1999-11-29 |
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