JP2012512544A - 分離されたｎｍｏｓベースのｅｓｄクランプセルのためのシステムおよび方法 - Google Patents

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Abstract

本発明は、ＩＣチップをＥＳＤから保護するための保護回路に関する。集積回路チップのためのＥＳＤ保護回路は、分離されたＮＭＯＳトランジスタを備えていて、これは、バックゲートを基板から分離している分離領域と、バックゲート上に形成された第１および第２ドーピング領域およびゲートとを有している。ＥＳＤ保護回路は、分離領域を第１電気ノードに接続する第１端子と、第２ドーピング領域を第２電気ノードに接続する第２端子とを更に備え得る。第１電気ノードは、第２電気ノードより高い電圧レベルを有していてもよく、かつゲートおよびバックゲートは、第２端子に接続され得る。

Description

本願は、"Isolated NMOS-Based ESD Clamp Cell"と題された、２００８年１２月１６日に出願された米国仮特許出願第６１／１２２,８５５号に対する優先権を主張し、ここでの参照によって、その全てが本願に組み込まれる。
本発明は、概して、集積回路（ＩＣ）の静電放電（ＥＳＤ）からの保護を目的とする。特に、本発明は、分離されたＮＭＯＳトランジスタを用いて、ＩＣをＥＳＤから保護する装置および方法を目的とする。
集積回路（ＩＣ）チップは、シリコンのような半導体材料および二酸化ケイ素のような絶縁材料から製造される。静電気は、ＩＣチップの露出した端子（例えばピン）に蓄積し得る。これらの静電気は、接地されるか、または放電によって中和されるまで、ＩＣチップのそれらの端子上に残る。ＥＳＤは、突然かつ瞬間的な電流であり、それは、逆の電荷を有する２点間を流れる。ＩＣチップの内蔵回路は、ＥＳＤによる損傷を受ける可能性がある。損傷を防止するために、ＩＣチップの露出した端子に、蓄積された静電気がある時にＥＳＤ電流を通すための保護回路を設けることができる。
ＩＣチップのための１つのタイプのトランジスタは、金属酸化膜半導体電界効果（ＭＯＳ ＦＥＴまたはＭＯＳ）トランジスタである。ＭＯＳトランジスタは、２つのドーピング（doped）領域（例えばソースおよびドレイン）間にチャネルを形成して、特定の電気キャリア（例えば、ｎ型（電子）またはｐ型（ホール））によってチャネルを介して電流を伝導することによって動作する。キャリアの種類に基づいて、ＭＯＳトランジスタは、ＮＭＯＳＦＥＴ（例えば、ｎ型ＭＯＳ）またはＰＭＯＳＦＥＴ（例えば、ｐ型ＭＯＳ）と呼ばれ得る（一般に、ＮＭＯＳ、ＰＭＯＳとも呼ばれる）。ＭＯＳトランジスタのチャネルは、ゲートによって制御され、それは、通常、ゲートとチャネルを分離するための絶縁膜として、シリコン酸化膜（ゲート酸化膜とも呼ばれる）を用いる。ＭＯＳトランジスタは１種類の電気キャリアのみを用いるので、ユニポーラトランジスタと呼ばれ得る。ＭＯＳトランジスタと対比されるのがバイポーラトランジスタであり、それは、両方の種類の電気キャリア（例えば、電子およびホール）を用いて電流を伝導することによって動作する。
１つのタイプのＭＯＳトランジスタにおいて、２つのドーピング領域が、反対の電気キャリアを有する基板の直上に形成される（例えば、ｎ型基板上のｐ型領域、またはｐ型基板上のｎ型領域）。例えば、ＮＭＯＳトランジスタは、ｐ型基板上の２つのｎ型ドーピング領域と、２つのｎ型ドーピング領域間のチャネル上のシリコン酸化膜のゲートとを形成することによって製造され得る。このタイプのＭＯＳトランジスタは、一般に、低い動作電圧（例えば、２．５ボルト、または１．５ボルト）で用いられる。
「分離された」ＮＭＯＳまたはＰＭＯＳトランジスタと呼ばれる、他のタイプのＭＯＳトランジスタにおいては、２つのドーピング領域が、分離層によって基板層から分離されたバックゲート層上に形成され得る。バックゲート層および基板は、同じ型の電気キャリアを有していて、分離層は、反対の電気キャリアを有している。分離されたＮＭＯＳまたはＰＭＯＳトランジスタは、比較的広い範囲の動作電圧（例えば、１２ボルトまたは１５ボルト）を有し得る。
図１は、従来の分離されたＮＭＯＳトランジスタ１００の横断面を示している。分離されたＮＭＯＳトランジスタ１００においては、ｎ型分離領域１０４が、ｐ型バックゲート１０６をｐ型基板１０２から分離している。２つのｎ型ドーピング領域１０８および１１０が、ＮＭＯＳトランジスタのドレインおよびソースを形成している。ゲート１１２が、ドレイン１０８とソース１１０の間に形成されている。バックゲート１０６は、バックゲート１０６を端子に接続するためのドーピング領域１１４を含んでいる。基板１０２のドーピング領域１１６は、基板１０２を他の端子（例えば、接地点）に接続することができる。対称形の分離されたＮＭＯＳトランジスタにおいて、ドレイン１０８とソース１１０は交換可能である。
分離されたＮＭＯＳトランジスタ１００は、ＭＯＳトランジスタとして設計されているが、実質的に、Ｔ１、Ｔ２およびＴ３とラベルを付けられた３つの寄生ｎｐｎバイポーラトランジスタが形成される。これらのバイポーラトランジスタは、負および正の両方の電気キャリア（例えば、電子およびホール）を含むことによって動作する。ｎ型分離領域１０４がＴ１およびＴ２のコレクタを形成する一方で、ｐ型バックゲート１０６はＴ１およびＴ２のベースを形成する。ドレイン１０８がＴ１のエミッタを形成する一方で、ソース１１０はＴ２のエミッタを形成する。Ｔ３は、コレクタとしてのドレイン１０８、ベースとしてのバックゲート１０６、およびエミッタとしてのソース１１０によって形成される。
ＩＣチップの製造、組立、取付けおよび／または動作の間、静電気は、ＩＣチップの外部端子（例えば、ピン）上に蓄積し得る。分離されたＮＭＯＳトランジスタ１００は、ＩＣをいくつかの外部回路（例えば、電源、信号）に接続するために用いられ得る。それらの外部端子上に蓄積された静電気がある場合、分離されたＮＭＯＳトランジスタ１００の異なる領域は、異なる電位レベルに達し得る。異なる領域間の異なる電位レベルは、それらの領域間に電気ストレス（例えば、ＥＳＤストレス）をつくり、寄生バイポーラトランジスタを順方向および逆方向にブレイクダウンさせる可能性がある。例えば、コレクタからエミッタに測定されるような正のＥＳＤストレスが加えられると（例えば、Ｔ１に対して分離領域１０４からドレイン１０８に、Ｔ２に対して分離領域１０４からソース１１０に、Ｔ３に対してドレイン１０８からソース１１０に）、寄生ｎｐｎトランジスタＴ１、Ｔ２、およびＴ３は、順方向にブレイクダウンし得る。この種のブレイクダウンにおいては、電子なだれが、逆バイアスされたコレクタ−ベース接合で引き起こされ、ホールのドリフト（drifting）が、バックゲート１０６の電位を上げ、エミッタのダイオードが、順バイアスされる。これが、ＥＳＤ電流を伝導する時、バイポーラトランジスタを「スナップバック」と呼ばれる状態に入らせる。例えば、ＥＳＤストレスは、ドレイン１０８（例えば、Ｔ３のコレクタ）とソース１１０（例えば、Ｔ３のエミッタ）との間に形成され得る。ドレイン１０８とバックゲート１０６との接合は、逆バイアスされ得る。そして、電子なだれが、この接合で引き起こされる。ドレイン１０８からバックゲート１０６へのホールのドリフトは、バックゲート１０６の電位を上げ、バックゲート１０６からソース１１０へのダイオードを順バイアスさせる。従って、Ｔ３は、スナップバック状態に入り、ＥＳＤ電流を伝導する。
保護回路が、ＩＣチップをＥＳＤから保護するために開発された。例えば、ＩＣチップは、図２に示すような従来のＮＭＯＳトランジスタＥＳＤ保護回路２００によって保護され得る。従来のＮＭＯＳトランジスタＥＳＤ保護回路２００は、「クランプセル」または「ブレイクダウンセル」と呼ばれ得る。従来のＮＭＯＳトランジスタＥＳＤ保護回路は、ソース１１０およびバックゲート１０６に接続されたゲート１１２を有する単一の分離されたＮＭＯＳトランジスタ１００を備えている。図２に示したように、ソース１１０とバックゲートのドーピング領域１１４との両方は、端子２に接続されている。ゲート１１２は、抵抗器２２０を介して端子２に接続されている。分離領域１０４は、直列に設けられた抵抗器２３０を介して、端子１に接続されている。ドレイン１０８は、端子３に接続されている。ソース１１０とバックゲートドーピング領域１１４との間に抵抗器はなく、これらの２つの領域は、いつも同じ電圧を維持する。ＮＭＯＳトランジスタの通常作動の間、電流は、端子２とゲート１１２との間を流れない。従って、ゲート１１２とソース１１０は、同じ電圧レベルに保たれ、ＮＭＯＳトランジスタは、オフ（例えば、ＯＦＦ−ＮＭＯＳ）になる。
静電気が端子のどちらかに蓄積すると、ＥＳＤ現象が、静電気を放電するか、またはそれらを中和するために、起こり得る。ドレイン１０８からソース１１０へのＥＳＤストレスの間、分離領域１０４（例えば、端子１）は、開回路としてふるまい、このＥＳＤ保護回路は、トランジスタＴ３のブレイクダウンのために機能する。ＥＳＤ現象の間、抵抗器２３０は、分離領域１０４に流れる電流を制限することができる。なぜなら、端子１に流れる電流は、分離領域１０４での電位レベルを上げるからである。従って、抵抗器２３０は、ドレイン１０８と分離領域１０４との間の電位差を減らして、ＥＳＤ電流を分離領域１０４の外に流すことができる。従って、ＥＳＤストレスがドレイン１０８と分離端子１との間に発生したとしても、抵抗器２３０が、ドレイン１０８から分離端子１に大電流が流れた場合に起こり得る損傷を防止するのを助ける。
このＯＦＦ−ＮＭＯＳ ＥＳＤ保護回路は、ＩＣチップ上の２つの電源ピンの間に見つかる。例えば、端子３は、高電位電源ＶＤＤ（例えば、正の（＋）１２ボルト）に接続され、端子２は、低電位電源（例えば、負の（−）１２ボルト）に接続され得る。端子１は、Ｖｉｓｏに接続され、それは、接地またはＶＳＳ（例えば、３．３ボルト）に接続され得る。
ＩＣチップに対するＥＳＤの影響を分析するための１つのツールは、伝送線パルス（ＴＬＰ）である。ＴＬＰは、様々な電圧レベルを有する電気パルスを加えることによって、ＩＣチップの準静的Ｉ／Ｖ特性を示す。従来のＮＭＯＳ ＥＳＤ保護回路２００（例えば、分離されたＮＭＯＳデバイスを有する２４ＶのＣＭＯＳプロセスからのＥＳＤクランプセル）の例としてのＴＬＰ曲線が、図３に示されていて、それは、ＥＳＤパルスのＩ／Ｖ曲線３０２と、ＥＳＤパルスを加えた後の漏れ電流の曲線３０４とを含んでいる。曲線３０２に対する各点は、様々な電圧値を有する（例えば、一定の時間の）パルスを加えることによって得られる。曲線３０４の各点は、各ＥＳＤパルスを加えた後の漏れ電流を測定することによって得られる。従って、曲線３０２に対して、水平軸は、ＥＳＤクランプにわたる（例えば、ソース１１０とドレイン１０８との間の）ＥＳＤ電圧であり、垂直軸は、ＥＳＤクランプを通るＥＳＤ電流である。曲線３０４に対して、水平軸は、ＥＳＤクランプにわたる２ボルトの下での漏れ電流であり、垂直軸は、ＥＳＤパルス電流を表す。
曲線３０２は、３つの異なる区間３０２．１、３０２．２および３０２．３を有している。曲線３０４は、２つの異なる区間３０４．１および３０４．２を有している。ＴＬＰ曲線３０２は、このＥＳＤクランプが約３５ボルトのトリガ電圧を有することを示している。曲線３０２は、低いＥＳＤストレス（０〜３５ボルト）で、ＥＳＤ電流が、ＥＳＤクランプを通して、ほとんど流れない、または流れない（例えば、電流が、ソース１１０とドレイン１０８との間を、ほとんど流れない、または流れない）こと示している。そして、区間３０２．１は、水平軸と一致している。ストレス電圧が、なだれブレイクダウン値（例えば、３５ボルト）に達すると、ＥＳＤクランプはブレイクダウンし、ＥＳＤ電流が流れ始める（例えば、曲線３０２が区間３０２．２に入る）。一旦ＥＳＤ電流が流れ始めると、寄生バイポーラトランジスタのうちの１つがターンオンされる（例えば、ＥＳＤ電流によって引き起こされるバックゲート１０６とソース１１０間の電位差は、寄生バイポーラトランジスタＴ３をターンオンさせ得る）。バイポーラトランジスタのターンオンは、ＥＳＤストレス電圧の低下という結果をもたらす（例えば、スナップバック）。区間３０２．２の間、ＥＳＤ電流は増加し、ＥＳＤクランプにわたる電圧は、約６〜７ボルトに達するまで落ち続ける。それから、ＥＳＤクランプは、他の転換点を有している（例えば、区間３０２．３に入る）。区間３０２．３の間、ＥＳＤ電流は増加するが、ＥＳＤストレス電圧は、ほとんど変化しない。
曲線３０４は、ＥＳＤ電流が閾値（例えば、破損（failure）電流レベル）以下であるときは、漏れ電流は変化しない（例えば、区間３０４．１）ことを示している。一旦ＥＳＤ電流が閾値（例えば、図３の約６５０ｍＡ）に達すると、漏れ電流値は増加し、これは、通常、デバイスが損傷を受けたことを意味する（例えば、区間３０４．２）。従って、この保護回路は、ＥＳＤ電流が６５０ｍＡまでのＥＳＤ保護を提供するだけである。ＥＳＤ電流がこの閾値より大きいときは、デバイスの内部回路は損傷を受ける。
従来のＮＭＯＳ ＥＳＤ保護回路２００は、いくつかの欠点を有している。例えば、図３に示したトリガ電圧は、このプロセスに対して比較的高く、内部回路が、このＥＳＤクランプのトリガ電圧より低い電圧で壊れるかもしれないという危険がある。更に、破損電流レベルでストレスを加えられている２端子間の電圧（約７ボルト）が、セルのトリガ電圧よりかなり低いので、たとえ２つ以上のクランプセルが並列に配置されていたとしても、１つのセルだけは、ＥＳＤストレスの間に壊れる可能性がある。各クランプセルはＩＣのレイアウト領域の一定の量を使用するので、この状況下では、ＩＣチップのより多くのレイアウト領域が使用されるが、破損電流レベルは上がらず、１つのクランプセルの破損電流レベルと同じままである。これは、ＥＳＤクランプセルのために望ましくない特性である。
従って、この技術において、保護するように設計されている内部回路より低いトリガ電圧を有していて、与えられたレイアウト領域に対して高いブレイクダウン破損電流レベルを有するＥＳＤ保護回路（例えば、クランプセル、またはブレイクダウンセル）を設計する必要がある。そして、多くのセルが並列に配置されていれば、破損電流は、これに比例するべきである。
従来のＮＭＯＳトランジスタの断面図である。 従来のＯＦＦ−ＮＭＯＳ ＥＳＤ保護回路の断面図である。 図２に示した従来のＯＦＦ−ＮＭＯＳ ＥＳＤ保護回路のＴＬＰ曲線を示しているグラフである。 本発明の一実施形態による分離されたＯＦＦ−ＮＭＯＳ ＥＳＤ保護回路の断面図である。 図４に示したＯＦＦ−ＮＭＯＳ ＥＳＤ保護回路のＴＬＰ曲線を示しているグラフである。 本発明の一実施形態による分離されたＯＦＦ−ＮＭＯＳ ＥＳＤ保護回路の断面図である。 本発明の一実施形態による分離されたＯＦＦ−ＮＭＯＳ ＥＳＤ保護回路の断面図である。 本発明の一実施形態による分離されたＯＦＦ−ＮＭＯＳ ＥＳＤ保護回路の断面図である。 本発明の一実施形態による分離されたＯＦＦ−ＮＭＯＳ ＥＳＤ保護回路の断面図である。 本発明の一実施形態による分離されたＯＦＦ−ＮＭＯＳ ＥＳＤ保護回路の断面図である。 本発明の一実施形態による分離されたＯＦＦ−ＮＭＯＳ ＥＳＤ保護回路を有するＩＣチップを示している。
本発明の一実施形態によれば、集積回路チップのためのＥＳＤ保護回路は、バックゲートを基板から分離している分離領域を有し得る分離されたＮＭＯＳトランジスタと、第１および第２ドーピング領域と、バックゲート上に形成されたゲートとを備え得る。ＥＳＤ保護回路は、分離領域を第１電気ノードに接続するための第１端子と、第２ドーピング領域を第２電気ノードに接続するための第２端子とを更に備え得る。第１電気ノードは、第２電気ノードより高い電圧レベルを有し得る。そして、ゲートおよびバックゲートは、第２端子に接続され得る。
図４を参照すると、本発明の一実施形態による分離されたＯＦＦ−ＮＭＯＳ ＥＳＤ保護回路４００の断面図が示されている。このＥＳＤ保護回路４００は、（例えば、図１に示したような）分離されたＮＭＯＳトランジスタと、２つの端子１および２とを備え得る。分離領域１０４およびドレイン１０８の両方は、端子１に接続され得る。ソース１１０は、端子２に接続され得る。ゲート１１２およびバックゲートドーピング領域１１４は、それぞれ抵抗器４２０および４２２を通して端子２に接続され得る。端子１は、基板１０２および端子２に対して正にバイアスされ得る。
端子１が端子２に対して正であるＥＳＤストレスを有するとき、分離領域１０４およびドレイン１０８の両方は、ソース１１０に対して正にバイアスされ得る。ドレイン１０８およびソース１１０にわたるＥＳＤストレスが十分に強い場合、寄生バイポーラトランジスタＴ３は、ブレイクダウンモードに入り、ＥＳＤ電流を流し得る。図１に関連して上述したように、ドレイン１０８とバックゲート１０６の接合は逆バイアスされ、この接合で電子なだれが引き起こされ得る。ドレイン１０８からバックゲート１０６へのホールのドリフトは、バックゲート１０６の電位を上げ、バックゲート１０６からソース１１０へのダイオードを順バイアスさせ得る。従って、Ｔ３は、スナップバック状態に入り、ＥＳＤ電流を流し得る。
一実施形態において、分離領域１０４とソース１１０にわたるＥＳＤストレスが十分に強い場合、寄生バイポーラトランジスタＴ２も、ブレイクダウンモードに入り、ＥＳＤ電流を流し得る。例えば、分離領域１０４とソース１１０にわたるＥＳＤストレスは、トリガ電圧に達するほど十分に強いかもしれない。分離領域１０４とバックゲート１０６の接合は逆バイアスされ、この接合で電子なだれが引き起こされ得る。分離領域１０４からバックゲート１０６へのホールのドリフトは、バックゲート１０６の電位を上げ、バックゲート１０６からソース１１０へのダイオードを順バイアスさせ得る。従って、Ｔ２は、スナップバック状態に入り、ＥＳＤ電流を流し得る。従って、一実施形態において、寄生バイポーラトランジスタＴ２およびＴ３の両方が、ブレイクダウンモードに入り、並列にＥＳＤ電流を流し得る。Ｔ１、Ｔ２およびＴ３は、トランジスタと呼ばれるが、それらは、単にトランジスタ効果をモデル化しただけであり、本当のトランジスタではない。
抵抗器４２０および４２２は、それぞれゲート１１２およびバックゲートドーピング領域１１４から電流を流し得る。ＥＳＤ現象の間、ＥＳＤ電流は、端子１と端子２の間を流れる。抵抗器４２０および４２２を通して流れる電流は、ゲート１１２およびバックゲートドーピング領域１１４の電位をソース１１０より高く上げる。従って、ＥＳＤ電流は、（例えば、Ｔ３および／またはＴ２を通して）ソース１１０へ向かう。一実施形態において、抵抗器４２０および４２２は、金属抵抗器であり得る。他の実施形態において、それらは、他の適切な導電材料でできていてもよい。更に、抵抗器４２２の抵抗は、クランプセルのトリガ電圧を変えるために調整され得る。例えば、抵抗器４２２の抵抗が低いとき、バックゲート１０６の電位を上げて、バックゲート１０６からソース１１０へのダイオードを順バイアスさせるために、バックゲートドーピング領域１１４を通して流れる大きな電流が必要である。そして、クランプセルのトリガ電圧は高くなる。抵抗器４２２の抵抗が高いときは、バックゲートドーピング領域１１４を通して流れる小さな電流が、バックゲート１０６の電位を、バックゲート１０６からソース１１０へのダイオードを順バイアスさせるのに十分な高さまで上げる。そして、クランプセルのトリガ電圧は低くなる。従って、一実施形態において、抵抗器４２２の抵抗値は、調節可能である。
このＯＦＦ−ＮＭＯＳ ＥＳＤ保護回路４００は、ＩＣチップ上の異なる電位レベル（例えば、電圧レベル）を有する２つの電気ノード間で用いられ得る。端子１は、他の電気ノード（例えば、端子２）の電圧レベルより高い電圧レベルを有する電気ノードであり得る。一実施形態において、端子１は、高電位電源ＶＤＤ（例えば、正の（＋）１２ボルト）に接続され、端子２は、低電位電源（例えば、負の（−）１２ボルト）に接続され得る。他の実施形態では、端子１は、より高い電圧レベルを有する入力または出力信号線に接続され、端子２は、より低い電圧レベルを有する入力または出力信号線に接続され得る。他の実施態様において、端子のうちの少なくとも１つは、いかなる外部ピンにも接続されていないＩＣの伝導領域またはノードであり得る。
ＥＳＤ保護回路４００のＴＬＰ曲線が、図５に示されていて、それは、ＥＳＤパルスのＩ／Ｖ曲線５０２と、ＥＳＤパルスを加えた後の漏れ電流の曲線５０４とを含んでいる。曲線５０２は、このＥＳＤクランプが、約２１ボルトのブレイクダウントリガ電圧を有することを示している。２１ボルトのトリガ電圧は、２４ボルトの動作電圧より低く、図３に示した従来のＥＳＤクランプセルの３５ボルトのトリガ電圧より非常に低い。さらに、曲線５０４は、１Ａより高い破損電流レベルを示していて、それは、図３に示した従来のＥＳＤクランプセルの６５０ｍＡの破損電流レベルより非常に高い。
ＥＳＤ保護回路４００は、他の利点も有している。すなわち、ＥＳＤの性能は、ＥＳＤクランプセルの数によって調整可能である。これは、破損電流レベルで加えられる２端子間の電圧（例えば、４０Ｖ以上）が、ＥＳＤクランプセルのトリガ電圧（例えば、２１ボルト）より高いというＴＬＰの結果から見られ得る。従って、破損電流レベルでＥＳＤストレスを受けるＥＳＤクランプセルは、ブレイクダウンし、ＥＳＤ電流を流す。従って、より高いＥＳＤ保護を提供する（例えば、より多くの静電気を放電する）ために、ＥＳＤクランプの複数の複製が、並列に配置され得る。
一実施形態において、ＥＳＤ保護回路４００は、速い立ち上がり時間を有するＥＳＤ現象の間（例えば、製造、組立および／または取付けの間）、２１ボルトで起動し得る。
図６を参照すると、本発明の一実施形態による分離されたＯＦＦ−ＮＭＯＳ ＥＳＤ保護回路６００の断面図が示されている。このＥＳＤ保護回路６００は、（例えば、図１に示したような）分離されたＮＭＯＳトランジスタと、２つの端子１および２とを備えている。図４に示したＥＳＤ保護回路４００とは異なり、分離領域１０４のみが端子１に接続されている。ソース１１０は、端子２に接続され得る。ゲート１１２およびバックゲートドーピング領域１１４は、（例えば、図４の抵抗器４２０および４２２と同様に）それぞれ抵抗器６２０および６２２を通して端子２に接続され得る。（例えば、金属または他の導電材料の）抵抗器６２０および６２２は、ゲート１１２およびバックゲートドーピング領域１１４から離れる方向に電流を流して、図４の抵抗器４２０および４２２と同様にソース１１０に電流を導くことができる。一実施形態において、抵抗器６２２は、クランプセルトリガ電圧を調節するために、調節可能な抵抗値を有する。端子１は、基板１０２および端子２に対して、正にバイアスされ得る。
端子１が、端子２に対して正のＥＳＤストレスを有するとき、分離領域１０４は、ソース１１０に対して正にバイアスされる。分離領域１０４およびソース１１０にわたるＥＳＤストレスが十分に強い場合、寄生バイポーラトランジスタＴ２は、ブレイクダウンモードに入り、ＥＳＤ電流を流し得る。例えば、分離領域１０４およびソース１１０にわたるＥＳＤストレスは、トリガ電圧に達するほど十分に強い可能性がある。分離領域１０４とバックゲート１０６の接合は、逆バイアスされ得る。そして、この接合で電子なだれが引き起こされる。分離領域１０４からバックゲート１０６へのホールのドリフトは、バックゲート１０６の電位を上げ、バックゲート１０６からソース１１０へのダイオードを順バイアスさせる。従って、Ｔ２は、スナップバック状態に入り、ＥＳＤ電流を流す。
このＯＦＦ−ＮＭＯＳ ＥＳＤ保護回路６００は、ＩＣチップ上で異なる電位レベル（例えば、電圧レベル）を有する２つの電気ノード間で用いられ得る。端子１は、他の電気ノード − 端子２の電圧レベルより高い電圧レベルを有する電気ノードであり得る。一実施形態において、電気ノードは、外部ピンに接続され得る。例えば、端子１は、高電位電源ＶＤＤ（例えば、正の（＋）１２ボルト）に接続され、端子２は、低電位電源（例えば、負の（−）１２ボルト）に接続され得る。他の実施形態では、端子１は、より高い電圧レベルを有する入力または出力信号線に接続され、端子２は、より低い電圧レベルを有する入力または出力信号線に接続され得る。他の実施態様において、電気ノードのうちの少なくとも１つは、いかなる外部ピンにも接続されていないＩＣの伝導領域またはノードであり得る。
図７を参照すると、本発明の一実施形態による分離されたＯＦＦ−ＮＭＯＳ ＥＳＤ保護回路７００の断面図が示されている。このＥＳＤ保護回路７００は、（例えば、図１に示したような）分離されたＮＭＯＳトランジスタと、２つの端子１および２とを備えている。図４に示したＥＳＤ保護回路４００とは異なり、分離領域１０４のみが端子１に接続されていて、ドレイン１０８およびソース１１０の両方は、端子２に接続されている。ゲート１１２およびバックゲートドーピング領域１１４は、（例えば、図４の抵抗器４２０および４２２と同様に）それぞれ抵抗器７２０および７２２を介して端子２に接続されている。（例えば、金属または他の導電材料の）抵抗器７２０および７２２は、ゲート１１２およびバックゲートドーピング領域１１４から離れる方向に電流を流して、図４の抵抗器４２０および４２２と同様にソース１１０に電流を導くことができる。しかし、ドレイン１０８はソース１１０に接続されているので、２つの領域間に電位差はない。後述するように、ＥＳＤ電流は、ドレイン１０８にも導かれる。一実施形態において、抵抗器７２２は、クランプセルトリガ電圧を調節するために、調節可能な抵抗値を有する。端子１は、基板１０２および端子２に対して正にバイアスされ得る。
端子１が、端子２に対して正のＥＳＤストレスを有するとき、分離領域１０４は、ドレイン１０８およびソース１１０の両方に対して正にバイアスされる。分離領域１０４およびソース１１０にわたるＥＳＤストレスが十分に強い場合、寄生バイポーラトランジスタＴ２は、ブレイクダウンモードに入り、ＥＳＤ電流を流す。さらに、ソース１１０とドレイン１０８は同じ電位に保たれるので、ＥＳＤストレスは、トランジスタＴ１もブレイクダウンさせ得る。例えば、分離領域１０４およびドレイン１０８にわたるＥＳＤストレスもまた、トリガ電圧に達するほど十分に強い可能性がある。分離領域１０４とバックゲート１０６の接合は、逆バイアスされ得る。そして、この接合で電子なだれが引き起こされる。分離領域１０４からバックゲート１０６へのホールのドリフトは、バックゲート１０６の電位を上げ、バックゲート１０６からドレイン１０８へのダイオードを順バイアスさせる。従って、Ｔ１も、スナップバック状態に入り、ＥＳＤ電流を流す。従って、一実施形態において、寄生バイポーラトランジスタＴ１およびＴ２の両方が、ブレイクダウンモードに入り、並列にＥＳＤ電流を流し得る。
このＯＦＦ−ＮＭＯＳ ＥＳＤ保護回路７００は、ＩＣチップ上の異なる電位レベル（例えば、電圧レベル）を有する２つの電気ノード間で用いられ得る。端子１は、他の電気ノード − 端子２の電圧レベルより高い電圧レベルを有する電気ノードであり得る。一実施形態において、電気ノードは、外部ピンに接続され得る。例えば、端子１は、高電位電源ＶＤＤ（例えば、正の（＋）１２ボルト）に接続され、端子２は、低電位電源（例えば、負の（−）１２ボルト）に接続され得る。他の実施形態では、端子１は、より高い電圧レベルを有する入力または出力信号線に接続され、端子２は、より低い電圧レベルを有する入力または出力信号線に接続され得る。他の実施態様において、電気ノードのうちの少なくとも１つは、いかなる外部ピンにも接続されていないＩＣの伝導領域またはノードであり得る。
図８を参照すると、本発明の一実施形態による分離されたＯＦＦ−ＮＭＯＳ ＥＳＤ保護回路８００の断面図が示されている。このＥＳＤ保護回路８００は、（例えば、図１に示したような）分離されたＮＭＯＳと、３つの端子１，２，および３とを備えている。一実施形態において、分離領域１０４は端子１に接続されていて、バックゲートドーピング領域１１４は端子２に接続され、かつソース１１０は端子３に接続されている。ゲート１１２は、抵抗器８２０を介して端子３に接続されている。抵抗器８２０は、金属または他の導電材料でできていてもよく、ＥＳＤ現象の間、ゲート１１２から離れる方向に電流を流し得る。
端子１が、端子３に対して正のＥＳＤストレスを有するとき、分離領域１０４は、ソース１１０に対して正にバイアスされる。分離領域１０４およびソース１１０にわたるＥＳＤストレスが十分に強い場合、寄生バイポーラトランジスタＴ２は、ブレイクダウンモードに入り、ＥＳＤ電流を流し得る。このＥＳＤ現象の間、電流は端子２に流れず、バックゲート１０６はトランジスタＴ２の浮動（floating）ベースになる。一実施形態において、ＥＳＤ保護回路８００は、図４，６〜７に示したＥＳＤ保護回路４００，６００および７００より低いトリガ電圧を有する。
このＯＦＦ−ＮＭＯＳ ＥＳＤ保護回路８００は、ＩＣチップ上の異なる電位レベル（例えば、電圧レベル）を有する３つの電気ノード間で用いられ得る。端子１は、他の電気ノード − 端子３の電圧レベルより高い電圧レベルを有する電気ノードであり得る。そして、端子３は、第３の電気ノード：端子２より高い電圧レベルを有する。一実施形態において、電気ノードは、外部ピンに接続され得る。例えば、端子１は、高電位電源ＶＤＤ（例えば、正の（＋）１２ボルト）に接続され、端子３は、中電位電源に接続され、かつ端子２は、低電位電源（例えば、負の（−）１２ボルト）に接続され得る。他の実施形態では、端子１は、高電圧レベルを有する入力または出力信号線に接続され、端子３は、中電圧レベルを有する入力または出力信号線に接続され、かつ端子２は、低電圧レベルを有する入力または出力信号線に接続され得る。他の実施態様において、電気ノードのうちの少なくとも１つは、いかなる外部ピンにも接続されていないＩＣの伝導領域またはノードであり得る。
図９を参照すると、このＥＳＤクランプＣ５は、２つの電源を接続するために用いられる。端子１は、高電位電源に接続される分離であり、端子３は、中電位電源に接続されるドレインおよびソースであり、端子２は、低電位電源に接続されるバックゲートである。端子１が端子３に対して正のストレスを加えられるＥＳＤ現象の間、浮動ベースのトランジスタＴ１およびＴ２は、ブレイクダウンし得る。
図９を参照すると、本発明の一実施形態による分離されたＯＦＦ−ＮＭＯＳ ＥＳＤ保護回路９００の断面図が示されている。このＥＳＤ保護回路９００は、（例えば、図１に示したような）分離されたＮＭＯＳトランジスタと、３つの端子１，２および３とを備えている。一実施形態において、分離領域１０４は端子１に接続され、バックゲートドーピング領域１１４は端子２に接続され、ドレイン１０８およびソース１１０の両方は端子３に接続されている。ゲート１１２は、抵抗器９２０を介して端子３に接続されている。抵抗器９２０は、金属または他の導電材料でできていてもよく、ＥＳＤ現象の間、ゲート１１２から離れる方向に電流を流し得る。
端子１が、端子３に対して正のＥＳＤストレスを有するとき、分離領域１０４は、ドレイン１０８およびソース１１０に対して正にバイアスされる。分離領域１０４およびソース１１０にわたるＥＳＤストレスが十分に強い場合、寄生バイポーラトランジスタＴ２は、ブレイクダウンモードに入り、ＥＳＤ電流を流し得る。さらに、ソース１１０およびドレイン１０８が同じ電位に保たれるので、ＥＳＤストレスは、トランジスタＴ１もブレイクダウンさせ得る。例えば、分離領域１０４およびドレイン１０８にわたるＥＳＤストレスもまた、トリガ電圧に達するほど十分に強い可能性がある。分離領域１０４とバックゲート１０６の接合は、逆バイアスされ得る。そして、この接合で電子なだれが引き起こされる。分離領域１０４からバックゲート１０６へのホールのドリフトは、バックゲート１０６の電位を上げ、バックゲート１０６からドレイン１０８へのダイオードを順バイアスさせる。従って、Ｔ１も、スナップバック状態に入り、ＥＳＤ電流を流す。従って、一実施形態において、寄生バイポーラトランジスタＴ１およびＴ２の両方が、ブレイクダウンモードに入り、並列にＥＳＤ電流を流し得る。端子１と３の間でのＥＳＤ現象の間、電流は端子２に流れず、バックゲート１０６は、トランジスタＴ１およびＴ２の両方の浮動ベースになる。
このＯＦＦ−ＮＭＯＳ ＥＳＤ保護回路９００は、ＩＣチップ上の異なる電位レベル（例えば、電圧レベル）を有する３つの電気ノード間で用いられ得る。端子１は、他の電気ノード − 端子３の電圧レベルより高い電圧レベルを有する電気ノードであってもよく、端子３は、第３の電気ノード：端子２より高い電圧レベルを有する。一実施形態において、電気ノードは、外部ピンに接続され得る。例えば、端子１は、高電位電源ＶＤＤ（例えば、正の（＋）１２ボルト）に接続され、端子３は、中電位電源に接続され、かつ端子２は、低電位電源（例えば、負の（−）１２ボルト）に接続され得る。他の実施形態では、端子１は、高電圧レベルを有する入力または出力信号線に接続され、端子３は、中電圧レベルを有する入力または出力信号線に接続され、かつ端子２は、低電圧レベルを有する入力または出力信号線に接続され得る。他の実施態様において、電気ノードのうちの少なくとも１つは、いかなる外部ピンにも接続されていないＩＣの伝導領域またはノードであり得る。
図１０を参照すると、このＥＳＤクランプＣ６は、３つの電源を接続することができ、端子１と３の間およびその他に端子１と２の間の１つのＥＳＤクランプとして動作する。端子１は、高電位電源に接続される分離であり、端子３は、中電位電源に接続されるドレインであり、かつ端子２は、低電位電源に接続されるソースである。ゲートおよびバックゲートは、抵抗器または金属を介して端子２に接続されている。端子１が端子２に対して正のストレスを加えられるＥＳＤ現象の間、このＥＳＤクランプは、Ｃ１のように動作する。端子１が端子３に対して正のストレスを加えられるＥＳＤ現象の間、このＥＳＤクランプは、Ｃ４のように動作する。
図１０を参照すると、本発明の一実施形態による分離されたＯＦＦ−ＮＭＯＳ ＥＳＤ保護回路１０００の断面図が示されている。このＥＳＤ保護回路１０００は、（例えば、図１に示したような）分離されたＮＭＯＳトランジスタと、３つの端子１，２および３とを備えている。一実施形態において、分離領域１０４は端子１に接続され、ドレイン１０８は端子２に接続され、かつソース１１０は端子３に接続されている。ゲート１１２およびバックゲートドーピング領域１１４は、それぞれ抵抗器１０２０および１０２２を介して端子２に接続されている。
ＥＳＤ保護回路１０００は、２つのＥＳＤクランプセルとして動作し得る。１つは端子１と２の間で、もう１つは端子１と３の間で。端子１が端子２に対して正のＥＳＤストレスを有するとき、分離領域１０４は、ソース１１０に対して正にバイアスされる。分離領域１０４およびソース１１０にわたるＥＳＤストレスが十分に強い場合、寄生バイポーラトランジスタＴ２は、ブレイクダウンモードに入り、ＥＳＤ電流を流し得る。このＥＳＤ現象の間、（例えば、金属または他の導電材料の）抵抗器１０２０および１０２２は、ゲート１１２およびバックゲートドーピング領域１１４から離れる方向に電流を流して、電流をソース１１０に導くことができる。また、このＥＳＤ現象の間、電流は端子３に流れず、バックゲート１０６は、トランジスタＴ２の浮動ベースになる。一実施形態において、抵抗器１０２２は、クランプセルトリガ電圧を調節するために、調節可能な抵抗値を有する。
端子１が端子３に対して正のＥＳＤストレスを有するとき、ＥＳＤストレスは、トランジスタＴ１もブレイクダウンさせ得る。例えば、分離領域１０４およびドレイン１０８にわたるＥＳＤストレスもまた、トリガ電圧に達するほど十分に強い可能性がある。分離領域１０４とバックゲート１０６の接合は、逆バイアスされ得る。そして、この接合で電子なだれが引き起こされる。分離領域１０４からバックゲート１０６へのホールのドリフトは、バックゲート１０６の電位を上げ、バックゲート１０６からドレイン１０８へのダイオードを順バイアスさせる。従って、Ｔ１も、スナップバック状態に入り、ＥＳＤ電流を流す。また、このＥＳＤ現象の間、電流は端子２に流れず、バックゲート１０６は、トランジスタＴ１の浮動ベースになる。
このＯＦＦ−ＮＭＯＳ ＥＳＤ保護回路１０００は、ＩＣチップ上の異なる電位レベル（例えば、電圧レベル）を有する３つの電気ノード間で用いられ得る。端子１は、他の電気ノード − 端子３の電圧レベルより高い電圧レベルを有する電気ノードであってもよく、端子３は、第３の電気ノード：端子２より高い電圧レベルを有している。一実施形態において、電気ノードは、外部ピンに接続されていてもよい。例えば、端子１は、高電位電源ＶＤＤ（例えば、正の（＋）１２ボルト）に接続され、端子３は、中電位電源に接続され、かつ端子２は、低電位電源（例えば、負の（−）１２ボルト）に接続され得る。他の実施形態では、端子１は、高電圧レベルを有する入力または出力信号線に接続され、端子３は、中電圧レベルを有する入力または出力信号線に接続され、かつ端子２は、低電圧レベルを有する入力または出力信号線に接続され得る。他の実施態様において、電気ノードのうちの少なくとも１つは、いかなる外部ピンにも接続されていないＩＣの伝導領域またはノードであり得る。
図６〜１０に示したＥＳＤ保護回路は、図４に示したＥＳＤ保護回路４００と同様のＥＳＤ性能を提供する。図６〜１０のＥＳＤ保護回路のＴＬＰ曲線は示されないが、それらは、図５に示したＥＳＤ保護回路４００の性能と同様である。従って、図６〜１０に示したＥＳＤ保護回路は、動作電圧より小さいブレイクダウントリガ電圧、および図３に示した従来のＥＳＤクランプセルの破損電流レベル６５０ｍＡより高い破損電流レベルという同様の特性を有している。さらに、それらのＥＳＤ性能は、ＥＳＤクランプセルの数によって調整可能である。すなわち、破損電流レベルでストレスが加えられている２端子間の電圧は、ＥＳＤクランプセルのトリガ電圧より大きく、従って、破損電流レベルでＥＳＤストレスを受けているＥＳＤクランプセルは、ブレイクダウンして、ＥＳＤ電流を流す。従って、より高いＥＳＤ保護を提供する（例えば、より多くの静電気を放電する）ために、本発明の実施形態の複数の複製が、並列に配置され得る。
本発明によるＥＳＤ保護回路の実施形態は、分離されたＮＭＯＳトランジスタのみを使用して、バイポーラトランジスタタイプをサポートする半導体プロセスを必要としない。さらに、これらの実施形態は、常に、保護回路に接続されている電源電圧の高さまでバイアスされた分離層を有している。従って、分離層に対して正がとられている分離されたＮＭＯＳデバイスのソースまたはドレイン端子から起こるＥＳＤブレイクダウンは、分離されたＮＭＯＳトランジスタの外部に配置されたＥＳＤダイオードで容易に防ぐことができる。このように、クランプセルのＥＳＤブレイクダウンは、分離層が、分離されたＮＭＯＳデバイスのソースまたはドレインに対して正のストレスが加えられるＥＳＤストレスに限られる。
本発明の実施形態は、異なるコレクタ、エミッタおよびベースを有する分離されたＮＭＯＳトランジスタの寄生バイポーラトランジスタを利用する。これらのバイポーラトランジスタは、異なる特性、例えば、トリガ電圧およびブレイクダウン電流レベルを示す。図４および６〜１０において、ドレインおよびソースは同一に描かれているが、この通りである必要はない。更に、ドレインの半導体プロセシングは、ソースのそれと同一である必要はない。一実施形態において、分離されたＮＭＯＳトランジスタは、対称であってもよく、ドレイン１０８とソース１１０は、交換可能であってもよい。これらの図に示したトランジスタ（例えば、Ｔ１，Ｔ２およびＴ３）は、ＩＣチップのさまざまな隣接領域の物理的および／または電気的効果である。それらは、トランジスタの動作をモデルにしているが、個々のトランジスタデバイスではない。
図１１は、本発明の一実施形態による分離されたＯＦＦ−ＮＭＯＳ ＥＳＤ保護回路を有するＩＣチップ１１００を示している。チップ１１００は、チップパッケージ１１１２を備えていて、それは、それから伸びている電気接触ピン１１１０．１〜１１１０．Ｎを有する（通常、プラスチックの）ケースを含み得る。内部では、拡大図１１２０に示すように、ピン１１１０．１〜１１１０．Ｎが、半導体ダイ１１０８に隣接する位置まで伸びている金属トレースに接続されている。細い導線１１０４が、トレース１１０２を、集積回路ダイ１１０８上の金属コンタクトパッド１１０６に接続し得る。集積回路ダイの中で、受信器回路（図示せず）が、ピン１１１０を介してチップ１１００に入力される外部信号を受信するためのコンタクトパッド１１０６に対する電気的接続の中に設けられ得る。受信器回路としての使用のために、様々な回路設計が知られている。一般に、受信器回路は、様々なトランジスタから成る。一実施形態によれば、受信器は、異なる電圧レベルを有することができ、かつ前述の実施形態の中で開示したような分離されたＯＦＦ−ＮＭＯＳ ＥＳＤ保護回路を用いることができる。
本発明のいくつかの実施形態が、具体的に示され、ここに記載されている。しかしながら、本発明の修正および変更が、添付された請求項の範囲内で、本発明の精神および意図された範囲から逸脱することなく、上記の教示によってカバーされることは言うまでもない。
４００ 分離されたＯＦＦ−ＮＭＯＳ ＥＳＤ保護回路
１，２ 端子
１０２ 基板
１０４ 分離領域
１０６ バックゲート
１０８ ドレイン
１１０ ソース
１１２ ゲート
１１４ バックゲートドーピング領域
１１６ 基板のドーピング領域
４２０，４２２ 抵抗器

Claims (24)

  1. 集積回路チップのためのＥＳＤ保護回路において、
    バックゲートを基板から分離している分離領域と、バックゲート上に形成された第１および第２ドーピング領域およびゲートとを有する分離されたＮＭＯＳトランジスタと、
    分離領域を第１電気ノードに接続する第１端子と、
    第２ドーピング領域を第２電気ノードに接続する第２端子とを備えていて、
    第１電気ノードは、第２電気ノードより高い電圧レベルを有していて、ゲートおよびバックゲートは、第２端子に接続されていることを特徴とするＥＳＤ保護回路。
  2. 第１ドーピング領域は、分離されたＮＭＯＳトランジスタのドレインであり、第２ドーピング領域は、分離されたＮＭＯＳトランジスタのソースであることを特徴とする請求項１に記載のＥＳＤ保護回路。
  3. 分離されたＭＯＳトランジスタは、集積回路チップの動作の間、オフであることを特徴とする請求項２に記載のＥＳＤ保護回路。
  4. ドレインは、いかなる端子にも接続されておらず、浮いていることを特徴とする請求項２に記載のＥＳＤ保護回路。
  5. ドレインは、第１端子および分離領域に接続されていることを特徴とする請求項２に記載のＥＳＤ保護回路。
  6. ドレインは、第２端子およびソースに接続されていることを特徴とする請求項２に記載のＥＳＤ保護回路。
  7. バックゲートは、バックゲートドーピング領域を介して第２端子に接続されていることを特徴とする請求項２に記載のＥＳＤ保護回路。
  8. バックゲートは、抵抗器を介して第２端子に接続されていることを特徴とする請求項２に記載のＥＳＤ保護回路。
  9. 抵抗器は、調節可能な抵抗を有していることを特徴とする請求項８に記載のＥＳＤ保護回路。
  10. 第１電気ノードは、高電圧レベルの第１電源であり、第２電気ノードは、低電圧レベルの第２電源であることを特徴とする請求項１に記載のＥＳＤ保護回路。
  11. 集積回路チップのためのＥＳＤ保護回路において、
    バックゲートを基板から分離している分離領域と、バックゲート上に形成された第１および第２ドーピング領域およびゲートとを有する分離されたＭＯＳトランジスタと、
    分離領域を第１電気ノードに接続する第１端子と、
    バックゲートを第２電気ノードに接続する第２端子と、
    第１ドーピング領域を第３電気ノードに接続する第３端子とを備えていて、
    第１電気ノードは、第３電気ノードより高い電圧レベルを有していて、第３電気ノードは、第２電気ノードより高い電圧レベルを有していることを特徴とするＥＳＤ保護回路。
  12. 第１ドーピング領域は、分離されたＮＭＯＳトランジスタのソースであり、第２ドーピング領域は、分離されたＮＭＯＳトランジスタのドレインであることを特徴とする請求項１１に記載のＥＳＤ保護回路。
  13. 分離されたＭＯＳトランジスタは、集積回路チップの動作の間、オフであることを特徴とする請求項１２に記載のＥＳＤ保護回路。
  14. ドレインは、いかなる端子にも接続されておらず、浮いていることを特徴とする請求項１２に記載のＥＳＤ保護回路。
  15. ドレインは、ソースに接続されていて、かつ第３電源に接続されていることを特徴とする請求項１２に記載のＥＳＤ保護回路。
  16. ゲートは、ソースに接続されていることを特徴とする請求項１２に記載のＥＳＤ保護回路。
  17. 第１ドーピング領域は、分離されたＮＭＯＳトランジスタのドレインであり、第２ドーピング領域は、分離されたＮＭＯＳトランジスタのソースであることを特徴とする請求項１１に記載のＥＳＤ保護回路。
  18. バックゲートは、バックゲートドーピング領域を介して第２端子に接続されていることを特徴とする請求項１７に記載のＥＳＤ保護回路。
  19. バックゲートは、抵抗器を介して第２端子に接続されていることを特徴とする請求項１７に記載のＥＳＤ保護回路。
  20. 抵抗器は、調節可能な抵抗を有していることを特徴とする請求項１７に記載のＥＳＤ保護回路。
  21. ゲートは、ソースに接続されていることを特徴とする請求項１７に記載のＥＳＤ保護回路。
  22. 電気ノードの各々は、電源に接続されていることを特徴とする請求項１７に記載のＥＳＤ保護回路。
  23. 複数のピンを有するプラスチックケースと、
    前記ピンに接続された集積回路ダイとを備えていて、この集積回路ダイは、分離されたＮＭＯＳトランジスタを含んでいて、この分離されたＮＭＯＳトランジスタは、バックゲートを基板から分離している分離領域と、バックゲート上に形成された第１および第２ドーピング領域およびゲートとを有していて、
    更に、分離領域を第１電気ノードに接続する第１端子と、
    第２ドーピング領域を第２電気ノードに接続する第２端子とを備えていて、
    第１電気ノードは、第２電気ノードより高い電圧レベルを有していて、ゲートおよびバックゲートは、第１抵抗器および第２抵抗器を介して第２端子に接続されていて、第２抵抗器は、調節可能な抵抗を有していて、ゲートは、ＮＭＯＳトランジスタのソースに接続されていることを特徴とする集積回路チップ。
  24. 複数のピンを有するプラスチックケースと、
    前記ピンに接続された集積回路ダイとを備えていて、この集積回路ダイは、分離されたＮＭＯＳトランジスタを含んでいて、この分離されたＮＭＯＳトランジスタは、バックゲートを基板から分離している分離領域と、バックゲート上に形成された第１および第２ドーピング領域およびゲートとを有していて、
    更に、分離領域を第１電気ノードに接続する第１端子と、
    バックゲートを第２電気ノードに接続する第２端子と、
    第１ドーピング領域を第３電気ノードに接続する第３端子とを備えていて、
    第１電気ノードは、第３電気ノードより高い電圧レベルを有していて、かつ第３電気ノードは、第２電気ノードより高い電圧レベルを有していて、バックゲートは、調節可能な抵抗を有する抵抗器を介して第２端子に接続されていて、ゲートは、ＮＭＯＳトランジスタのソースに接続されていることを特徴とする集積回路チップ。
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