JPH11289050A - 半導体装置 - Google Patents
半導体装置Info
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- JPH11289050A JPH11289050A JP10412398A JP10412398A JPH11289050A JP H11289050 A JPH11289050 A JP H11289050A JP 10412398 A JP10412398 A JP 10412398A JP 10412398 A JP10412398 A JP 10412398A JP H11289050 A JPH11289050 A JP H11289050A
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Abstract
(57)【要約】
【課題】 基板上にエピ層を有する基板であっても，十
分な静電耐量を確保して静電気から半導体素子を保護す
る。 【解決手段】 Ｐ+層１上にＰ-エピ層２が形成され，Ｐ
-エピ層２中にＮウェル３が形成され，Ｎウェル３はＰ
ウェル４を内包している。Ｎウェル３は，Ｎ+拡散部５
ａを介して電源電圧電位Ｖｃｃに接続され，Ｐウェル４
はＰ+拡散部６ａ，Ｎ+拡散部５ｂを介して接地電位Ｖｓ
ｓに接続され，Ｎ+拡散部ｃは入出力パッド９に接続さ
れ，Ｎ+拡散部５ｂ−Ｐウェル４−Ｎ+拡散部５ｃによっ
てラテラルバイポーラトランジスタＴｒが構成される。
フィールド酸化膜８上には，入出力パッド９に接続され
るゲート電極１１が設けられ，Ｐウェル４上に，Ｎ+拡
散部５ｂをソース，フィールド酸化膜８をゲート，Ｎ+
拡散部５ｃをドレインとするフィールドトランジスタＦ
Ｔが構成される。
分な静電耐量を確保して静電気から半導体素子を保護す
る。 【解決手段】 Ｐ+層１上にＰ-エピ層２が形成され，Ｐ
-エピ層２中にＮウェル３が形成され，Ｎウェル３はＰ
ウェル４を内包している。Ｎウェル３は，Ｎ+拡散部５
ａを介して電源電圧電位Ｖｃｃに接続され，Ｐウェル４
はＰ+拡散部６ａ，Ｎ+拡散部５ｂを介して接地電位Ｖｓ
ｓに接続され，Ｎ+拡散部ｃは入出力パッド９に接続さ
れ，Ｎ+拡散部５ｂ−Ｐウェル４−Ｎ+拡散部５ｃによっ
てラテラルバイポーラトランジスタＴｒが構成される。
フィールド酸化膜８上には，入出力パッド９に接続され
るゲート電極１１が設けられ，Ｐウェル４上に，Ｎ+拡
散部５ｂをソース，フィールド酸化膜８をゲート，Ｎ+
拡散部５ｃをドレインとするフィールドトランジスタＦ
Ｔが構成される。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は，静電気から入出力
回路を保護する機能を備えた半導体装置に関するもので
ある。
回路を保護する機能を備えた半導体装置に関するもので
ある。
【０００２】
【従来の技術】例えば「第６回ＥＯＳ／ＥＳＤ信頼性シ
ンポジウム（１９９６）」のＰ．５３〜５９に記載され
ているように，従来から半導体素子における静電保護回
路としては，半導体基板上に直接ラテラルのＮ+／Ｐ／
Ｎ+のバイポーラトランジスタを形成し，そのバイポー
ラ動作でおきるスナップバックによって半導体素子外部
から注入される静電サージ等を消費することで，静電気
から入出力回路を保護するようにしていた。
ンポジウム（１９９６）」のＰ．５３〜５９に記載され
ているように，従来から半導体素子における静電保護回
路としては，半導体基板上に直接ラテラルのＮ+／Ｐ／
Ｎ+のバイポーラトランジスタを形成し，そのバイポー
ラ動作でおきるスナップバックによって半導体素子外部
から注入される静電サージ等を消費することで，静電気
から入出力回路を保護するようにしていた。
【０００３】
【発明が解決しようとする課題】ところで最近では，結
晶中の欠陥の減少，リーク特性の改善，ラッチアップ耐
量の向上に鑑み，Ｓｉ基板上にエピタキシャル法によっ
て形成された層（以下，「エピ層」という）を有する基
板が用いられることが多い。しかしながら，前記文献に
おいても報告されているように，このエピ層を有する基
板上に直接ラテラルのＮ+／Ｐ／Ｎ+のバイポーラトラン
ジスタをそのまま形成すると，静電耐量の低下がみら
れ，内部の入出力回路が破壊されるおそれがあった。
晶中の欠陥の減少，リーク特性の改善，ラッチアップ耐
量の向上に鑑み，Ｓｉ基板上にエピタキシャル法によっ
て形成された層（以下，「エピ層」という）を有する基
板が用いられることが多い。しかしながら，前記文献に
おいても報告されているように，このエピ層を有する基
板上に直接ラテラルのＮ+／Ｐ／Ｎ+のバイポーラトラン
ジスタをそのまま形成すると，静電耐量の低下がみら
れ，内部の入出力回路が破壊されるおそれがあった。
【０００４】本発明はかかる点に鑑みてなされたもので
あり，基板上にエピ層を有する基板であっても，十分な
静電耐量を確保して静電気から入出力回路を保護するこ
とができる半導体装置を提供して前記問題を解決するこ
とを目的としている。
あり，基板上にエピ層を有する基板であっても，十分な
静電耐量を確保して静電気から入出力回路を保護するこ
とができる半導体装置を提供して前記問題を解決するこ
とを目的としている。
【０００５】
【課題を解決するための手段】前記目的を達成するた
め，請求項１によれば，入出力回路に保護用素子を有す
る半導体装置であって，基板となるウエハは，第１の伝
導型の高濃度の不純物を有する基板上に，当該第１の伝
導型の低濃度の不純物を有するエピ層が形成され，前記
エピ層上に，前記第１の伝導型とは逆の第２の伝導型
（第１の伝導型がＰ型の場合には，Ｎ型）のウェルが形
成され，前記第２の伝導型のウェル内には，第１の伝導
型のウェルが形成され，さらに前記第２の伝導型のウェ
ルは，当該第２の伝導型のウェルに形成された第２の伝
導型の高濃度の不純物拡散部を有し，当該第２の伝導型
の高濃度の不純物拡散部は電源電圧電位に接続され，前
記第１の伝導型のウェルは，当該第１の伝導型のウェル
に形成された第２の伝導型の高濃度の不純物拡散部を複
数有し，これら第２の伝導型の高濃度の不純物拡散部は
絶縁物によって隔離され，前記第２の伝導型の高濃度の
不純物拡散部のうちの一はは接地電位に接続され，他の
高濃度の他の不純物拡散部は入出力パッドに接続され，
前記第２の伝導型の高濃度の不純物拡散部と前記第１の
伝導型のウェルとで，ラテラル方向のバイポーラトラン
ジスタを構成してなることを特徴とする，半導体装置が
提供される。
め，請求項１によれば，入出力回路に保護用素子を有す
る半導体装置であって，基板となるウエハは，第１の伝
導型の高濃度の不純物を有する基板上に，当該第１の伝
導型の低濃度の不純物を有するエピ層が形成され，前記
エピ層上に，前記第１の伝導型とは逆の第２の伝導型
（第１の伝導型がＰ型の場合には，Ｎ型）のウェルが形
成され，前記第２の伝導型のウェル内には，第１の伝導
型のウェルが形成され，さらに前記第２の伝導型のウェ
ルは，当該第２の伝導型のウェルに形成された第２の伝
導型の高濃度の不純物拡散部を有し，当該第２の伝導型
の高濃度の不純物拡散部は電源電圧電位に接続され，前
記第１の伝導型のウェルは，当該第１の伝導型のウェル
に形成された第２の伝導型の高濃度の不純物拡散部を複
数有し，これら第２の伝導型の高濃度の不純物拡散部は
絶縁物によって隔離され，前記第２の伝導型の高濃度の
不純物拡散部のうちの一はは接地電位に接続され，他の
高濃度の他の不純物拡散部は入出力パッドに接続され，
前記第２の伝導型の高濃度の不純物拡散部と前記第１の
伝導型のウェルとで，ラテラル方向のバイポーラトラン
ジスタを構成してなることを特徴とする，半導体装置が
提供される。
【０００６】本発明によれば，基板上に不純物の濃度が
低い第１の伝導型のエピ層がある基板であっても，静電
保護素子を構成するラテラル方向のバイポーラトランジ
スタが，当該エピ層上に形成された逆の第２の伝導型の
ウェル中に形成されているため，第１の伝導型のウェル
の不純物濃度を任意に調整できる。したがってエピ層を
有する基板であっても，ＣＺ（Ｃｚｏｃｈｒａｌｓｋｉ
ｍｅｔｈｏｄ）系ウエハの場合と同等の静電耐量を確
保できる。また静電保護素子を構成するラテラル方向の
バイポーラトランジスタの動作に大きく寄与する第１の
伝導型のウェルの抵抗は，第２の伝導型のウェルによっ
て基板と分離されているため任意に設定でき，かつ静電
保護素子には，ラテラル方向のバイポーラトランジスタ
を形成しているため第１の伝導型のウェル自体の深さを
浅くでき，バイポーラ動作しやすく，第１の伝導型のウ
ェル自体の抵抗も高く設定することができる。
低い第１の伝導型のエピ層がある基板であっても，静電
保護素子を構成するラテラル方向のバイポーラトランジ
スタが，当該エピ層上に形成された逆の第２の伝導型の
ウェル中に形成されているため，第１の伝導型のウェル
の不純物濃度を任意に調整できる。したがってエピ層を
有する基板であっても，ＣＺ（Ｃｚｏｃｈｒａｌｓｋｉ
ｍｅｔｈｏｄ）系ウエハの場合と同等の静電耐量を確
保できる。また静電保護素子を構成するラテラル方向の
バイポーラトランジスタの動作に大きく寄与する第１の
伝導型のウェルの抵抗は，第２の伝導型のウェルによっ
て基板と分離されているため任意に設定でき，かつ静電
保護素子には，ラテラル方向のバイポーラトランジスタ
を形成しているため第１の伝導型のウェル自体の深さを
浅くでき，バイポーラ動作しやすく，第１の伝導型のウ
ェル自体の抵抗も高く設定することができる。
【０００７】そして，入出力パッドから仮に正の静電気
が印加された場合，フィールドトランジスタがＯＮする
まで電位は上昇し，フィールドトランジスタがＯＮすれ
ばドレイン部のインパクトイオン化により，第１の伝導
型のウェル中へ基板電流が流れる。この基板電流と第１
の伝導型のウェルの抵抗により，チャネル部となる第１
の伝導型のウェルの電位が上昇し，その結果ラテラル方
向のバイポーラトランジスタが動作し，その大きな電流
駆動力で入出力パッドから注入された静電は接地電位へ
と流れる。したがって，積極的に第１の伝導型のウェル
へと電流を注入し，前記ラテラル方向のバイポーラトラ
ンジスタの動作をしやすくしているため，従来よりも保
護素子の静電耐量の向上を図ることができる。
が印加された場合，フィールドトランジスタがＯＮする
まで電位は上昇し，フィールドトランジスタがＯＮすれ
ばドレイン部のインパクトイオン化により，第１の伝導
型のウェル中へ基板電流が流れる。この基板電流と第１
の伝導型のウェルの抵抗により，チャネル部となる第１
の伝導型のウェルの電位が上昇し，その結果ラテラル方
向のバイポーラトランジスタが動作し，その大きな電流
駆動力で入出力パッドから注入された静電は接地電位へ
と流れる。したがって，積極的に第１の伝導型のウェル
へと電流を注入し，前記ラテラル方向のバイポーラトラ
ンジスタの動作をしやすくしているため，従来よりも保
護素子の静電耐量の向上を図ることができる。
【０００８】また請求項２の発明は，基板となるウエハ
のタイプが，第１の伝導型の高濃度の不純物を有する基
板上に，当該第１の伝導型とは逆の第２の伝導型の低濃
度の不純物を有するエピ層が形成されたものであり，か
かる場合でも，請求項１と同様の作用効果が得られる。
のタイプが，第１の伝導型の高濃度の不純物を有する基
板上に，当該第１の伝導型とは逆の第２の伝導型の低濃
度の不純物を有するエピ層が形成されたものであり，か
かる場合でも，請求項１と同様の作用効果が得られる。
【０００９】
【発明の実施の形態】以下，本発明の好ましい実施の形
態について説明する。図１は本実施の形態にかかる半導
体装置の断面，図２は平面パターンを示している。なお
図２中，正方形の中に斜線のシンボルは，コンタクト部
分を示している。本実施の形態においては，Ｐ+層１上
に形成されたＰ-エピ層２を有するシリコン基板を用い
ている。そしてこのＰ-エピ層２中に，Ｎウェル３が形
成され，さらにこのＮウェル３は，Ｐウェル４を内包し
ている。なおＰ，Ｎの指数部分に表示される「＋」，
「−」は，各々高濃度，低濃度を示している。
態について説明する。図１は本実施の形態にかかる半導
体装置の断面，図２は平面パターンを示している。なお
図２中，正方形の中に斜線のシンボルは，コンタクト部
分を示している。本実施の形態においては，Ｐ+層１上
に形成されたＰ-エピ層２を有するシリコン基板を用い
ている。そしてこのＰ-エピ層２中に，Ｎウェル３が形
成され，さらにこのＮウェル３は，Ｐウェル４を内包し
ている。なおＰ，Ｎの指数部分に表示される「＋」，
「−」は，各々高濃度，低濃度を示している。
【００１０】Ｎウェル３は，Ｎ+拡散部５ａを介して電
源電圧電位Ｖｃｃに接続されている。Ｐウェル４は，Ｐ
+拡散部６ａを介して接地電位Ｖｓｓに接続されてお
り，またＰ-エピ層２もＰ+拡散部６ｂを介して接地電位
Ｖｓｓに接続されている。Ｐウェル４における前記Ｐ+
拡散部６ａとは，フィールド酸化膜７を介して設けられ
ているＮ+拡散部５ｂも接地電位Ｖｓｓに接続されてい
る。そしてこのＮ+拡散部５ｂとは，フィールド酸化膜
８を介して設けられている他のＮ+拡散部ｃは，入出力
パッド９に接続されている。以上の構成により，Ｎ+拡
散部５ｂ−Ｐウェル４−Ｎ+拡散部５ｃによってラテラ
ルバイポーラトランジスタＴｒが構成される。
源電圧電位Ｖｃｃに接続されている。Ｐウェル４は，Ｐ
+拡散部６ａを介して接地電位Ｖｓｓに接続されてお
り，またＰ-エピ層２もＰ+拡散部６ｂを介して接地電位
Ｖｓｓに接続されている。Ｐウェル４における前記Ｐ+
拡散部６ａとは，フィールド酸化膜７を介して設けられ
ているＮ+拡散部５ｂも接地電位Ｖｓｓに接続されてい
る。そしてこのＮ+拡散部５ｂとは，フィールド酸化膜
８を介して設けられている他のＮ+拡散部ｃは，入出力
パッド９に接続されている。以上の構成により，Ｎ+拡
散部５ｂ−Ｐウェル４−Ｎ+拡散部５ｃによってラテラ
ルバイポーラトランジスタＴｒが構成される。
【００１１】そしてフィールド酸化膜８上には，ゲート
電極１１が設けられ，さらにこのゲート電極は入出力パ
ッド９に接続されている。したがって，Ｐウェル４上に
は，Ｎ+拡散部５ｂをソース，ゲート電極１１が設けら
れているフィールド酸化膜８の部分をゲート，Ｎ+拡散
部５ｃをドレインとする，フィールドトランジスタＦＴ
が構成される。
電極１１が設けられ，さらにこのゲート電極は入出力パ
ッド９に接続されている。したがって，Ｐウェル４上に
は，Ｎ+拡散部５ｂをソース，ゲート電極１１が設けら
れているフィールド酸化膜８の部分をゲート，Ｎ+拡散
部５ｃをドレインとする，フィールドトランジスタＦＴ
が構成される。
【００１２】以上の構成にかかる実施の形態にかかる半
導体装置における保護素子の等価回路を示す。図３にお
いて，ＶＴｒは本実施の形態を構成することで寄生的に
形成される，電源電圧電位Ｖｃｃ−入出力パッド９間に
挿入されたＮウェル３−Ｐウェル４−Ｎ+拡散部のバー
ティカル・バイポーラトランジスタであり，Ｄは電源電
圧電位Ｖｃｃ−接地電位Ｖｓｓ間に挿入されたＮウェル
３−Ｐ-エピ層２のダイオードである。またＲ1はＰウェ
ル４の抵抗である。
導体装置における保護素子の等価回路を示す。図３にお
いて，ＶＴｒは本実施の形態を構成することで寄生的に
形成される，電源電圧電位Ｖｃｃ−入出力パッド９間に
挿入されたＮウェル３−Ｐウェル４−Ｎ+拡散部のバー
ティカル・バイポーラトランジスタであり，Ｄは電源電
圧電位Ｖｃｃ−接地電位Ｖｓｓ間に挿入されたＮウェル
３−Ｐ-エピ層２のダイオードである。またＲ1はＰウェ
ル４の抵抗である。
【００１３】次のその動作について説明すると，接地電
位Ｖｓｓに対し正の静電サージが入出力パッド９から印
加された場合，保護素子となるフィールドトランジスタ
ＦＴがＯＮするまで電位は上昇する。そしてゲートが開
くと，フィールドトランジスタＦＴがＯＮし，ドレイン
部となるＮ+拡散部５ｃのインパクトイオン化により，
Ｐウェル４中へ基板電流が流れる。
位Ｖｓｓに対し正の静電サージが入出力パッド９から印
加された場合，保護素子となるフィールドトランジスタ
ＦＴがＯＮするまで電位は上昇する。そしてゲートが開
くと，フィールドトランジスタＦＴがＯＮし，ドレイン
部となるＮ+拡散部５ｃのインパクトイオン化により，
Ｐウェル４中へ基板電流が流れる。
【００１４】このときの基板電流とＰウェル４の抵抗に
より，チャネル部としてのＰウェル４の電位が上昇し，
Ｎ+拡散部５ｃ−Ｐウェル４−Ｎ+拡散部５ａのバイポー
ラトランジスタＴｒが動作し，その大きな電流駆動力で
入出力パッド９から注入された静電サージは接地電位Ｖ
ｓｓへ流れる。したがって入出力回路へストレスを加え
ることなくこれを静電サージから保護することができ
る。しかも本実施の形態によれば，フィールドトランジ
スタＦＴの作用により，積極的にＰウェル４へ電流を注
入し，Ｎ+拡散部５ｃ−Ｐウェル４−Ｎ+拡散部５ｂのバ
イポーラトランジスタＴｒの動作をしやすくしているた
め，保護素子の静電耐量のさらなる向上を図ることがで
きる。
より，チャネル部としてのＰウェル４の電位が上昇し，
Ｎ+拡散部５ｃ−Ｐウェル４−Ｎ+拡散部５ａのバイポー
ラトランジスタＴｒが動作し，その大きな電流駆動力で
入出力パッド９から注入された静電サージは接地電位Ｖ
ｓｓへ流れる。したがって入出力回路へストレスを加え
ることなくこれを静電サージから保護することができ
る。しかも本実施の形態によれば，フィールドトランジ
スタＦＴの作用により，積極的にＰウェル４へ電流を注
入し，Ｎ+拡散部５ｃ−Ｐウェル４−Ｎ+拡散部５ｂのバ
イポーラトランジスタＴｒの動作をしやすくしているた
め，保護素子の静電耐量のさらなる向上を図ることがで
きる。
【００１５】一方接地電位Ｖｓｓに対して負の静動サー
ジが入出力パッド９から印加された場合には，Ｎ+拡散
部５ｂ−Ｐウェル４−Ｎ+拡散部５ｃのラテラルバイポ
ーラトランジスタＴｒのうち，入出力パッド９と接続し
ているＮ+拡散部５ｃと接地電位Ｖｓｓと接続している
Ｐウェル４は順方向のバイアスとなり，この接合を通し
て静電気は接地電位Ｖｓｓへと流れるので，入出力回路
は保護される。
ジが入出力パッド９から印加された場合には，Ｎ+拡散
部５ｂ−Ｐウェル４−Ｎ+拡散部５ｃのラテラルバイポ
ーラトランジスタＴｒのうち，入出力パッド９と接続し
ているＮ+拡散部５ｃと接地電位Ｖｓｓと接続している
Ｐウェル４は順方向のバイアスとなり，この接合を通し
て静電気は接地電位Ｖｓｓへと流れるので，入出力回路
は保護される。
【００１６】なお前記実施の形態では，基板としてＰ+
層１の上に低濃度のＰ-エピ層２が形成されたウエハを
用いたが，これに限らず，Ｐ-エピ層が同程度の低濃度
のＰ-層の上に形成されたウエハや，Ｐ-エピ層が逆の伝
導型のＮ-層やＮ+層の上に形成されたウエハであって
も，同様に静電耐量の十分大きい半導体装置が提供でき
る。したがって半導体装置形成上の自由度を高めること
が可能である。
層１の上に低濃度のＰ-エピ層２が形成されたウエハを
用いたが，これに限らず，Ｐ-エピ層が同程度の低濃度
のＰ-層の上に形成されたウエハや，Ｐ-エピ層が逆の伝
導型のＮ-層やＮ+層の上に形成されたウエハであって
も，同様に静電耐量の十分大きい半導体装置が提供でき
る。したがって半導体装置形成上の自由度を高めること
が可能である。
【００１７】次に基板上にＰ-エピ層を有する基板であ
っても，十分な静電耐量を確保して静電気から入出力回
路を保護することができる半導体装置の他の提案例につ
いて説明する。
っても，十分な静電耐量を確保して静電気から入出力回
路を保護することができる半導体装置の他の提案例につ
いて説明する。
【００１８】図４は，前記実施の形態にかかる半導体装
置の保護素子から，フィールドトランジスタの構成要素
であるゲート電極１１，及びゲート電極１１と入出力パ
ッド９との接続を外した例を示している。その他の構成
は，前記実施の形態と同様であり，図４，図５に示した
において，前記実施の形態にかかる半導体装置と同一の
符号で示される構成要素は，同一の構成要素を示してい
る。
置の保護素子から，フィールドトランジスタの構成要素
であるゲート電極１１，及びゲート電極１１と入出力パ
ッド９との接続を外した例を示している。その他の構成
は，前記実施の形態と同様であり，図４，図５に示した
において，前記実施の形態にかかる半導体装置と同一の
符号で示される構成要素は，同一の構成要素を示してい
る。
【００１９】このような構造を有する半導体装置の例で
は，接地電位Ｖｓｓに対して正の静電気が入出力パッド
９から印加された場合，図中４のＮ+部５ｂ−Ｐウェル
４−Ｎ+拡散部５ｃのラテラルバイポーラトランジスタ
Ｔｒの入出力パッド９に接続されているＮ+拡散部５ｂ
と，Ｐウェル４との間で，Ｎ+拡散部５ｃの電圧がＮ+拡
散部５ｃ／Ｐウェル４の接合耐圧以上になると，Ｎ+拡
散部５ｃからＰウェル４へ電流が流れ，この電流値とＰ
ウェル４の抵抗の積によって，バイポーラトランジスタ
Ｔｒ形成部のＰウェル４の電圧が接地電位Ｖｓｓより上
昇する。そしてＰウェル４と接地電位Ｖｓｓに接続して
いるＮ+拡散部５ｂ間の電位差がビルトインポテンシャ
ル（Ｖｒｉ）以上になると，ラテラルバイポーラトラン
ジスタＴｒが動作し，その大きな電流増幅率により入出
力パッド９から注入された静電気は接地電位Ｖｓｓへと
流れる。したがって入出力回路へストレスを加えること
なくこれを保護することができる。
は，接地電位Ｖｓｓに対して正の静電気が入出力パッド
９から印加された場合，図中４のＮ+部５ｂ−Ｐウェル
４−Ｎ+拡散部５ｃのラテラルバイポーラトランジスタ
Ｔｒの入出力パッド９に接続されているＮ+拡散部５ｂ
と，Ｐウェル４との間で，Ｎ+拡散部５ｃの電圧がＮ+拡
散部５ｃ／Ｐウェル４の接合耐圧以上になると，Ｎ+拡
散部５ｃからＰウェル４へ電流が流れ，この電流値とＰ
ウェル４の抵抗の積によって，バイポーラトランジスタ
Ｔｒ形成部のＰウェル４の電圧が接地電位Ｖｓｓより上
昇する。そしてＰウェル４と接地電位Ｖｓｓに接続して
いるＮ+拡散部５ｂ間の電位差がビルトインポテンシャ
ル（Ｖｒｉ）以上になると，ラテラルバイポーラトラン
ジスタＴｒが動作し，その大きな電流増幅率により入出
力パッド９から注入された静電気は接地電位Ｖｓｓへと
流れる。したがって入出力回路へストレスを加えること
なくこれを保護することができる。
【００２０】一方接地電位Ｖｓｓに対して負の静電気が
入出力パッド９から印加された場合は，Ｎ+拡散部５ｂ
−Ｐウェル４−Ｎ+拡散部５ｃのラテラルバイポーラト
ランジスタＴｒのうち，入出力パッド９と接続している
Ｎ+拡散部５ｃと接地電位Ｖｓｓと接続しているＰウェ
ル４は順方向のバイアスとなり，この接合を通して静電
気は接地電位Ｖｓｓへと流れるので，入出力回路は保護
される。
入出力パッド９から印加された場合は，Ｎ+拡散部５ｂ
−Ｐウェル４−Ｎ+拡散部５ｃのラテラルバイポーラト
ランジスタＴｒのうち，入出力パッド９と接続している
Ｎ+拡散部５ｃと接地電位Ｖｓｓと接続しているＰウェ
ル４は順方向のバイアスとなり，この接合を通して静電
気は接地電位Ｖｓｓへと流れるので，入出力回路は保護
される。
【００２１】この図４の例によれば，まず静電保護素子
であるラテラルバイポーラトランジスタＴｒの回路を，
Ｐ-エピ層２中のＮウェル３中のＰウェル４に形成した
ので，Ｐ-エピ層２の基板にＰ+基板を用いたとしてもＰ
ウェル４の濃度は任意に調整できる。したがってＰ+基
板を用いたときの熱処理による素子表面近傍の濃度変化
を充分に抑えられる設定をすれば，Ｐ+基板の上にＰ-エ
ピ層を有するＰ-エピウェハを用いたとしても，単なる
Ｐ-ＣＺウェハを用いた場合と同等の静電耐量を低下さ
せることなく静電保護素子を形成して入出力回路を保護
することが可能である。
であるラテラルバイポーラトランジスタＴｒの回路を，
Ｐ-エピ層２中のＮウェル３中のＰウェル４に形成した
ので，Ｐ-エピ層２の基板にＰ+基板を用いたとしてもＰ
ウェル４の濃度は任意に調整できる。したがってＰ+基
板を用いたときの熱処理による素子表面近傍の濃度変化
を充分に抑えられる設定をすれば，Ｐ+基板の上にＰ-エ
ピ層を有するＰ-エピウェハを用いたとしても，単なる
Ｐ-ＣＺウェハを用いた場合と同等の静電耐量を低下さ
せることなく静電保護素子を形成して入出力回路を保護
することが可能である。
【００２２】さらに静電保護素子のバイポーラ動作に大
きく寄与するＰウェル４の抵抗は，このＰウェル４がＮ
ウェル３でＰ+基板と分離されているので任意に設定で
き，しかも静電保護そしとして機能しているラテラルバ
イポーラトランジスタＴｒであるから，Ｐウェル４の深
さを浅くできる。したがってバイポーラ動作しやすくＰ
ウェル４の抵抗を高く設定することが可能である。
きく寄与するＰウェル４の抵抗は，このＰウェル４がＮ
ウェル３でＰ+基板と分離されているので任意に設定で
き，しかも静電保護そしとして機能しているラテラルバ
イポーラトランジスタＴｒであるから，Ｐウェル４の深
さを浅くできる。したがってバイポーラ動作しやすくＰ
ウェル４の抵抗を高く設定することが可能である。
【００２３】図４の例では，Ｐ-エピ層２が形成された
基板はＰ+基板であったが，これに代えてＰ-エピ層と同
程度の濃度を有するＰ-基板や，Ｐ-エピ層とは逆の伝導
型のＮ-もしくはＮ+基板を用いても同様な効果が得られ
る。したがって，半導体装置形成上の自由度を高めるこ
とができる。
基板はＰ+基板であったが，これに代えてＰ-エピ層と同
程度の濃度を有するＰ-基板や，Ｐ-エピ層とは逆の伝導
型のＮ-もしくはＮ+基板を用いても同様な効果が得られ
る。したがって，半導体装置形成上の自由度を高めるこ
とができる。
【００２４】さらに他の提案例について説明する。図６
は，ラテラル方向のバイポーラトランジスタＴｒの他
に，静電保護素子としてＭＯＳトランジスタＭＴを採用
したものである。
は，ラテラル方向のバイポーラトランジスタＴｒの他
に，静電保護素子としてＭＯＳトランジスタＭＴを採用
したものである。
【００２５】すなわち，図６の半導体装置の基板は，前
出実施の形態と同様，Ｐ+層２１上に形成されたＰ-エピ
層２２を有するシリコン基板であり，このＰ-エピ層２
２中に，Ｎウェル２３が形成され，さらにこのＮウェル
２３は，Ｐウェル２４を内包している。Ｎウェル２３
は，Ｎ+拡散部２５ａを介して電源電圧電位Ｖｃｃに接
続されている。Ｐウェル２４は，Ｐ+拡散部２６ａを介
して接地電位Ｖｓｓに接続されており，またＰ-エピ層
２２もＰ+拡散部２６ｂを介して接地電位Ｖｓｓに接続
されている。Ｐウェル２４における，外周側のＮ+拡散
部２５ｂは，接地電位Ｖｓｓに接続されている。そして
Ｐウェル２４における，内周側のＮ+拡散部２５ｃは，
入出力パッド２９に接続されている。
出実施の形態と同様，Ｐ+層２１上に形成されたＰ-エピ
層２２を有するシリコン基板であり，このＰ-エピ層２
２中に，Ｎウェル２３が形成され，さらにこのＮウェル
２３は，Ｐウェル２４を内包している。Ｎウェル２３
は，Ｎ+拡散部２５ａを介して電源電圧電位Ｖｃｃに接
続されている。Ｐウェル２４は，Ｐ+拡散部２６ａを介
して接地電位Ｖｓｓに接続されており，またＰ-エピ層
２２もＰ+拡散部２６ｂを介して接地電位Ｖｓｓに接続
されている。Ｐウェル２４における，外周側のＮ+拡散
部２５ｂは，接地電位Ｖｓｓに接続されている。そして
Ｐウェル２４における，内周側のＮ+拡散部２５ｃは，
入出力パッド２９に接続されている。
【００２６】そして外周側のＮ+拡散部２５ｂと内周側
のＮ+拡散部２５ｃとの間におけるＰウェル２４上に
は，酸化膜２７を介して金属部２８が接合され，この金
属部２８は，接地電位Ｖｓｓに接続されている。したが
って，Ｐウェル２４上には，外周側のＮ+拡散部２５ｂ
をソース，内周側のＮ+拡散部２５ｃをドレイン，酸化
膜２７を介した金属部２８の接合部をゲートとするＭＯ
ＳトランジスタＭＴが構成されている。他方，前記外周
側のＮ+拡散部２５ｂと，Ｐウェル２４と，内周側のＮ+
拡散部２５ｃとで，Ｎ+−Ｐ+−Ｎ+型のバイポーラトラ
ンジスタＴｒが寄生的に形成される。
のＮ+拡散部２５ｃとの間におけるＰウェル２４上に
は，酸化膜２７を介して金属部２８が接合され，この金
属部２８は，接地電位Ｖｓｓに接続されている。したが
って，Ｐウェル２４上には，外周側のＮ+拡散部２５ｂ
をソース，内周側のＮ+拡散部２５ｃをドレイン，酸化
膜２７を介した金属部２８の接合部をゲートとするＭＯ
ＳトランジスタＭＴが構成されている。他方，前記外周
側のＮ+拡散部２５ｂと，Ｐウェル２４と，内周側のＮ+
拡散部２５ｃとで，Ｎ+−Ｐ+−Ｎ+型のバイポーラトラ
ンジスタＴｒが寄生的に形成される。
【００２７】かかる提案例によれば，接地電位Ｖｓｓに
対し正の静電サージが入出力パッド２９から印加された
場合，保護素子となるＭＯＳトランジスタＭＴのドレイ
ン部にてバンド間トンネリングによる電流がドレインか
らＰウェル２４へ流れ，この電流とＰウェル２４の抵抗
によりチャネル部となっているＰウェル２４電位が上昇
し，前記Ｎ+−Ｐ−Ｎ+型の寄生バイポーラトランジスタ
Ｔｒが動作し，その大きな電流駆動力で入出力パッド２
９から注入された静電サージは，接地電位Ｖｓｓへ流
れ，入出力回路へストレスを加えることなく保護するこ
とができる。接地電位Ｖｓｓに対して，負の静電サージ
が印加された場合にも，前出実施の形態と同様，入出力
回路の保護が図れる。
対し正の静電サージが入出力パッド２９から印加された
場合，保護素子となるＭＯＳトランジスタＭＴのドレイ
ン部にてバンド間トンネリングによる電流がドレインか
らＰウェル２４へ流れ，この電流とＰウェル２４の抵抗
によりチャネル部となっているＰウェル２４電位が上昇
し，前記Ｎ+−Ｐ−Ｎ+型の寄生バイポーラトランジスタ
Ｔｒが動作し，その大きな電流駆動力で入出力パッド２
９から注入された静電サージは，接地電位Ｖｓｓへ流
れ，入出力回路へストレスを加えることなく保護するこ
とができる。接地電位Ｖｓｓに対して，負の静電サージ
が印加された場合にも，前出実施の形態と同様，入出力
回路の保護が図れる。
【００２８】このように，図６の例では，バイポーラ動
作させるＰウェル２４への電流注入をＭＯＳトランジス
タＭＴのドレイン部のバンド間トンネリングによる電流
としたため，バイポーラ動作できるドレイン電圧を低下
させることができるという効果が得られる。
作させるＰウェル２４への電流注入をＭＯＳトランジス
タＭＴのドレイン部のバンド間トンネリングによる電流
としたため，バイポーラ動作できるドレイン電圧を低下
させることができるという効果が得られる。
【００２９】さらに他の提案例を図７に基づいて説明す
る。この例では，前記図６で用いた静電保護素子として
のＭＯＳトランジスタに代えて，ダイオードを使用した
ものである。
る。この例では，前記図６で用いた静電保護素子として
のＭＯＳトランジスタに代えて，ダイオードを使用した
ものである。
【００３０】図７に示された構造の半導体装置の基板
は，前出実施の形態と同様，Ｐ+層３１上に形成された
Ｐ-エピ層３２を有するシリコン基板であり，このＰ-エ
ピ層３２中に，Ｎウェル３３が形成され，さらにこのＮ
ウェル３３は，Ｐウェル３４を内包している。Ｎウェル
３３は，Ｎ+拡散部３５ａを介して電源電圧電位Ｖｃｃ
に接続されている。Ｐウェル２４は，Ｐ+拡散部３６ａ
を介して接地電位Ｖｓｓに接続されており，またＰ-エ
ピ層２２もＰ+拡散部３６ｂを介して接地電位Ｖｓｓに
接続されている。そしてＰウェル３４におけるＮ+拡散
部３５ｂは，入出力パッド３９に接続されている。
は，前出実施の形態と同様，Ｐ+層３１上に形成された
Ｐ-エピ層３２を有するシリコン基板であり，このＰ-エ
ピ層３２中に，Ｎウェル３３が形成され，さらにこのＮ
ウェル３３は，Ｐウェル３４を内包している。Ｎウェル
３３は，Ｎ+拡散部３５ａを介して電源電圧電位Ｖｃｃ
に接続されている。Ｐウェル２４は，Ｐ+拡散部３６ａ
を介して接地電位Ｖｓｓに接続されており，またＰ-エ
ピ層２２もＰ+拡散部３６ｂを介して接地電位Ｖｓｓに
接続されている。そしてＰウェル３４におけるＮ+拡散
部３５ｂは，入出力パッド３９に接続されている。
【００３１】以上のような構造を有する図７の例では，
Ｐ-エピ層３２中に形成したＮウェル３３の中のＰウェ
ル３４に，Ｎ+拡散部３５ｂ／Ｐウェル３４のダイオー
ドが静電保護素子として形成されている。したがって接
地電位Ｖｓｓに対し正の静電サージが入出力パッド３９
から印加された場合，Ｎ+拡散部３５ｂ／Ｐウェル３４
の逆接合耐圧まで入出力配線は電位上昇し，耐圧以上の
電位になると接合のアバランシェ降伏により電位はクラ
ンプされ，静電サージはＰウェル３４へ流れ，入出力回
路は保護される。一方接地電位Ｖｓｓに対し負の静電サ
ージが入出力パッド３９へ印加された場合には，Ｎ+拡
散部３５ｂからＰウェル３４へと，順方向電流が流れる
ので入出力回路は保護される。
Ｐ-エピ層３２中に形成したＮウェル３３の中のＰウェ
ル３４に，Ｎ+拡散部３５ｂ／Ｐウェル３４のダイオー
ドが静電保護素子として形成されている。したがって接
地電位Ｖｓｓに対し正の静電サージが入出力パッド３９
から印加された場合，Ｎ+拡散部３５ｂ／Ｐウェル３４
の逆接合耐圧まで入出力配線は電位上昇し，耐圧以上の
電位になると接合のアバランシェ降伏により電位はクラ
ンプされ，静電サージはＰウェル３４へ流れ，入出力回
路は保護される。一方接地電位Ｖｓｓに対し負の静電サ
ージが入出力パッド３９へ印加された場合には，Ｎ+拡
散部３５ｂからＰウェル３４へと，順方向電流が流れる
ので入出力回路は保護される。
【００３２】このように図７の例によれば，基板上に低
濃度のＰ-エピ層３２が形成されていても，静電気から
半導体素子を保護することが可能であり，しかも静電保
護素子には，Ｎ+拡散部３５ｂ／Ｐウェル３４のダイオ
ードを用いているから，保護素子の構成を簡単にでき，
保護素子面積を低減することが可能となっている。
濃度のＰ-エピ層３２が形成されていても，静電気から
半導体素子を保護することが可能であり，しかも静電保
護素子には，Ｎ+拡散部３５ｂ／Ｐウェル３４のダイオ
ードを用いているから，保護素子の構成を簡単にでき，
保護素子面積を低減することが可能となっている。
【００３３】なお以上の例では，いずれも基板上にＰ-
エピ層が形成された場合であったが，Ｐ型をＮ型へ，Ｎ
型をＰ型へ変更すればＮ-エピ層がに形成された場合に
ついても適用可能である。
エピ層が形成された場合であったが，Ｐ型をＮ型へ，Ｎ
型をＰ型へ変更すればＮ-エピ層がに形成された場合に
ついても適用可能である。
【００３４】
【発明の効果】本発明によれば，基板上にエピ層を有す
る基板であっても，十分な静電耐量を確保して静電気か
ら半導体素子を保護することができる。しかもフィール
ドトランジスタが動作した後は，積極的に第２の伝導型
のウェルに電流を注入してバイポーラトランジスタの動
作を行いやすくしているので，静電耐量の向上を図るこ
とが可能である。
る基板であっても，十分な静電耐量を確保して静電気か
ら半導体素子を保護することができる。しかもフィール
ドトランジスタが動作した後は，積極的に第２の伝導型
のウェルに電流を注入してバイポーラトランジスタの動
作を行いやすくしているので，静電耐量の向上を図るこ
とが可能である。
【図１】本発明の実施の形態にかかる半導体装置を模式
的に示した断面図である。
的に示した断面図である。
【図２】図１の半導体装置の平面のパターンを示す説明
図である。
図である。
【図３】本発明の実施の形態にかかる半導体装置の静電
保護素子の等価回路を示す説明図である。
保護素子の等価回路を示す説明図である。
【図４】他の提案例にかかる半導体装置を模式的に示し
た断面図である。
た断面図である。
【図５】図４の半導体装置の静電保護素子の等価回路を
示す説明図である。
示す説明図である。
【図６】ＭＯＳトランジスタを用いた他の提案例にかか
る半導体装置を模式的に示した断面図である。
る半導体装置を模式的に示した断面図である。
【図７】ダイオードを用いた他の提案例にかかる半導体
装置を模式的に示した断面図である。
装置を模式的に示した断面図である。
１ Ｐ+層 ２ Ｐ-エピ層 ３ Ｎウェル ４ Ｐウェル ５ａ，５ｂ，５ｃ Ｎ+拡散部 ６ａ，６ｂ Ｐ+拡散部 ７，８ フィールド酸化膜 ９ 入出力パッド １１ ゲート電極 ＦＴ フィールドトランジスタ Ｔｒ バイポーラトランジスタ Ｖｃｃ 電源電圧電位 Ｖｓｓ 接地電位
Claims (2)
- 【請求項１】 入出力回路に保護用素子を有する半導体
装置であって，基板となるウエハは，第１の伝導型の高
濃度の不純物を有する基板上に，当該第１の伝導型の低
濃度の不純物を有するエピ層が形成され，前記エピ層上
に，前記第１の伝導型とは逆の第２の伝導型のウェルが
形成され，前記第２の伝導型のウェル内には，第１の伝
導型のウェルが形成され，さらに前記第２の伝導型のウ
ェルは，当該第２の伝導型のウェルに形成された第２の
伝導型の高濃度の不純物拡散部を有し，当該第２の伝導
型の高濃度の不純物拡散部は電源電圧電位に接続され，
前記第１の伝導型のウェルは，当該第１の伝導型のウェ
ルに形成された第２の伝導型の高濃度の不純物拡散部を
複数有し，これら第２の伝導型の高濃度の不純物拡散部
は絶縁物によって隔離され，前記第２の伝導型の高濃度
の不純物拡散部のうちの一の不純物拡散部は接地電位に
接続され，他の不純物拡散部は入出力パッドに接続さ
れ，前記第２の伝導型の高濃度の不純物拡散部と前記第
１の伝導型のウェルとで，ラテラル方向のバイポーラト
ランジスタを構成してなり，さらに前記第２の伝導型の
高濃度の不純物拡散部を隔離している絶縁物の上にゲー
ト電極が形成され，当該ゲート電極は前記入出力パッド
に接続されると共に，このゲート電極と前記第２の伝導
型の高濃度の不純物拡散部とでフィールドトランジスタ
を構成してなることを特徴とする，半導体装置。 - 【請求項２】 入出力回路に保護用素子を有する半導体
装置であって，基板となるウエハは，第１の伝導型の高
濃度の不純物を有する基板上に，当該第１の伝導型とは
逆の第２の伝導型の低濃度の不純物を有するエピ層が形
成され，前記エピ層上に，第１の伝導型のウェルが形成
され，前記第１の伝導型のウェル内には，第２の伝導型
のウェルが形成され，さらに前記第１の伝導型のウェル
は，当該第１の伝導型のウェルに形成された第１の伝導
型の高濃度の不純物拡散部を有し，当該第１の伝導型の
高濃度の不純物拡散部は電源電圧電位に接続され，前記
第２の伝導型のウェルは，当該第２の伝導型のウェルに
形成された第１の伝導型の高濃度の不純物拡散部を複数
有し，これら第１の伝導型の高濃度の不純物拡散部は絶
縁物によって隔離され，前記第１の伝導型の高濃度の不
純物拡散部のうちの一の不純物拡散部は接地電位に接続
され，他の不純物拡散部は入出力パッドに接続され，前
記第１の伝導型の高濃度の不純物拡散部と前記第２の伝
導型のウェルとで，ラテラル方向のバイポーラトランジ
スタを構成してなり，さらに前記第１の伝導型の高濃度
の不純物拡散部を隔離している絶縁物の上にゲート電極
が形成され，当該ゲート電極は前記入出力パッドに接続
されると共に，このゲート電極と前記第１の伝導型の高
濃度の不純物拡散部とでフィールドトランジスタを構成
してなることを特徴とする，半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10412398A JP3853968B2 (ja) | 1998-03-31 | 1998-03-31 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10412398A JP3853968B2 (ja) | 1998-03-31 | 1998-03-31 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11289050A true JPH11289050A (ja) | 1999-10-19 |
| JP3853968B2 JP3853968B2 (ja) | 2006-12-06 |
Family
ID=14372358
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10412398A Expired - Fee Related JP3853968B2 (ja) | 1998-03-31 | 1998-03-31 | 半導体装置 |
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|---|---|
| JP (1) | JP3853968B2 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002313947A (ja) * | 2001-04-12 | 2002-10-25 | Fuji Electric Co Ltd | 半導体装置 |
| US6642120B2 (en) | 2001-12-13 | 2003-11-04 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor circuit |
| JP2007049158A (ja) * | 2005-08-11 | 2007-02-22 | Dongbu Electronics Co Ltd | 静電放電保護素子及びその製造方法 |
| JP2008177246A (ja) * | 2007-01-16 | 2008-07-31 | Nec Electronics Corp | 半導体装置 |
| JP2009135493A (ja) * | 2007-11-30 | 2009-06-18 | Dongbu Hitek Co Ltd | 静電気放電保護素子及びその製造方法 |
| JP2010182727A (ja) * | 2009-02-03 | 2010-08-19 | Renesas Electronics Corp | 半導体装置 |
| CN102292813A (zh) * | 2008-12-16 | 2011-12-21 | 美国亚德诺半导体公司 | 用于基于隔离型nmos的esd箝位单元的系统和方法 |
| EP2768022A3 (en) * | 2013-02-13 | 2016-08-24 | Analog Devices, Inc. | Apparatus for Transceiver Signal Isolation and Voltage Clamp and Methods of Forming the Same |
-
1998
- 1998-03-31 JP JP10412398A patent/JP3853968B2/ja not_active Expired - Fee Related
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2009135493A (ja) * | 2007-11-30 | 2009-06-18 | Dongbu Hitek Co Ltd | 静電気放電保護素子及びその製造方法 |
| CN102292813A (zh) * | 2008-12-16 | 2011-12-21 | 美国亚德诺半导体公司 | 用于基于隔离型nmos的esd箝位单元的系统和方法 |
| JP2012512544A (ja) * | 2008-12-16 | 2012-05-31 | アナログ ディヴァイスィズ インク | 分離されたｎｍｏｓベースのｅｓｄクランプセルのためのシステムおよび方法 |
| JP2010182727A (ja) * | 2009-02-03 | 2010-08-19 | Renesas Electronics Corp | 半導体装置 |
| EP2768022A3 (en) * | 2013-02-13 | 2016-08-24 | Analog Devices, Inc. | Apparatus for Transceiver Signal Isolation and Voltage Clamp and Methods of Forming the Same |
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|---|---|
| JP3853968B2 (ja) | 2006-12-06 |
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