JP2001320047A - 半導体装置 - Google Patents
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
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Abstract
(57)【要約】
【課題】 ＥＳＤ耐量の高い横型ＤＭＯＳを形成するこ
とが困難であった。 【解決手段】 ＬＤＭＯＳ１０のｎ＋ドレイン層１６に
隣接してｐ＋型のアノード層２１が形成されている。こ
のアノード層２１は定格電圧ではＬＤＭＯＳの動作に何
ら寄与せず、ＥＳＤ時にホールを発生する。このホール
は活性層１３を介してベース層１４に流れ、ソース層１
５からドレイン層１６に電子が流れる。このため、ＬＤ
ＭＯＳの寄生サイリスタが動作することにより、高電流
下でのソース・ドレイン間の保持電圧を低くすることが
でき、電流分布を均一とすることができる。
とが困難であった。 【解決手段】 ＬＤＭＯＳ１０のｎ＋ドレイン層１６に
隣接してｐ＋型のアノード層２１が形成されている。こ
のアノード層２１は定格電圧ではＬＤＭＯＳの動作に何
ら寄与せず、ＥＳＤ時にホールを発生する。このホール
は活性層１３を介してベース層１４に流れ、ソース層１
５からドレイン層１６に電子が流れる。このため、ＬＤ
ＭＯＳの寄生サイリスタが動作することにより、高電流
下でのソース・ドレイン間の保持電圧を低くすることが
でき、電流分布を均一とすることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置、例え
ば高耐圧デバイスに係わり、特に、静電放電（ＥＳＤ；
Electro Static Discharge）耐量を向上した横型ＤＭＯ
Ｓ(ＬＤＭＯＳ；Lateral Double Diffusion MOS-FET)に
関する。
ば高耐圧デバイスに係わり、特に、静電放電（ＥＳＤ；
Electro Static Discharge）耐量を向上した横型ＤＭＯ
Ｓ(ＬＤＭＯＳ；Lateral Double Diffusion MOS-FET)に
関する。
【０００２】
【従来の技術】一般に、パワーＩＣは低電圧デバイスと
高耐圧デバイスの両方で構成され、例えば自動車産業等
で広く用いられている。車載用の半導体装置の環境は過
酷である。このため、ＥＳＤや他の種類の電気的過渡現
象に対して、比較的高レベルの保護を必要としている。
ＥＳＤは電荷を帯びた人または物が集積回路に触れる際
に生じる高エネルギーパルスとして考えられる。ＥＳＤ
から半導体素子を保護する方法の一つとして、半導体素
子と出力ピンの間に抵抗素子を挿入することにより、電
圧のレベルを低下させることが考えられる。しかし、高
耐圧デバイスとしてのＬＤＭＯＳは低オン抵抗と高耐圧
の両立が求められている。したがって、抵抗素子を挿入
するとパッドから見たＬＤＭＯＳの低オン抵抗の特性が
損なわれるため得策ではない。
高耐圧デバイスの両方で構成され、例えば自動車産業等
で広く用いられている。車載用の半導体装置の環境は過
酷である。このため、ＥＳＤや他の種類の電気的過渡現
象に対して、比較的高レベルの保護を必要としている。
ＥＳＤは電荷を帯びた人または物が集積回路に触れる際
に生じる高エネルギーパルスとして考えられる。ＥＳＤ
から半導体素子を保護する方法の一つとして、半導体素
子と出力ピンの間に抵抗素子を挿入することにより、電
圧のレベルを低下させることが考えられる。しかし、高
耐圧デバイスとしてのＬＤＭＯＳは低オン抵抗と高耐圧
の両立が求められている。したがって、抵抗素子を挿入
するとパッドから見たＬＤＭＯＳの低オン抵抗の特性が
損なわれるため得策ではない。
【０００３】図１７は、従来のｎ型ＬＤＭＯＳを示して
いる。ｐ−型基板１１内にはｎ＋型の埋め込み層１２が
形成されている。この埋め込み層１２上にはｎ型活性層
１３が例えばエピタキシャル成長されている。この活性
層１３内には選択的にｐ型ベース層１４が形成され、こ
のベース層１４内にｎ＋型ソース層１５及びｐ＋拡散層
１４ａが形成されている。活性層１３のベース層１４と
離れた位置には、ｎ＋型ドレイン層１６が形成されてい
る。このドレイン層１６と前記ベース層１４の相互間に
位置する活性層１３の表面領域には、ＬＯＣＯＳ酸化膜
１７が形成されている。前記ソース層１５とＬＯＣＯＳ
酸化膜１７の間に位置する前記活性層１３とベース層１
４の上方には、図示せぬゲート絶縁膜を介してゲート電
極（Ｇ）１８が形成されている。前記ソース層１５及び
ｐ＋拡散層１４ａ上にはソース電極（Ｓ）１９が設けら
れ、ドレイン層１６上にはドレイン電極（Ｄ）２０が設
けられている。
いる。ｐ−型基板１１内にはｎ＋型の埋め込み層１２が
形成されている。この埋め込み層１２上にはｎ型活性層
１３が例えばエピタキシャル成長されている。この活性
層１３内には選択的にｐ型ベース層１４が形成され、こ
のベース層１４内にｎ＋型ソース層１５及びｐ＋拡散層
１４ａが形成されている。活性層１３のベース層１４と
離れた位置には、ｎ＋型ドレイン層１６が形成されてい
る。このドレイン層１６と前記ベース層１４の相互間に
位置する活性層１３の表面領域には、ＬＯＣＯＳ酸化膜
１７が形成されている。前記ソース層１５とＬＯＣＯＳ
酸化膜１７の間に位置する前記活性層１３とベース層１
４の上方には、図示せぬゲート絶縁膜を介してゲート電
極（Ｇ）１８が形成されている。前記ソース層１５及び
ｐ＋拡散層１４ａ上にはソース電極（Ｓ）１９が設けら
れ、ドレイン層１６上にはドレイン電極（Ｄ）２０が設
けられている。
【０００４】
【発明が解決しようとする課題】上記構成において、Ｅ
ＳＤによりドレイン層１６に強い電界が印加されると、
ドレイン層１６のＬＯＣＯＳ酸化膜１７側の端部でアバ
ランシェ降伏が起こり、これにより電子とホールが発生
する。このドレイン層１６の端部で発生した電子はドレ
イン層１６に流れ込み、ホール電流はベース層１４に流
れ込む。このため、ｎ＋型ドレイン層１６、ｐ型ベース
層１４、ｎ＋型ソース層１５による寄生バイポーラトラ
ンジスタがオン状態となる。この寄生バイポーラトラン
ジスタがオン状態になることにより、ソース層とドレイ
ン層間の電圧が低い電圧にクランプされる。しかし、ド
レイン層の端部において局所的な電流集中が起こり、こ
の領域で熱的な暴走が生じる。このため、十分なＥＳＤ
耐量が得られず、極端な場合、ドレイン層が破壊される
という問題を有していた。
ＳＤによりドレイン層１６に強い電界が印加されると、
ドレイン層１６のＬＯＣＯＳ酸化膜１７側の端部でアバ
ランシェ降伏が起こり、これにより電子とホールが発生
する。このドレイン層１６の端部で発生した電子はドレ
イン層１６に流れ込み、ホール電流はベース層１４に流
れ込む。このため、ｎ＋型ドレイン層１６、ｐ型ベース
層１４、ｎ＋型ソース層１５による寄生バイポーラトラ
ンジスタがオン状態となる。この寄生バイポーラトラン
ジスタがオン状態になることにより、ソース層とドレイ
ン層間の電圧が低い電圧にクランプされる。しかし、ド
レイン層の端部において局所的な電流集中が起こり、こ
の領域で熱的な暴走が生じる。このため、十分なＥＳＤ
耐量が得られず、極端な場合、ドレイン層が破壊される
という問題を有していた。
【０００５】本発明は、上記課題を解決するためになさ
れたものであり、その目的とするところは、ＥＳＤ時に
ドレイン層の端部における電流集中を緩和でき、大電流
における保持電圧を従来のＬＤＭＯＳに比べて低くする
ことが可能であり、ＥＳＤ耐量を向上し得る半導体装置
を提供しようとするものである。
れたものであり、その目的とするところは、ＥＳＤ時に
ドレイン層の端部における電流集中を緩和でき、大電流
における保持電圧を従来のＬＤＭＯＳに比べて低くする
ことが可能であり、ＥＳＤ耐量を向上し得る半導体装置
を提供しようとするものである。
【０００６】
【課題を解決するための手段】本発明の半導体装置は、
上記課題を解決するため、第１導電型の活性層と、前記
活性層の表面領域に形成された第２導電型の第１のベー
ス層と、前記第１のベース層の表面領域に形成された第
１導電型の第１のソース層と、前記活性層の表面領域に
前記第１のベース層から離れて形成された第１導電型の
第１のドレイン層と、前記第１のベース層と前記第１の
ドレイン層との間で、前記第１のドレイン層に隣接して
形成された第２導電型のアノード層と、前記第１のソー
ス層と前記第１のドレイン層との間で、前記第１のベー
ス層上に第１のゲート絶縁膜を介して形成された第１の
ゲート層と、前記第１のベース層と前記第１のソース層
の表面に形成されたソース電極と、前記第１のドレイン
層と前記アノード層の表面に形成されたドレイン電極と
を有する第１のデバイスを具備し、前記アノード層は、
ＥＳＤ時に前記第１のソース層、第１のベース層、及び
前記活性層とにより寄生サイリスタを構成することを特
徴とする。
上記課題を解決するため、第１導電型の活性層と、前記
活性層の表面領域に形成された第２導電型の第１のベー
ス層と、前記第１のベース層の表面領域に形成された第
１導電型の第１のソース層と、前記活性層の表面領域に
前記第１のベース層から離れて形成された第１導電型の
第１のドレイン層と、前記第１のベース層と前記第１の
ドレイン層との間で、前記第１のドレイン層に隣接して
形成された第２導電型のアノード層と、前記第１のソー
ス層と前記第１のドレイン層との間で、前記第１のベー
ス層上に第１のゲート絶縁膜を介して形成された第１の
ゲート層と、前記第１のベース層と前記第１のソース層
の表面に形成されたソース電極と、前記第１のドレイン
層と前記アノード層の表面に形成されたドレイン電極と
を有する第１のデバイスを具備し、前記アノード層は、
ＥＳＤ時に前記第１のソース層、第１のベース層、及び
前記活性層とにより寄生サイリスタを構成することを特
徴とする。
【０００７】前記活性層内に設けられた第２導電型の第
２のベース層と、前記第２のベース層内に設けられた第
１導電型の第２のソース層と、前記活性層内で第２のソ
ース層から離間された第１導電型の第２のドレイン層
と、前記第２のソース層と第２のドレイン層間の前記第
２のベース層の上方にゲート絶縁膜を介して形成された
第２のゲート層とを有する第２のデバイスをさらに具備
し、前記第２のソース層は前記ソース電極に接続され、
前記第２ドレイン層は前記ドレイン電極に接続され、前
記第２のゲート層は前記第１のゲート層とともにゲート
電極に接続されることを特徴とする。
２のベース層と、前記第２のベース層内に設けられた第
１導電型の第２のソース層と、前記活性層内で第２のソ
ース層から離間された第１導電型の第２のドレイン層
と、前記第２のソース層と第２のドレイン層間の前記第
２のベース層の上方にゲート絶縁膜を介して形成された
第２のゲート層とを有する第２のデバイスをさらに具備
し、前記第２のソース層は前記ソース電極に接続され、
前記第２ドレイン層は前記ドレイン電極に接続され、前
記第２のゲート層は前記第１のゲート層とともにゲート
電極に接続されることを特徴とする。
【０００８】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【０００９】図１は、本発明の第１の実施例に係るＬＤ
ＭＯＳ１０を示している。図１において、ｐ−型基板１
１内にはｎ＋型埋め込み層１２が形成されている。この
埋め込み層１２上にはｎ型活性層１３が、例えばエピタ
キシャル成長法により形成されている。この活性層１３
内には選択的にｐ型のベース層１４が形成されている。
このベース層１４内にはｎ＋型ソース層１５及びｐ＋型
拡散層１４ａが形成されている。前記活性層１３のベー
ス層１４と離れた位置には、ｎ＋型ドレイン層１６が形
成されている。このドレイン層１６と前記ベース層１４
の相互間に位置する活性層１３の表面領域には、ＬＯＣ
ＯＳ酸化膜１７が形成されている。
ＭＯＳ１０を示している。図１において、ｐ−型基板１
１内にはｎ＋型埋め込み層１２が形成されている。この
埋め込み層１２上にはｎ型活性層１３が、例えばエピタ
キシャル成長法により形成されている。この活性層１３
内には選択的にｐ型のベース層１４が形成されている。
このベース層１４内にはｎ＋型ソース層１５及びｐ＋型
拡散層１４ａが形成されている。前記活性層１３のベー
ス層１４と離れた位置には、ｎ＋型ドレイン層１６が形
成されている。このドレイン層１６と前記ベース層１４
の相互間に位置する活性層１３の表面領域には、ＬＯＣ
ＯＳ酸化膜１７が形成されている。
【００１０】このＬＯＣＯＳ酸化膜１７と前記ドレイン
層１６の相互間に位置する活性層１３内には、ドレイン
層１６に接してｐ＋型アノード層２１が形成されてい
る。このアノード層２１は、後述するように、定格電圧
の範囲では、ＬＤＭＯＳ１０の動作に何ら寄与せず、Ｅ
ＳＤ時にホールを活性層１３に流入させる動作をする。
この定格電圧の範囲でアノード層２１から活性層１３に
ホール電流が流れないための条件については後述する。
層１６の相互間に位置する活性層１３内には、ドレイン
層１６に接してｐ＋型アノード層２１が形成されてい
る。このアノード層２１は、後述するように、定格電圧
の範囲では、ＬＤＭＯＳ１０の動作に何ら寄与せず、Ｅ
ＳＤ時にホールを活性層１３に流入させる動作をする。
この定格電圧の範囲でアノード層２１から活性層１３に
ホール電流が流れないための条件については後述する。
【００１１】前記ソース層１５とＬＯＣＯＳ酸化膜１７
の間に位置する前記活性層１３とベース層１４の上方に
は、ゲート絶縁膜１８ａを介してゲート電極（Ｇ）１８
が形成されている。前記ソース層１５及び拡散層１４ａ
には例えば第１層のアルミニウム配線（１Ａｌ）からな
るソース電極（Ｓ）１９が接続されている。また、前記
ドレイン層１６と前記アノード層２１には例えば第１層
のアルミニウム配線（１Ａｌ）からなるドレイン電極
（Ｄ）２０が接続されている。
の間に位置する前記活性層１３とベース層１４の上方に
は、ゲート絶縁膜１８ａを介してゲート電極（Ｇ）１８
が形成されている。前記ソース層１５及び拡散層１４ａ
には例えば第１層のアルミニウム配線（１Ａｌ）からな
るソース電極（Ｓ）１９が接続されている。また、前記
ドレイン層１６と前記アノード層２１には例えば第１層
のアルミニウム配線（１Ａｌ）からなるドレイン電極
（Ｄ）２０が接続されている。
【００１２】上記定格電圧の範囲でアノード層２１から
活性層１３にホールが注入されないための条件は、幾つ
か考えられる。例えばアノード層２１直下に位置する活
性層１３のシート抵抗値Ｒｓを考えた場合、このシート
抵抗値Ｒｓは、アノード層２１の長さをｄ（ｃｍ）、チ
ャネル幅１ｃｍ当りの定格のドレイン電流をＩＤとする
と、式（１）のように表される。
活性層１３にホールが注入されないための条件は、幾つ
か考えられる。例えばアノード層２１直下に位置する活
性層１３のシート抵抗値Ｒｓを考えた場合、このシート
抵抗値Ｒｓは、アノード層２１の長さをｄ（ｃｍ）、チ
ャネル幅１ｃｍ当りの定格のドレイン電流をＩＤとする
と、式（１）のように表される。
【００１３】 Ｒｓ≦０．８／ｄ・１／ＩＤ （Ω／□） …（１） また、定格電圧の範囲でアノード層２１から活性層１３
にホールが注入されないための別の条件は次のようであ
る。例えばゲート絶縁膜厚をｔｏｘ（ｃｍ）、定格のゲ
ート電圧をＶｇ（Ｖ）、定格のドレイン電圧をＶｄ
（Ｖ）、静耐圧（ゲート電圧が０Ｖの場合における耐
圧）をＶｂ（Ｖ）とすると、式（２）（３）を満足する
範囲内において、アノード層２１から活性層１３にホー
ル電流が注入されない。
にホールが注入されないための別の条件は次のようであ
る。例えばゲート絶縁膜厚をｔｏｘ（ｃｍ）、定格のゲ
ート電圧をＶｇ（Ｖ）、定格のドレイン電圧をＶｄ
（Ｖ）、静耐圧（ゲート電圧が０Ｖの場合における耐
圧）をＶｂ（Ｖ）とすると、式（２）（３）を満足する
範囲内において、アノード層２１から活性層１３にホー
ル電流が注入されない。
【００１４】 Ｖｇ≦２×１０6・ｔｏｘ …（２） Ｖｄ≦０．７・Ｖｂ …（３） 図２は、上記アノード層２１を有するＬＤＭＯＳの定格
電圧における動作を示している。図２に示すように、上
記構成のＬＤＭＯＳは定格電圧の範囲において、通常の
ＬＤＭＯＳとして動作し、ソース層からドレイン層へ電
子が流れる。このため、定格電圧における動作時におい
て、アノード層２１は何ら機能しない。
電圧における動作を示している。図２に示すように、上
記構成のＬＤＭＯＳは定格電圧の範囲において、通常の
ＬＤＭＯＳとして動作し、ソース層からドレイン層へ電
子が流れる。このため、定格電圧における動作時におい
て、アノード層２１は何ら機能しない。
【００１５】一方、ＥＳＤ時において、定格以上の電圧
がドレイン電極２０に印加されると、ベース層１４から
空乏層が延び、アノード層２１近傍の電界が強くなる。
このため、アバランシェ降伏が起こり、電子及びホール
が発生する。このうち電子はドレイン層１６へ流れ込
む。大きな電子電流がドレイン層１６に流れ込むことに
より、アノード層２１近傍のｎ型活性層１３の電圧が降
下する。この電圧が最終的にｎ型活性層１３とｐ＋型ア
ノード層２１とのビルトインポテンシャル分降下する
と、ｐ＋型アノード層２１から活性層１３へホール電流
が流れ込む。アノード層２１から活性層１３へ注入され
たホール電流はベース層１４へ流れる。大きなホール電
流がベース層１４へ流れることにより、ソース層１５近
傍のベース層１４の電圧が降下する。この電圧がベース
層１４とソース層１５間のビルトインポテンシャル分降
下した時点で、電子がソース層１５からドレイン層１６
へ流れる。ここでは、アノード層２１、ｎ型活性層１
３、ベース層１４からなる寄生ｐｎｐがオンして、ソー
ス層１５、ベース層１４、ドレイン層１６からなる寄生
ｎｐｎがオンするとして説明したが、この逆に、先に寄
生ｎｐｎがオンし、この後、寄生ｐｎｐがオンする場合
もある。この時点で、ｎ＋型ソース層１５、ｐ型ベース
層１４、ｎ型活性層１３、ｐ＋型アノード層２１からな
る寄生サイリスタがターンオンし、図３に実線で示すよ
うに、ソース・ドレイン間の電圧が低電圧にラッチされ
る。
がドレイン電極２０に印加されると、ベース層１４から
空乏層が延び、アノード層２１近傍の電界が強くなる。
このため、アバランシェ降伏が起こり、電子及びホール
が発生する。このうち電子はドレイン層１６へ流れ込
む。大きな電子電流がドレイン層１６に流れ込むことに
より、アノード層２１近傍のｎ型活性層１３の電圧が降
下する。この電圧が最終的にｎ型活性層１３とｐ＋型ア
ノード層２１とのビルトインポテンシャル分降下する
と、ｐ＋型アノード層２１から活性層１３へホール電流
が流れ込む。アノード層２１から活性層１３へ注入され
たホール電流はベース層１４へ流れる。大きなホール電
流がベース層１４へ流れることにより、ソース層１５近
傍のベース層１４の電圧が降下する。この電圧がベース
層１４とソース層１５間のビルトインポテンシャル分降
下した時点で、電子がソース層１５からドレイン層１６
へ流れる。ここでは、アノード層２１、ｎ型活性層１
３、ベース層１４からなる寄生ｐｎｐがオンして、ソー
ス層１５、ベース層１４、ドレイン層１６からなる寄生
ｎｐｎがオンするとして説明したが、この逆に、先に寄
生ｎｐｎがオンし、この後、寄生ｐｎｐがオンする場合
もある。この時点で、ｎ＋型ソース層１５、ｐ型ベース
層１４、ｎ型活性層１３、ｐ＋型アノード層２１からな
る寄生サイリスタがターンオンし、図３に実線で示すよ
うに、ソース・ドレイン間の電圧が低電圧にラッチされ
る。
【００１６】図１７に示す従来のＬＤＭＯＳは、ＥＳＤ
時に寄生バイポーラトランジスタ（ｎｐｎトランジス
タ）が動作し、ソース・ドレイン間に電子による電流が
流れることにより、ソース・ドレイン間の電圧がクラン
プされる。これに対して、本発明の場合、ＬＤＭＯＳの
寄生サイリスタが動作し、ソース層１５とドレイン層１
６間にホールと電子による電流が流れる。このため、図
３に破線で示す従来のＬＤＭＯＳに比ベてクランプ電圧
を小さくすることができる。
時に寄生バイポーラトランジスタ（ｎｐｎトランジス
タ）が動作し、ソース・ドレイン間に電子による電流が
流れることにより、ソース・ドレイン間の電圧がクラン
プされる。これに対して、本発明の場合、ＬＤＭＯＳの
寄生サイリスタが動作し、ソース層１５とドレイン層１
６間にホールと電子による電流が流れる。このため、図
３に破線で示す従来のＬＤＭＯＳに比ベてクランプ電圧
を小さくすることができる。
【００１７】また、ｐ＋型アノード層２１から活性層１
３にホールが注入されることにより、ドレイン層１６近
傍の活性層の導電率が下がり、電子電流はドレイン層１
６の端部に集中することなく広い範囲で流れる。このた
め、ドレイン層１６の端部における熱的な暴走を防止で
き、トランジスタの破壊を防止できる。
３にホールが注入されることにより、ドレイン層１６近
傍の活性層の導電率が下がり、電子電流はドレイン層１
６の端部に集中することなく広い範囲で流れる。このた
め、ドレイン層１６の端部における熱的な暴走を防止で
き、トランジスタの破壊を防止できる。
【００１８】上記第１の実施例によれば、ＬＤＭＯＳ１
０のｎ＋型ドレイン層１６に隣接してｐ＋型アノード層
２１を設け、このアノード層２１直下に位置する活性層
１３のシート抵抗値を低く設定している。このＬＤＭＯ
Ｓは、定格電圧の範囲内において、アノード層２１から
活性層１３へホールが流入されずに通常のＬＤＭＯＳと
して動作し、ＥＳＤ時には、アノード層２１から活性層
１３へホール電流が流れ込むことにより、寄生的な横型
サイリスタがターンオンする。したがって、大電流での
ソース・ドレイン間の保持電圧を低くすることができ、
電流分布を均一化することが可能となる。このため、Ｅ
ＳＤ耐量を向上することができる。
０のｎ＋型ドレイン層１６に隣接してｐ＋型アノード層
２１を設け、このアノード層２１直下に位置する活性層
１３のシート抵抗値を低く設定している。このＬＤＭＯ
Ｓは、定格電圧の範囲内において、アノード層２１から
活性層１３へホールが流入されずに通常のＬＤＭＯＳと
して動作し、ＥＳＤ時には、アノード層２１から活性層
１３へホール電流が流れ込むことにより、寄生的な横型
サイリスタがターンオンする。したがって、大電流での
ソース・ドレイン間の保持電圧を低くすることができ、
電流分布を均一化することが可能となる。このため、Ｅ
ＳＤ耐量を向上することができる。
【００１９】しかも、電流分布が均一であるため、ドレ
イン層１６端部における電流集中を防止でき、ＥＳＤ時
における熱的暴走を回避することができる。
イン層１６端部における電流集中を防止でき、ＥＳＤ時
における熱的暴走を回避することができる。
【００２０】図４は、本発明の第２の実施例を示すもの
であり、図１と同一部分には同一符号を付し異なる部分
についてのみ説明する。図４において、活性層１３はｎ
型バッファ層３１を有し、このバッファ層３１の内部に
前記ドレイン層１６とアノード層２１が形成されてい
る。このｎ型バッファ層３１を形成することにより、ア
ノード層２１の下の抵抗率を下げることが可能となる。
このｎ型バッファ層３１は活性層１３に例えばボロンイ
オンを注入することにより形成される。このバッファ層
３１に対するイオンのドーズ量ｎ１は、キャリアの移動
度をμ（ｃｍ2／Ｖ・s）、アノード層２１の長さをｄ
（ｃｍ）、ゲート電極１８及び定格電圧におけるチャネ
ル幅１ｃｍ当りのドレイン電流をＩＤ、電子の電荷量を
ｑ（Ｃ）としたとき、式（４）を満たすことが望まし
い。
であり、図１と同一部分には同一符号を付し異なる部分
についてのみ説明する。図４において、活性層１３はｎ
型バッファ層３１を有し、このバッファ層３１の内部に
前記ドレイン層１６とアノード層２１が形成されてい
る。このｎ型バッファ層３１を形成することにより、ア
ノード層２１の下の抵抗率を下げることが可能となる。
このｎ型バッファ層３１は活性層１３に例えばボロンイ
オンを注入することにより形成される。このバッファ層
３１に対するイオンのドーズ量ｎ１は、キャリアの移動
度をμ（ｃｍ2／Ｖ・s）、アノード層２１の長さをｄ
（ｃｍ）、ゲート電極１８及び定格電圧におけるチャネ
ル幅１ｃｍ当りのドレイン電流をＩＤ、電子の電荷量を
ｑ（Ｃ）としたとき、式（４）を満たすことが望まし
い。
【００２１】 ５／８・（ＩＤ・ｄ）／（ｑ・μ）≦ｎ１ …（４） 上記ドーズ量及び前述したシート抵抗値は、バッファ層
３１の有無に拘わらず、同一の関係式となる。
３１の有無に拘わらず、同一の関係式となる。
【００２２】また、このｎ型バッファ層３１のシート抵
抗値Ｒｓは、上記式（１）に示す条件を満たすことが望
ましい。このｎ型バッファ層３１は、定格電圧範囲にお
いて、アノード層２１直下を流れる電子電流による電圧
降下を小さくする。このため、アノード層２１から活性
層１３にホールが注入されることを防止できる。
抗値Ｒｓは、上記式（１）に示す条件を満たすことが望
ましい。このｎ型バッファ層３１は、定格電圧範囲にお
いて、アノード層２１直下を流れる電子電流による電圧
降下を小さくする。このため、アノード層２１から活性
層１３にホールが注入されることを防止できる。
【００２３】ところで、ｎ型バッファ層３１が無く、し
かも、アノード層２１の直下に位置する活性層１３のシ
ート抵抗値が式（１）の条件より大きい場合、このＬＤ
ＭＯＳは、図５に破線で示すように、定格電圧範囲内で
ＩＧＢＴと同様の動作をする。しかし、第２の実施例に
おいて、μ＝４００（ｃｍ2／Ｖ・s）、ｄ＝１．５×１
０-4（ｃｍ）、ＩＤ＝９．４（Ａ／ｃｍ）に対し、ドー
ズ量ｎ２は、ほぼ１．４×１０13／ｃｍ2に設定されて
いる。したがって、このＬＤＭＯＳにおいて、アノード
層２１は定格電圧範囲内でＬＤＭＯＳの動作に何ら寄与
しない。
かも、アノード層２１の直下に位置する活性層１３のシ
ート抵抗値が式（１）の条件より大きい場合、このＬＤ
ＭＯＳは、図５に破線で示すように、定格電圧範囲内で
ＩＧＢＴと同様の動作をする。しかし、第２の実施例に
おいて、μ＝４００（ｃｍ2／Ｖ・s）、ｄ＝１．５×１
０-4（ｃｍ）、ＩＤ＝９．４（Ａ／ｃｍ）に対し、ドー
ズ量ｎ２は、ほぼ１．４×１０13／ｃｍ2に設定されて
いる。したがって、このＬＤＭＯＳにおいて、アノード
層２１は定格電圧範囲内でＬＤＭＯＳの動作に何ら寄与
しない。
【００２４】上記第２の実施例によれば、ドレイン層１
６及びアノード層２１を抵抗率が低いｎ型バッファ層３
１内に形成している。このため、第１の実施例と同様の
効果を得ることができる。しかも、ｎ型バッファ層３１
を設けることにより、アノード層２１直下の抵抗率を所
要の値に容易に設定できる。
６及びアノード層２１を抵抗率が低いｎ型バッファ層３
１内に形成している。このため、第１の実施例と同様の
効果を得ることができる。しかも、ｎ型バッファ層３１
を設けることにより、アノード層２１直下の抵抗率を所
要の値に容易に設定できる。
【００２５】図６は、本発明の第３の実施例を示すもの
であり、第２の実施例と同一部分には同一符号を付し異
なる部分についてのみ説明する。図４に示す第２の実施
例において、ゲート電極１８に電圧が印加され、且つ、
ドレイン層１６に印加される電圧が高い場合、ｎ型バッ
ファ層３１の端部に電流が集中し、この部分の電界が強
くなる。このため、アバランシェ電流が発生する。この
アバランシェ電流は、寄生ｐｎｐトランジスタのベース
電流となり、ＬＤＭＯＳが図５に示すように定格電圧範
囲内でＩＧＢＴと同様の動作をする虞がある。
であり、第２の実施例と同一部分には同一符号を付し異
なる部分についてのみ説明する。図４に示す第２の実施
例において、ゲート電極１８に電圧が印加され、且つ、
ドレイン層１６に印加される電圧が高い場合、ｎ型バッ
ファ層３１の端部に電流が集中し、この部分の電界が強
くなる。このため、アバランシェ電流が発生する。この
アバランシェ電流は、寄生ｐｎｐトランジスタのベース
電流となり、ＬＤＭＯＳが図５に示すように定格電圧範
囲内でＩＧＢＴと同様の動作をする虞がある。
【００２６】そこで、第３の実施例では、図６に示すよ
うに、ＬＯＣＯＳ酸化膜１７の直下の活性層１３内に、
前記ｎ型バッファ層３１に隣接するｎ型オフセット層４
１を形成している。このオフセット層４１により、大電
流下においてバッファ層３１の端部の電界が緩和され、
寄生ｐｎｐトランジスタへのベース電流の供給を抑える
ことができる。このｎ型オフセット層４１は、例えばリ
ンイオンを活性層１３にイオン注入することにより形成
される。このリンイオンの正味のドーズ量は、例えばほ
ぼ１．５×１０12以上４×１０12／ｃｍ2以下の範囲で
あることが望ましい。
うに、ＬＯＣＯＳ酸化膜１７の直下の活性層１３内に、
前記ｎ型バッファ層３１に隣接するｎ型オフセット層４
１を形成している。このオフセット層４１により、大電
流下においてバッファ層３１の端部の電界が緩和され、
寄生ｐｎｐトランジスタへのベース電流の供給を抑える
ことができる。このｎ型オフセット層４１は、例えばリ
ンイオンを活性層１３にイオン注入することにより形成
される。このリンイオンの正味のドーズ量は、例えばほ
ぼ１．５×１０12以上４×１０12／ｃｍ2以下の範囲で
あることが望ましい。
【００２７】上記第３の実施例によれば、定常電圧範囲
におけるＩＧＢＴ動作を確実に抑制でき、ＬＤＭＯＳの
耐圧を向上できる。しかも、ＥＳＤ時には第２の実施例
と同様の動作により、良好なＥＳＤ耐量を得ることがで
きる。
におけるＩＧＢＴ動作を確実に抑制でき、ＬＤＭＯＳの
耐圧を向上できる。しかも、ＥＳＤ時には第２の実施例
と同様の動作により、良好なＥＳＤ耐量を得ることがで
きる。
【００２８】図７は、本発明の第４の実施例を示すもの
である。この実施例は、第１乃至第３の実施例に示すよ
うな、ｐ＋型アノード層２１を有するＬＤＭＯＳからな
る第１のデバイス５１とｐ＋型アノード層２１を持たな
い従来構造のＬＤＭＯＳからなる第２のデバイス５２を
パッド５３と接地間に並列接続している。第１、第２の
デバイス５１、５２のゲート電極は、例えばパッド５４
に接続されている。このとき、第１のデバイス５１の静
耐圧が第２のデバイスより低く設定されることが望まし
い。
である。この実施例は、第１乃至第３の実施例に示すよ
うな、ｐ＋型アノード層２１を有するＬＤＭＯＳからな
る第１のデバイス５１とｐ＋型アノード層２１を持たな
い従来構造のＬＤＭＯＳからなる第２のデバイス５２を
パッド５３と接地間に並列接続している。第１、第２の
デバイス５１、５２のゲート電極は、例えばパッド５４
に接続されている。このとき、第１のデバイス５１の静
耐圧が第２のデバイスより低く設定されることが望まし
い。
【００２９】このような構成とすることにより、ＥＳＤ
時において、第１のデバイス５１が第２のデバイス５２
より速く動作する。このため、第２のデバイス５２の破
壊を防止できる。
時において、第１のデバイス５１が第２のデバイス５２
より速く動作する。このため、第２のデバイス５２の破
壊を防止できる。
【００３０】図８は、本発明の第５の実施例を示すもの
である。この実施例は、第４の実施例を変形したもので
あり、図７と同一部分には同一符号を付す。この実施例
は、ｐ＋型アノード層２１を有する第１のデバイス５１
と、ｐ＋型アノード層２１を持たない複数の第２のデバ
イス５２を接続する場合の例を示している。このよう
に、複数のデバイスを接続する場合、ＥＳＤ耐量の大き
い第１のデバイス５１をパッドの近傍に配置する。すな
わち、ソース層Ｓが接続されるパッド６１は第２層のア
ルミニウム（２Ａｌ）からなるソース配線６２に接続さ
れ、ドレイン層Ｄが接続されるパッド６３は第２層のア
ルミニウム（２Ａｌ）からなるドレイン配線６４に接続
されている。前記パッド６１、６３の近傍には第１のデ
バイス５１が配設され、これらパッド６１、６３から離
間した位置に複数の第２のデバイス５２が配設される。
これら第１、第２のデバイス５１、５２の各ソース電極
１９はソース配線６２に接続され、各ドレイン電極２０
はドレイン配線６４に接続されている。
である。この実施例は、第４の実施例を変形したもので
あり、図７と同一部分には同一符号を付す。この実施例
は、ｐ＋型アノード層２１を有する第１のデバイス５１
と、ｐ＋型アノード層２１を持たない複数の第２のデバ
イス５２を接続する場合の例を示している。このよう
に、複数のデバイスを接続する場合、ＥＳＤ耐量の大き
い第１のデバイス５１をパッドの近傍に配置する。すな
わち、ソース層Ｓが接続されるパッド６１は第２層のア
ルミニウム（２Ａｌ）からなるソース配線６２に接続さ
れ、ドレイン層Ｄが接続されるパッド６３は第２層のア
ルミニウム（２Ａｌ）からなるドレイン配線６４に接続
されている。前記パッド６１、６３の近傍には第１のデ
バイス５１が配設され、これらパッド６１、６３から離
間した位置に複数の第２のデバイス５２が配設される。
これら第１、第２のデバイス５１、５２の各ソース電極
１９はソース配線６２に接続され、各ドレイン電極２０
はドレイン配線６４に接続されている。
【００３１】上記第５の実施例によれば、ＥＳＤ耐量の
大きい第１のデバイス５１をパッドの近傍に配置してい
るため、ＥＳＤ時に第２のデバイス５２を確実に保護す
ることができる。
大きい第１のデバイス５１をパッドの近傍に配置してい
るため、ＥＳＤ時に第２のデバイス５２を確実に保護す
ることができる。
【００３２】また、ＬＤＭＯＳにｐ＋型アノード層２１
を設けることにより、ＬＤＭＯＳのチャネル長方向の長
さが長くなり、素子面積の増大を招く。そこで、ＥＳＤ
耐量を十分確保できる分だけ、ｐ＋型アノード層２１を
有したＬＤＭＯＳを形成し、残りの素子を通常のＬＤＭ
ＯＳとする。このような構成とすることにより、素子面
積をそれ程犠牲にすることなく、ＬＤＭＯＳのＥＳＤ耐
量を向上させることができる。
を設けることにより、ＬＤＭＯＳのチャネル長方向の長
さが長くなり、素子面積の増大を招く。そこで、ＥＳＤ
耐量を十分確保できる分だけ、ｐ＋型アノード層２１を
有したＬＤＭＯＳを形成し、残りの素子を通常のＬＤＭ
ＯＳとする。このような構成とすることにより、素子面
積をそれ程犠牲にすることなく、ＬＤＭＯＳのＥＳＤ耐
量を向上させることができる。
【００３３】ここでは、２層配線を用いた場合のレイア
ウトを例に説明したが、３層以上の配線を用いた場合に
も適用できる。また、第２層目の配線をアルミニウムと
したが、他の金属材料を適用することも可能である。
ウトを例に説明したが、３層以上の配線を用いた場合に
も適用できる。また、第２層目の配線をアルミニウムと
したが、他の金属材料を適用することも可能である。
【００３４】図９は、本発明の第６の実施例を示すもの
であり、図６に示す第３の実施例と同一部分には同一符
号を付す。上記第1乃至５の実施例ではｎ型活性層１３
内にベース層、ソース層、ドレイン層、アノード層を形
成した。これに対し、この実施例はｐ型活性層７１を用
いている。この場合、ｎ型オフセット層７２は、ゲート
電極１８の下方まで延出されている。
であり、図６に示す第３の実施例と同一部分には同一符
号を付す。上記第1乃至５の実施例ではｎ型活性層１３
内にベース層、ソース層、ドレイン層、アノード層を形
成した。これに対し、この実施例はｐ型活性層７１を用
いている。この場合、ｎ型オフセット層７２は、ゲート
電極１８の下方まで延出されている。
【００３５】上記第６の実施例によれば、ｎ型オフセッ
ト層７２をゲート電極１８の下方まで延出することによ
り、ｐ型活性層７１を用いて本発明のＬＤＭＯＳを形成
できる。
ト層７２をゲート電極１８の下方まで延出することによ
り、ｐ型活性層７１を用いて本発明のＬＤＭＯＳを形成
できる。
【００３６】図１０は、本発明の第７の実施例を示すも
のである。この実施例はＳＯＩ（Silicon On Insulato
r）基板８０を用いた場合を示している。すなわち、こ
のＳＯＩ基板８０は、ｐ型シリコン基板８１と、ｎ型シ
リコン基板８２と、これらの相互間に設けられたＳｉＯ
2層８３とにより構成されている。このうちｎ型シリコ
ン基板８２内に図４と同様にＬＤＭＯＳが形成されてい
る。図１０において、図４と同一部分には同一符号を付
す。
のである。この実施例はＳＯＩ（Silicon On Insulato
r）基板８０を用いた場合を示している。すなわち、こ
のＳＯＩ基板８０は、ｐ型シリコン基板８１と、ｎ型シ
リコン基板８２と、これらの相互間に設けられたＳｉＯ
2層８３とにより構成されている。このうちｎ型シリコ
ン基板８２内に図４と同様にＬＤＭＯＳが形成されてい
る。図１０において、図４と同一部分には同一符号を付
す。
【００３７】第７の実施例によれば、ＳＯＩ基板８０内
に本発明のアノード層２１を有するＬＤＭＯＳを形成し
ている。このため、アノード層２１の作用によりＥＳＤ
耐量を向上できる。しかも、活性層としてのｎ型シリコ
ン基板８２の直下が絶縁体層としてのＳｉＯ2層８３で
あるため、通常のバルクシリコンを用いた場合に比べて
破壊電圧を高めることが可能である。
に本発明のアノード層２１を有するＬＤＭＯＳを形成し
ている。このため、アノード層２１の作用によりＥＳＤ
耐量を向上できる。しかも、活性層としてのｎ型シリコ
ン基板８２の直下が絶縁体層としてのＳｉＯ2層８３で
あるため、通常のバルクシリコンを用いた場合に比べて
破壊電圧を高めることが可能である。
【００３８】第７の実施例は、第２の実施例の構成をＳ
ＯＩ基板に適用した場合ついて説明したが、これに限ら
ず、他の実施例の構成を適用することも可能である。
ＯＩ基板に適用した場合ついて説明したが、これに限ら
ず、他の実施例の構成を適用することも可能である。
【００３９】図１１は、本発明の第８の実施例を示して
いる。上記第１乃至第７の実施例において、ドレイン層
１６とアノード層２１の深さは同等として示している。
この実施例では、アノード層９１をドレイン層１６より
深く形成し、且つアノード層９１の一部とドレイン層１
６の一部とをオーバーラップさせている。このような構
成とすることにより、アノード層９１を形成する際のマ
スクがずれた場合においてもアノード層９１の幅ｄを一
定とすることができる。したがって、アノード層９１直
下の活性層１３や、バッファ層３１のシート抵抗ＳＲの
値を正確に設定できる。
いる。上記第１乃至第７の実施例において、ドレイン層
１６とアノード層２１の深さは同等として示している。
この実施例では、アノード層９１をドレイン層１６より
深く形成し、且つアノード層９１の一部とドレイン層１
６の一部とをオーバーラップさせている。このような構
成とすることにより、アノード層９１を形成する際のマ
スクがずれた場合においてもアノード層９１の幅ｄを一
定とすることができる。したがって、アノード層９１直
下の活性層１３や、バッファ層３１のシート抵抗ＳＲの
値を正確に設定できる。
【００４０】図１２、図１３は、本発明の第９の実施例
を示すものであり、第１乃至第８の実施例と同一部分に
は同一符号を付す。図１３は、図１２のＸＩＩＩ−ＸＩ
ＩＩ線に沿った断面図である。
を示すものであり、第１乃至第８の実施例と同一部分に
は同一符号を付す。図１３は、図１２のＸＩＩＩ−ＸＩ
ＩＩ線に沿った断面図である。
【００４１】図１２、図１３に示すように、ｐ＋型アノ
ード層２１はｎ＋型ドレイン層１６の長手方向の中央部
に形成され、アノード層２１はドレイン層１６の端部に
形成されていない。さらに、ｎ＋型ソース層１５は、前
記アノード層２１と対応する部分にのみ形成され、ゲー
ト電極１８のコーナー部近傍には形成されていない。す
なわち、ゲート電極１８のコーナー部近傍にはチャネル
領域が形成されていない。換言すれば、ドレイン層１６
はチャネル幅より長く形成され、アノード層２１は、チ
ャネル領域に対応して形成されている。図１２は、ドレ
イン層１６の一方の端部のみを示しているが、図示せぬ
他方の端部も同様の構成とされている。
ード層２１はｎ＋型ドレイン層１６の長手方向の中央部
に形成され、アノード層２１はドレイン層１６の端部に
形成されていない。さらに、ｎ＋型ソース層１５は、前
記アノード層２１と対応する部分にのみ形成され、ゲー
ト電極１８のコーナー部近傍には形成されていない。す
なわち、ゲート電極１８のコーナー部近傍にはチャネル
領域が形成されていない。換言すれば、ドレイン層１６
はチャネル幅より長く形成され、アノード層２１は、チ
ャネル領域に対応して形成されている。図１２は、ドレ
イン層１６の一方の端部のみを示しているが、図示せぬ
他方の端部も同様の構成とされている。
【００４２】上記構成によれば、通常動作時において、
ゲート電極にハイレベルとされた際、ドレイン層１６の
端部に電流が集中することを防止できる。ドレイン層１
６の端部に電流が集中した場合、ドレイン層１６の端部
のみが導通し、ドレイン層１６の全体が導通しないこと
がある。しかし、第９の実施例によれば、ドレイン層１
６の長手方向端部に電流が集中せず、ドレイン層１６の
長手方向のほぼ全体に電流が流れる。したがって、ドレ
イン層１６の全体が導通し、ドレイン層１６の全体がサ
イリスタ動作に寄与するため、安定な動作を得ることが
できる。
ゲート電極にハイレベルとされた際、ドレイン層１６の
端部に電流が集中することを防止できる。ドレイン層１
６の端部に電流が集中した場合、ドレイン層１６の端部
のみが導通し、ドレイン層１６の全体が導通しないこと
がある。しかし、第９の実施例によれば、ドレイン層１
６の長手方向端部に電流が集中せず、ドレイン層１６の
長手方向のほぼ全体に電流が流れる。したがって、ドレ
イン層１６の全体が導通し、ドレイン層１６の全体がサ
イリスタ動作に寄与するため、安定な動作を得ることが
できる。
【００４３】上記第９の実施例は、第１乃至第８の実施
例に適用することが可能であり、第９の実施例と同様の
効果を得ることができる。
例に適用することが可能であり、第９の実施例と同様の
効果を得ることができる。
【００４４】図１４は、本発明の第１０の実施例を示す
ものであり、図７に示す第４の実施例を変形したもので
ある。この実施例は、ＬＤＭＯＳにより、インダクタン
スからなる負荷を駆動する場合を示している。
ものであり、図７に示す第４の実施例を変形したもので
ある。この実施例は、ＬＤＭＯＳにより、インダクタン
スからなる負荷を駆動する場合を示している。
【００４５】例えば電源Ｅの正極はインダクタンスＬの
一端に接続されている。このインダクタンスＬの他端
は、上記第１の実施例乃至第９の実施例に示す本発明の
ｎ型ＬＤＭＯＳ１０１のドレインと、通常構成のｎ型Ｌ
ＤＭＯＳ１０２のドレインに接続されている。このＬＤ
ＭＯＳ１０１は、ＬＤＭＯＳ１０２の保護素子として機
能する。これらＬＤＭＯＳ１０１、１０２のソースは前
記電源Ｅの負極に接続されている。前記ＬＤＭＯＳ１０
１のゲートは前記ノードＮ１に接続されている。前記Ｌ
ＤＭＯＳ１０２のゲートは、例えば抵抗１０３を介して
ノードＮ１に接続されている。抵抗１０３はＬＤＭＯＳ
１０１がＬＤＭＯＳ１０２より先にオンし、先にオフす
るように設定する機能を有している。
一端に接続されている。このインダクタンスＬの他端
は、上記第１の実施例乃至第９の実施例に示す本発明の
ｎ型ＬＤＭＯＳ１０１のドレインと、通常構成のｎ型Ｌ
ＤＭＯＳ１０２のドレインに接続されている。このＬＤ
ＭＯＳ１０１は、ＬＤＭＯＳ１０２の保護素子として機
能する。これらＬＤＭＯＳ１０１、１０２のソースは前
記電源Ｅの負極に接続されている。前記ＬＤＭＯＳ１０
１のゲートは前記ノードＮ１に接続されている。前記Ｌ
ＤＭＯＳ１０２のゲートは、例えば抵抗１０３を介して
ノードＮ１に接続されている。抵抗１０３はＬＤＭＯＳ
１０１がＬＤＭＯＳ１０２より先にオンし、先にオフす
るように設定する機能を有している。
【００４６】ＬＤＭＯＳ１０１をこのように動作させる
ためには、抵抗１０３を用いる以外に他の構成を適用す
ることが可能である。例えばＬＤＭＯＳ１０２のゲート
をノードＮ１とは別のノードに接続し、ノードＮ１に供
給される信号より遅延された信号を用いてもよい。
ためには、抵抗１０３を用いる以外に他の構成を適用す
ることが可能である。例えばＬＤＭＯＳ１０２のゲート
をノードＮ１とは別のノードに接続し、ノードＮ１に供
給される信号より遅延された信号を用いてもよい。
【００４７】前記ＬＤＭＯＳ１０２のゲートと抵抗１０
３の接続ノードＮ０と前記インダクタンスＬの他端との
相互間にはツェナーダイオード１０４、１０５、１０６
が直列接続されている。さらに、前記ノードＮ０と前記
ＬＤＭＯＳ１０１、１０２のソースとの相互間には、ツ
ェナーダイオード１０７、１０８が直列接続されてい
る。前記ツェナーダイオード１０４〜１０８は前記ＬＤ
ＭＯＳ１０１、１０２のドレイン電圧及びＬＤＭＯＳ１
０２のゲート電圧をクランプする機能を有している。
３の接続ノードＮ０と前記インダクタンスＬの他端との
相互間にはツェナーダイオード１０４、１０５、１０６
が直列接続されている。さらに、前記ノードＮ０と前記
ＬＤＭＯＳ１０１、１０２のソースとの相互間には、ツ
ェナーダイオード１０７、１０８が直列接続されてい
る。前記ツェナーダイオード１０４〜１０８は前記ＬＤ
ＭＯＳ１０１、１０２のドレイン電圧及びＬＤＭＯＳ１
０２のゲート電圧をクランプする機能を有している。
【００４８】ツェナーダイオード１０４〜１０８による
ＬＤＭＯＳ１０１、１０２のクランプ電圧をＢＶ１、Ｌ
ＤＭＯＳ１０２の耐圧をＢＶ２、保護素子としてのＬＤ
ＭＯＳ１０１の耐圧をＢＶ３とすると、これらの関係は
次のように設定されている。
ＬＤＭＯＳ１０１、１０２のクランプ電圧をＢＶ１、Ｌ
ＤＭＯＳ１０２の耐圧をＢＶ２、保護素子としてのＬＤ
ＭＯＳ１０１の耐圧をＢＶ３とすると、これらの関係は
次のように設定されている。
【００４９】ＢＶ１＜ＢＶ３＜ＢＶ２図１５を参照し
て、図１０に示す回路の動作について説明する。ノード
Ｎ１にハイレベルの信号が供給されると、先ず、ＬＤＭ
ＯＳ１０２がオンし、この後、ＬＤＭＯＳ１０１がオン
する。すなわち、ＬＤＭＯＳ１０１は抵抗１０３によ
り、ゲート電極の充電が遅延されているため、ＬＤＭＯ
Ｓ１０２より遅れてオンする。このようにして、ＬＤＭ
ＯＳ１０１、１０２がオンすると、ＬＤＭＯＳ１０１、
１０２のドレイン、ソース間電圧ＶＤＳは、電源電圧Ｖ
ｃｃから接地電位となる。これに従い、ＬＤＭＯＳ１０
１、１０２のドレイン、ソース間電流ＩＤＳは、直線的
に増加する。
て、図１０に示す回路の動作について説明する。ノード
Ｎ１にハイレベルの信号が供給されると、先ず、ＬＤＭ
ＯＳ１０２がオンし、この後、ＬＤＭＯＳ１０１がオン
する。すなわち、ＬＤＭＯＳ１０１は抵抗１０３によ
り、ゲート電極の充電が遅延されているため、ＬＤＭＯ
Ｓ１０２より遅れてオンする。このようにして、ＬＤＭ
ＯＳ１０１、１０２がオンすると、ＬＤＭＯＳ１０１、
１０２のドレイン、ソース間電圧ＶＤＳは、電源電圧Ｖ
ｃｃから接地電位となる。これに従い、ＬＤＭＯＳ１０
１、１０２のドレイン、ソース間電流ＩＤＳは、直線的
に増加する。
【００５０】一方、ノードＮ１に供給される信号がロー
レベルとなると、先ずＬＤＭＯＳ１０１がオフしようと
し、この後、抵抗１０３によりＬＤＭＯＳ１０１より遅
れてＬＤＭＯＳ１０２がオフする。すると、インダクタ
ンスＬの逆起電圧により、ＬＤＭＯＳ１０２、１０１の
ドレイン、ソース間電圧ＶＤＳは、急激に上昇する。こ
のとき、前記クランプ電圧とＬＤＭＯＳ１０１、１０２
の耐圧の関係により、ツェナーダイオード１０４〜１０
８が導通する。このうち、ツェナーダイオード１０４〜
１０６の電圧によりＬＤＭＯＳ１０２のゲートが充電さ
れ、ＬＤＭＯＳ１０２はオン状態になる。ノードＮ０の
電位Ｖ１は上昇するが、抵抗１０３によりノードＮ１の
電位Ｖ０は殆んど上昇しない。したがって、ＬＤＭＯＳ
１０１はオフ状態に保持される。このため、ＬＤＭＯＳ
１０２を介してインダクタンスＬの逆起電圧に応じた電
流が流れ、ＬＤＭＯＳ１０１には電流が流れない。この
ようにして、インダクタンスＬのエネルギーが放出され
ると、ＬＤＭＯＳ１０２がオフする。
レベルとなると、先ずＬＤＭＯＳ１０１がオフしようと
し、この後、抵抗１０３によりＬＤＭＯＳ１０１より遅
れてＬＤＭＯＳ１０２がオフする。すると、インダクタ
ンスＬの逆起電圧により、ＬＤＭＯＳ１０２、１０１の
ドレイン、ソース間電圧ＶＤＳは、急激に上昇する。こ
のとき、前記クランプ電圧とＬＤＭＯＳ１０１、１０２
の耐圧の関係により、ツェナーダイオード１０４〜１０
８が導通する。このうち、ツェナーダイオード１０４〜
１０６の電圧によりＬＤＭＯＳ１０２のゲートが充電さ
れ、ＬＤＭＯＳ１０２はオン状態になる。ノードＮ０の
電位Ｖ１は上昇するが、抵抗１０３によりノードＮ１の
電位Ｖ０は殆んど上昇しない。したがって、ＬＤＭＯＳ
１０１はオフ状態に保持される。このため、ＬＤＭＯＳ
１０２を介してインダクタンスＬの逆起電圧に応じた電
流が流れ、ＬＤＭＯＳ１０１には電流が流れない。この
ようにして、インダクタンスＬのエネルギーが放出され
ると、ＬＤＭＯＳ１０２がオフする。
【００５１】また、ＬＤＭＯＳ１０１、１０２のドレイ
ンに、ＥＳＤによりサージ電圧が印加された場合、ツェ
ナーダイオードによりＬＤＭＯＳ１０２がオンするのに
比べてＬＤＭＯＳ１０１の方が速くオンする。ツェナー
ダイオードの素子面積は、コストの面から十分に大きく
できない。換言すれば、ＬＤＭＯＳ１０２のゲート容量
は大きく、ＥＳＤのような高速パルスに対応するのに十
分な駆動電流は得られない。このため、ＬＤＭＯＳ１０
１のアバランシェ降伏の方が高速である。したがって、
ＬＤＭＯＳ１０１のサイリスタ動作により、サージ電圧
に応じた電流の殆どはＬＤＭＯＳ１０１に流れ、ＬＤＭ
ＯＳ１０２の破壊を防止することができる。
ンに、ＥＳＤによりサージ電圧が印加された場合、ツェ
ナーダイオードによりＬＤＭＯＳ１０２がオンするのに
比べてＬＤＭＯＳ１０１の方が速くオンする。ツェナー
ダイオードの素子面積は、コストの面から十分に大きく
できない。換言すれば、ＬＤＭＯＳ１０２のゲート容量
は大きく、ＥＳＤのような高速パルスに対応するのに十
分な駆動電流は得られない。このため、ＬＤＭＯＳ１０
１のアバランシェ降伏の方が高速である。したがって、
ＬＤＭＯＳ１０１のサイリスタ動作により、サージ電圧
に応じた電流の殆どはＬＤＭＯＳ１０１に流れ、ＬＤＭ
ＯＳ１０２の破壊を防止することができる。
【００５２】上記第１０の実施例によれば、通常の構成
のＬＤＭＯＳ１０２に本発明の構成のＬＤＭＯＳ１０１
を保護素子として並列接続し、通常動作時に両ＬＤＭＯ
Ｓ１０１、１０２を動作している。このため、必要な電
流容量を得ることができる。
のＬＤＭＯＳ１０２に本発明の構成のＬＤＭＯＳ１０１
を保護素子として並列接続し、通常動作時に両ＬＤＭＯ
Ｓ１０１、１０２を動作している。このため、必要な電
流容量を得ることができる。
【００５３】しかも、ＬＤＭＯＳ１０１、１０２がオフ
する際、ＬＤＭＯＳ１０１は抵抗１０３によりオフ状態
に保持され、インダクタンスＬの逆起電力に応じた電流
の殆どは、ツェナーダイオード１０４〜１０８によりオ
ン状態に保持されるＬＤＭＯＳ１０２に流れる。このた
め、過大な電流により、ＬＤＭＯＳ１０１の寄生サイリ
スタが動作して電流を切断することができなくなること
を防止できる。したがって、回路の安定性を向上するこ
とができる。
する際、ＬＤＭＯＳ１０１は抵抗１０３によりオフ状態
に保持され、インダクタンスＬの逆起電力に応じた電流
の殆どは、ツェナーダイオード１０４〜１０８によりオ
ン状態に保持されるＬＤＭＯＳ１０２に流れる。このた
め、過大な電流により、ＬＤＭＯＳ１０１の寄生サイリ
スタが動作して電流を切断することができなくなること
を防止できる。したがって、回路の安定性を向上するこ
とができる。
【００５４】さらに、サージ電圧が印加された場合、Ｌ
ＤＭＯＳ１０２より耐圧の低いＬＤＭＯＳ１０１が、ツ
ェナーダイオード１０４〜１０８より先にオンする。し
たがって、ＬＤＭＯＳ１０２を確実に保護することがで
きる。
ＤＭＯＳ１０２より耐圧の低いＬＤＭＯＳ１０１が、ツ
ェナーダイオード１０４〜１０８より先にオンする。し
たがって、ＬＤＭＯＳ１０２を確実に保護することがで
きる。
【００５５】図１６は、本発明の第１１の実施例を示し
ている。この実施例は、図７に示す第４の実施例を変形
したものである。
ている。この実施例は、図７に示す第４の実施例を変形
したものである。
【００５６】図１６において、第１乃至第９の実施例に
示すような、ｐ＋型アノード層２１を有するＬＤＭＯＳ
１１１とｐ＋型アノード層２１を持たない従来構造のＬ
ＤＭＯＳ１１２をパッド５３と接地間に並列接続してい
る。ＬＤＭＯＳ１１２のゲートは信号の入力ノードＮ２
に接続され、ＬＤＭＯＳ１１１のゲートは抵抗１１３を
介して接地されている。
示すような、ｐ＋型アノード層２１を有するＬＤＭＯＳ
１１１とｐ＋型アノード層２１を持たない従来構造のＬ
ＤＭＯＳ１１２をパッド５３と接地間に並列接続してい
る。ＬＤＭＯＳ１１２のゲートは信号の入力ノードＮ２
に接続され、ＬＤＭＯＳ１１１のゲートは抵抗１１３を
介して接地されている。
【００５７】第４の実施例において、ｐ＋型アノード層
２１を有するＬＤＭＯＳからなる第１のデバイス５１
は、通常動作時にｐ＋型アノード層２１を持たない従来
構造のＬＤＭＯＳからなる第２のデバイス５２とともに
動作する。
２１を有するＬＤＭＯＳからなる第１のデバイス５１
は、通常動作時にｐ＋型アノード層２１を持たない従来
構造のＬＤＭＯＳからなる第２のデバイス５２とともに
動作する。
【００５８】これに対して、第１１の実施例において、
ＬＤＭＯＳ１１１は、通常動作時には動作せずオフして
おり、ＥＳＤが発生した場合、オンする。このため、Ｌ
ＤＭＯＳ１１２を確実に保護することができる。
ＬＤＭＯＳ１１１は、通常動作時には動作せずオフして
おり、ＥＳＤが発生した場合、オンする。このため、Ｌ
ＤＭＯＳ１１２を確実に保護することができる。
【００５９】しかも、ＬＤＭＯＳ１１１は、通常動作時
にオフしている。このため、アノード層２１が定格電圧
において動作しないような構成を設ける必要がない。す
なわち、第２、第３の実施例のように、図４、図６に示
すバッファ層３１を必要としない。したがって、製造を
容易化することができる。
にオフしている。このため、アノード層２１が定格電圧
において動作しないような構成を設ける必要がない。す
なわち、第２、第３の実施例のように、図４、図６に示
すバッファ層３１を必要としない。したがって、製造を
容易化することができる。
【００６０】尚、上記各実施例において、ｐ＋型アノー
ド層２１、９１を有したＬＤＭＯＳがラッチするために
は、前述したようにアノード層の端部で生じるアバラン
シェ電流が大きな役割を果たしており、ｐ＋型アノード
層がないＬＤＭＯＳに比べ静耐圧を下げることが必要で
ある。静耐圧を下げる方法としては、例えば図６に示す
ように、ｐ＋型アノード層２１を有したＬＤＭＯＳのド
リフト長ＬＤをｐ型アノード層２１がないＬＤＭＯＳよ
り短くすればよい。
ド層２１、９１を有したＬＤＭＯＳがラッチするために
は、前述したようにアノード層の端部で生じるアバラン
シェ電流が大きな役割を果たしており、ｐ＋型アノード
層がないＬＤＭＯＳに比べ静耐圧を下げることが必要で
ある。静耐圧を下げる方法としては、例えば図６に示す
ように、ｐ＋型アノード層２１を有したＬＤＭＯＳのド
リフト長ＬＤをｐ型アノード層２１がないＬＤＭＯＳよ
り短くすればよい。
【００６１】また、上記第１乃至第７の実施例におい
て、各半導体層の導電型を全て逆の導電型としても同様
に実施することが可能である。
て、各半導体層の導電型を全て逆の導電型としても同様
に実施することが可能である。
【００６２】その他、本発明の要旨を変えない範囲にお
いて種々変形実施可能なことは勿論である。
いて種々変形実施可能なことは勿論である。
【００６３】
【発明の効果】以上、詳述したように本発明によれば、
ＥＳＤ時にドレイン層の端部における電流集中を緩和で
き、大電流における保持電圧を従来のＬＤＭＯＳに比べ
て低くすることが可能であり、ＥＳＤ耐量を向上し得る
半導体装置を提供できる。
ＥＳＤ時にドレイン層の端部における電流集中を緩和で
き、大電流における保持電圧を従来のＬＤＭＯＳに比べ
て低くすることが可能であり、ＥＳＤ耐量を向上し得る
半導体装置を提供できる。
【図１】本発明の第１の実施例に係る半導体装置を示す
断面図。
断面図。
【図２】図１に示す装置の定格電圧における動作を示す
特性図。
特性図。
【図３】図１に示す装置のＥＳＤ時における動作を示す
特性図。
特性図。
【図４】本発明の第２の実施例に係る半導体装置を示す
断面図。
断面図。
【図５】図４に示す装置の定格電圧における動作とＩＧ
ＢＴの動作を示す特性図。
ＢＴの動作を示す特性図。
【図６】本発明の第３の実施例に係る半導体装置を示す
断面図。
断面図。
【図７】本発明の第４の実施例に係る半導体装置を示す
ブロック図。
ブロック図。
【図８】本発明の第５の実施例に係る半導体装置を示す
平面図。
平面図。
【図９】本発明の第６の実施例に係る半導体装置を示す
断面図。
断面図。
【図１０】本発明の第７の実施例に係る半導体装置を示
す断面図。
す断面図。
【図１１】本発明の第８の実施例に係る半導体装置を示
す断面図。
す断面図。
【図１２】本発明の第９の実施例に係る半導体装置の一
部を示す平面図。
部を示す平面図。
【図１３】図１２のＸＩＩＩ−ＸＩＩＩ線に沿った断面
図。
図。
【図１４】本発明の第１０の実施例に係る半導体装置を
示す回路図。
示す回路図。
【図１５】図１４の動作を示す波形図。
【図１６】本発明の第１１の実施例に係る半導体装置を
示す回路図。
示す回路図。
【図１７】従来のＬＤＭＯＳを示す断面図。
１３…ｎ型活性層、 １４…ｐ型ベース層、 １５…ｎ＋型ソース層（Ｓ）、 １６…ｎ＋型ドレイン層（Ｄ）、 １８…ゲート電極（Ｇ）、 ２１…ｐ＋型アノード層、 ３１…ｎ型バッファ層、 ４１…ｎ型オフセット層、 ５１、５２…第１、第２のデバイス、 ６１、６３…パッド、 ６２…ソース配線、 ６４…ドレイン配線、 ７１…活性層、 ７２…ｎ型オフセット層、 ８０…ＳＯＩ基板、 ９１…ｐ＋型アノード層、 ＳＲ…シート抵抗。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/786 Ｈ０１Ｌ 29/78 ３０１Ｓ ６１６Ｓ ６２３Ａ (72)発明者 川口 雄介 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内
Claims (16)
- 【請求項１】 第１導電型の活性層と、 前記活性層の表面領域に形成された第２導電型の第１の
ベース層と、 前記第１のベース層の表面領域に形成された第１導電型
の第１のソース層と、 前記活性層の表面領域に前記第１のベース層から離れて
形成された第１導電型の第１のドレイン層と、 前記第１のベース層と前記第１のドレイン層との間で、
前記第１のドレイン層に隣接して形成された第２導電型
のアノード層と、 前記第１のソース層と前記第１のドレイン層との間で、
前記第１のベース層上に第１のゲート絶縁膜を介して形
成された第１のゲート層と、 前記第１のベース層と前記第１のソース層の表面に形成
されたソース電極と、 前記第１のドレイン層と前記アノード層の表面に形成さ
れたドレイン電極とを有する第１のデバイスを具備し、 前記アノード層は、ＥＳＤ時に前記第１のソース層、第
１のベース層、及び前記活性層とにより寄生サイリスタ
を構成することを特徴とする半導体装置。 - 【請求項２】 前記アノード層は、前記第１のドレイン
層の長手方向ほぼ中央部のみに形成されていることを特
徴とする請求項１記載の半導体装置。 - 【請求項３】 前記第１のソース層は、前記第１のドレ
イン層と平行する領域のみに形成されていることを特徴
とする請求項１記載の半導体装置。 - 【請求項４】 前記アノード層から活性層に電流が注入
しない条件は、前記第１のゲート絶縁膜の膜厚をｔｏｘ
（ｃｍ）、定格のゲート電圧をＶｇ（Ｖ）、定格のドレ
イン電圧をＶｄ（Ｖ）、静耐圧をＶｂ（Ｖ）としたと
き、 Ｖｇ≦２×１０6・ｔｏｘ Ｖｄ≦０．７・Ｖｂ を満足することを特徴とする請求項１記載の半導体装
置。 - 【請求項５】 前記アノード層を取り囲む第１導電型の
バッファ層をさらに具備することを特徴とする請求項１
記載の半導体装置。 - 【請求項６】 前記バッファ層に対する不純物イオンの
ドーズ量ｎ１は、キャリアの移動度をμ（ｃｍ2／Ｖ・
s）、前記アノード層の長さをｄ（ｃｍ）、定格電圧に
おけるチャネル幅１ｃｍ当りのドレイン電流をＩＤ、電
子の電荷量をｑ（Ｃ）としたとき、 ５／８・（ＩＤ・ｄ）／（ｑ・μ）≦ｎ１ を満足することを特徴とする請求項５記載の半導体装
置。 - 【請求項７】 前記アノード層直下の活性層のシート抵
抗値Ｒｓは、アノード層の長さをｄ（ｃｍ）、チャネル
幅１ｃｍ当りの定格のドレイン電流をＩＤとすると、 Ｒｓ≦０．８／ｄ・１／ＩＤ （Ω／□） であることを特徴とする請求項５記載の半導体装置。 - 【請求項８】 前記第１のベース層と前記アノード層と
の間の前記活性層内に、第１導電型のオフセット層が形
成されていることを特徴とする請求項７記載の半導体装
置。 - 【請求項９】 前記オフセット層の不純物イオンのドー
ズ量は、ほぼ１．５×１０12以上４×１０12／ｃｍ2以
下であることを特徴とする請求項８記載の半導体装置。 - 【請求項１０】 前記アノード層は、前記第１のドレイ
ン層より深く形成され、前記アノード層の一部の領域は
前記第１のドレイン層とオーバーラップされていること
を特徴とする請求項１又は２記載の半導体装置。 - 【請求項１１】 活性層内に設けられた第２導電型の第
２のベース層と、 前記第２のベース層内に設けられた第１導電型の第２の
ソース層と、 前記活性層内で第２のソース層から離間された第１導電
型の第２のドレイン層と、 前記第２のソース層と第２のドレイン層間の前記第２の
ベース層の上方にゲート絶縁膜を介して形成された第２
のゲート層とを有する第２のデバイスをさらに具備し、 前記第２のソース層は前記ソース電極に接続され、前記
第２ドレイン層は前記ドレイン電極に接続され、前記第
２のゲート層は前記第１のゲート層とともにゲート電極
に接続されることを特徴とする請求項１記載の半導体装
置。 - 【請求項１２】 前記第１のデバイスは、パッドと前記
第２のデバイスの相互間に配置されていることを特徴と
する請求項１１記載の半導体装置。 - 【請求項１３】 前記第２のデバイスのドレイン電極と
ゲート電極の相互間に接続されたツェナーダイオードを
さらに具備することを特徴とする請求項１１記載の半導
体装置。 - 【請求項１４】 前記第１のデバイスは、前記第２のデ
バイスより先にオフすることを特徴とする請求項１３記
載の半導体装置。 - 【請求項１５】 前記第２のデバイスのゲート電極と入
力ノードの相互間に接続された抵抗をさらに具備するこ
とを特徴とする請求項１４記載の半導体装置。 - 【請求項１６】 前記第１のデバイスのゲート電極に一
端が接続され、他端が接地された抵抗をさらに具備する
ことを特徴とする請求項１１記載の半導体装置。
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|---|---|---|---|
| JP2001050776A JP4357127B2 (ja) | 2000-03-03 | 2001-02-26 | 半導体装置 |
| US09/796,427 US6614077B2 (en) | 2000-03-03 | 2001-03-02 | Semiconductor device improved in ESD reliability |
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|---|---|---|---|
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| JP2001050776A JP4357127B2 (ja) | 2000-03-03 | 2001-02-26 | 半導体装置 |
Publications (2)
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|---|---|
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ID=26586753
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|---|---|---|---|
| JP2001050776A Expired - Lifetime JP4357127B2 (ja) | 2000-03-03 | 2001-02-26 | 半導体装置 |
Country Status (3)
| Country | Link |
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