JP2011054983A - 半導体装置 - Google Patents
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Abstract
【解決手段】保護素子1は、MOS構造のデバイスの一部に、縦型バイポーラトランジスタQ1と寄生バイポーラトランジスタQ2とを形成した構造になっている。N+ドレイン領域3とゲート直下のチャネル領域4との間にはNドリフト領域5が形成されている。N+ソース領域6に隣接してP+ベースコンタクト領域7が形成されている。ソース側に縦型トランジスタQ1を形成して、静電放電時に発生したホール電流を縦型トランジスタQ1に流すようにしたため、N+ドレイン領域のベース側端部での電流集中を緩和できる。
【選択図】図1
Description
前記第1のスイッチング素子は、
基板表面に沿って順に形成される第1ソース領域、第1チャネル領域および第1ドレイン領域と、
前記第1ソース領域に隣接して形成される第1ベースコンタクト領域と、
前記第1ドレイン領域と前記第1チャネル領域との間に形成され、前記第1ドレイン領域と同一の導電型で、かつ前記第1ドレイン領域よりも不純物濃度の少ない第1ドリフト領域と、を有し、
前記第2のスイッチング素子は、
基板表面に沿って順に形成される第2ソース領域、第2チャネル領域および第2ドレイン領域と、
前記第2ソース領域に隣接して形成される第2ベースコンタクト領域と、
前記第2ドレイン領域と前記第2チャネル領域との間に隣接して順に形成される、前記第2ドレイン領域とは異なる導電型のホール注入領域、前記第1ドレイン領域と同じ材料からなる第2ドリフト領域、および第3ドリフト領域と、
前記第2ドレイン領域、前記ホール注入領域および前記前記第2ドリフト領域の下面に形成され、かつ前記第2ドリフト領域の方がゲート側に突き出るように形成されるベース層と、を有する。
図1は本発明の第1の実施形態に係る半導体装置の断面構造を示す図である。図1の半導体装置は、静電放電(ESD)破壊を防止するための保護素子として主に用いられる。図2は図1の半導体装置を保護素子として用いた場合の概略的な回路図である。図2に示すように、保護素子1は、高耐圧デバイス2に並列接続される。高耐圧デバイス2は、例えば横型DMOS(LDMOS:Lateral Double Diffusion MOS)である。
第2の実施形態は、Nドリフト領域とN+ドレイン領域との間に高抵抗領域を設けるものである。
上述したように、LDMOS2と保護素子1が並列接続されている回路において、静電放電時にLDMOS2よりも保護素子1を先に動作させるためには、保護素子1の耐圧をLDMOS2よりも下げる必要がある。このためには、ドレイン側のNドリフト領域の横方向長さを保護素子1とLDMOS2とで調整するのが望ましい。
第4の実施形態は、隣接して配置される2つのドリフト層をLDMOS2に設けるものである。
第5の実施形態は、第2の実施形態の変形例である。
保護素子1は、静電放電が起こったときに、P-活性層8にホールを満たすように動作する。図3に示すように、LDMOS2にも寄生トランジスタQ3が存在しているため、このホール電流により保護素子1の寄生トランジスタQ3がオンする可能性がある。仮に、LDMOS2内の寄生トランジスタQ3がオンしたとすると、ドレイン側からのホールの注入がないため、ドレイン端で電流の集中が起こり、破壊するおそれがある。このため、図13(a)に示すように、LDMOS2と保護素子1を隣接して配置して、保護素子1の周囲を図13(b)に示すように、N+埋め込み層61とDN+埋め込みコンタクト領域62とで囲むことで、LDMOS2にホール電流が流れ込まないようにするのが望ましい。なお、図13(b)は、図13(a)のx-x'線断面図である。
2 LDMOS
3 N+ドレイン領域
4 チャネル領域
5 Nドリフト領域
6 N+ソース領域
7 P+ベースコンタクト領域
8 P-活性層
9 N+埋め込み層
11 DN+埋め込みコンタクト領域
12 N-活性領域
13 Pベース領域
Q1 縦型トランジスタ
Q2,Q3 寄生トランジスタ
Claims (5)
- 互いに並列接続される第1および第2のスイッチング素子を備え、
前記第1のスイッチング素子は、
基板表面に沿って順に形成される第1ソース領域、第1チャネル領域および第1ドレイン領域と、
前記第1ソース領域に隣接して形成される第1ベースコンタクト領域と、
前記第1ドレイン領域と前記第1チャネル領域との間に形成され、前記第1ドレイン領域と同一の導電型で、かつ前記第1ドレイン領域よりも不純物濃度の少ない第1ドリフト領域と、を有し、
前記第2のスイッチング素子は、
基板表面に沿って順に形成される第2ソース領域、第2チャネル領域および第2ドレイン領域と、
前記第2ソース領域に隣接して形成される第2ベースコンタクト領域と、
前記第2ドレイン領域と前記第2チャネル領域との間に隣接して順に形成される、前記第2ドレイン領域とは異なる導電型のホール注入領域、前記第1ドレイン領域と同じ材料からなる第2ドリフト領域、および第3ドリフト領域と、
前記第2ドレイン領域、前記ホール注入領域および前記前記第2ドリフト領域の下面に形成され、かつ前記第2ドリフト領域の方がゲート側に突き出るように形成されるベース層と、を有することを特徴とする半導体装置。 - 前記第2ドリフト領域は、前記第3ドリフト領域よりも不純物濃度が高いことを特徴とする請求項1に記載の半導体装置。
- 前記第1ドリフト領域の基板表面方向の長さは、前記第3ドリフト領域よりも長く設定されることを特徴とする請求項1または2に記載の半導体装置。
- 前記第1ドリフト領域と前記第1ドレイン領域との間に設けられ、不純物濃度が前記第1ドリフト領域より高くて前記第1ドレイン領域より低い第4ドリフト領域を備えることを特徴とする請求項1または2に記載の半導体装置。
- 前記第1ドリフト領域の基板表面方向の長さは、前記第3ドリフト領域よりも長く設定されることを特徴とする請求項4に記載の半導体装置。
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JP2013098402A (ja) * | 2011-11-02 | 2013-05-20 | Renesas Electronics Corp | 半導体装置および半導体装置の製造方法 |
US9064767B2 (en) | 2011-11-07 | 2015-06-23 | Kabushiki Kaisha Toshiba | Solid state imaging device and method of manufacturing the same |
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JP2002026315A (ja) * | 2000-07-06 | 2002-01-25 | Toshiba Corp | 半導体装置 |
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