JP2002094063A - 半導体装置 - Google Patents

半導体装置

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JP2002094063A
JP2002094063A JP2000274434A JP2000274434A JP2002094063A JP 2002094063 A JP2002094063 A JP 2002094063A JP 2000274434 A JP2000274434 A JP 2000274434A JP 2000274434 A JP2000274434 A JP 2000274434A JP 2002094063 A JP2002094063 A JP 2002094063A
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和敏 中村
Yusuke Kawaguchi
雄介 川口
Akio Nakagawa
明夫 中川
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Abstract

(57)【要約】 【課題】ＥＳＤ耐量の高い横型ＤＭＯＳを形成すること
が困難であった。 【解決手段】ｎ型活性層上に選択的にｐ型ベース層が形
成され、そのｐ型ベース層上にｎ型ソース層が位置す
る。そのｐ型ベース層とは離れてｐ型アノード層が形成
され、ｐ型アノード層とｐ型ベース層間にｎ型の抵抗層
とｎ型ドレイン層が形成される。ｎ型ソース層とｎ型ド
レイン層の間に挟まれたｐ型ベース上にゲート絶縁膜を
介してゲート電極が位置し、ｐ型アノード層とｎ型ドレ
イン層の表面にドレイン電極が形成される。こうするこ
とにより、高電流下でのソース・ドレイン間の保持電圧
を低くすることができ、電流分布を均一とすることがで
きる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置、高耐
圧デバイスに係わり、特に、横型ＤＭＯＳ(LDMOS；Late
ral Double Diffusion MOSFET)の静電放電（ＥＳ
Ｄ；Electro StaticDischarge）に対する保護に関す
る。
【０００２】
【従来の技術】一般に、パワーＩＣは低電圧デバイス及
び高耐圧デバイスの両方で構成され、例えば自動車業界
等で広く用いられている。車載用の半導体装置の環境は
過酷である。このため静電放電(ＥＳＤ)や他の種類の電
気的過渡現象に対して比較的高レベルの保護を必要とす
る。ＥＳＤは電荷を帯びた人または物が集積回路に触れ
る際に生じる高エネルギーパルスとして考えられる。ES
Dから半導体素子を保護する方法の一つとして、半導体
素子と出力ピンの間に抵抗素子を挿入することにより、
高電圧のレベルを低下させることが考えられる。しか
し、高耐圧デバイスであるLDMOSは低オン抵抗と高耐圧
の両立が求められている。したがって、抵抗素子を挿入
するとパッドから見たLDMOSの低オン抵抗の特性が損な
われるので得策ではない。図７はＳＯＩ（Silicon On
Insulator）基板上に形成された従来のＮ型ＬＤＭＯ
Ｓを示している。ＳＯＩ基板は、シリコン台基板１１
と、ｎ型シリコン基板１３と、これらの相互間に設けら
れたＳｉＯ２層１２とにより構成されている。この活性
層１３内には選択的にｐ型ベース層１４が形成され、こ
のベース層１４内にｎ＋型ソース層１５及びｐ＋拡散層
１４ａが形成されている。活性層１３のベース層１４と
離れた位置には、ｎ＋型ドレイン層１６が形成されてい
る。このドレイン層１６と前記ベース１４の相互間に位
置する活性層１３の表面領域には、ＬＯＣＯＳ酸化膜１
７が形成されている。前記ソース層１５とＬＯＣＯＳ酸
化膜１７の間に位置する前記活性層１３とベース層の上
方には、図示せぬゲート酸化膜を介してゲート電極(Ｇ)
１８が形成されている。前記ソース層１５及びＰ＋拡散
層１４ａ上にはソース電極（S）１９が設けられ、ドレ
イン層１６上にはドレイン電極（D）２０が設けられて
いる。
【０００３】
【発明が解決しようとする課題】上記構成において、Ｅ
ＳＤによりドレイン層１６に強い電界が印加されると、
ドレイン層１６のＬＯＣＯＳ酸化膜１７側の端部でアバ
ランシェ降伏がおこり、これにより電子とホールが発生
する。このドレイン層１６の端部で発生した電子はドレ
イン層１６に流れ込み、ホール電流はベース層１４に流
れ込む。このため、ｎ型ドレイン層１６、ｐ型ベース層
１４、ｎ型ソース層１５による寄生バイポーラトランジ
スタがオン状態となる。この寄生バイポーラトランジス
タがオン状態になることにより、ソース層とドレイン層
間の電圧が低い電圧にクランプされる。しかし、ドレイ
ン層の端部において局所的な電流集中が起こり、この領
域で熱的な暴走が生じる。このため、十分なＥＳＤ耐量
が得られず、ドレイン層が破壊されるという問題を有し
ていた。本発明は、上記課題を解決するためになされた
ものであり、その目的とするところは、ＥＳＤ時にドレ
イン層の端部における電流集中を緩和でき、高電流にお
ける保持電圧を従来のＬＤＭＯＳに比べ低くすることが
可能であり、ＥＳＤ耐量を向上しうる半導体装置を提供
しようとするものである。
【０００４】
【課題を解決するための手段】上記目的を達成するため
に本発明に係わる半導体装置は、第１導電型活性層の表
面に選択的に形成された第２導電型ベース層と、この第
２導電型ベース層の表面に選択的に形成された第１導電
型ソース層と、前記第２導電型活性層の表面に前記第２
導電型ベース層とは離れて選択的に形成された第２導電
型アノード層と、前記第２導電型ベース層と前期第１導
電型アノード層とで挟まれた領域の表面に形成された第
１導電型ドレイン層と、前記第２導電型ベース層と前期
第１導電型ドレイン層とで挟まれた領域の表面に形成さ
れた第１導電型抵抗層と、前記第１導電型ソース層と前
記第２導電型活性層とで挟まれた領域の前記第２導電型
ベース層上にゲート絶縁膜を介して形成されたゲート領
域とを備え、前記第２導電型ベース層と前記第１導電型
ソース層の表面にソース電極が形成され、前記第１導電
型ドレイン層と前記第２導電型アノード層の表面にドレ
イン電極とを具備し、前記アノード層は、定格電圧の範
囲内で機能せず、ＥＳＤ時に前記ソース層、ベース層、
前記活性層、及び前記アノード層とにより寄生サイリス
タを構成する。
【０００５】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。図１は、本発明の第１の実
施例に係るＬＤＭＯＳを示している。図１においてＳＯ
Ｉ（Silicon On Insulator）基板上に形成されたＮ型
ＬＤＭＯＳを示している。ＳＯＩ基板は、シリコン台基
板１１と、活性層（ｎ型シリコン基板）１３と、これら
の相互間に設けられた埋め込み酸化膜（ＳｉＯ２層）１
２とにより構成されている。この活性層１３内には選択
的にＰ型のベース層１４が形成されている。このベース
層１４内には選択的にｎ＋型ソース層１５及びＰ＋型拡
散層１４aが形成されている。前記活性層１３のベース
層１４と離れた位置には、Ｐ+型アノード層２２が形成
されている。このアノード層２２と前記ベース層１４の
相互間に位置する活性層１３の表面領域には、ＬＯＣＯ
Ｓ酸化膜１７が形成されている。このＬＯＣＯＳ酸化膜
１７と前記アノード層２２の相互間に位置する活性層１
３内には、アノード層２２に接してｎ＋型ドレイン層１
６が形成されている。前記ＬＯＣＯＳ酸化膜１７と前記
ｎ＋型ドレイン層１６の相互間に位置する活性層１３内
には、ｎ型抵抗層２１が形成されているこのＰ＋型アノ
ード層２２は、定格電圧の範囲では、ＬＤＭＯＳの動作
は何ら寄与せず、ＥＳＤ時にホールを活性層１３に流入
させる動作をする。
【０００６】上記アノード層２２の前記ソース層１５と
ＬＯＣＯＳ酸化膜１７の間に位置する前記活性層１３と
ベース層１４の上方には、図示せぬゲート酸化膜を介し
てゲート電極（Ｇ）１８が形成されている。前記ソース
層１５及び拡散層１４aには例えば第１層のアルミニウ
ム配線(１Ａl)からなるソース電極（Ｓ）１９が接続さ
れている。また、前記ドレイン層１６と前記アノード層
２１には例えば第１層のアルミニウム配線（１Al）から
なるドレイン電極（Ｄ）２０が接続されている。定格電
圧の範囲において、アノード層２２からホールが注入さ
れず、通常のＬＤＭＯＳ動作し、ソース層からドレイン
層へ電子が流れる。このため、定格電圧における動作時
において、アノード層２２は何ら機能しない。一方、Ｅ
ＳＤ時において、定格以上の電圧がドレイン電極２０に
印加されるとｐ型ベース層１４から空乏層がのび、ｎ型
抵抗層２１端で電界が強くなる。そこでアバランシェ降
伏が起こり、電子及びホールが発生する。このうち電子
はｎ型抵抗層２１を通り、ドレイン層１６へ流れ込む。
またアバランシェ降伏で発生したホールはｐ型ベース層
１４へ流れこみ、ｎ型ソース層１５、ｐ型ベース層１
４、ｎ型活性層１３からなる寄生ｎｐｎトランジスタを
活性化させる。図２はドレイン電圧−ドレイン電流との
関係を示している。寄生ｎｐｎトランジスタがオンする
ことで図２に示すように低いドレイン電圧Ｂにクランプ
される。大きな電子電流はｎ型抵抗層２１を通ってｎ型
ドレイン層１６へ流れる。このとき、ｎ型抵抗層２１端
で電子電流が集中するが、ｎ型抵抗層２１に電子電流が
流れることで電圧降下し、チャネル長方向の電界が緩和
される。大電流が抵抗層に流れれば流れるほど電圧降下
の大きさは大きくなり、より電界が緩和される方向に負
のフィードバックがかかる。この状態は、図２のＢから
Ｃまでの状態を示す。ある電流量を超えると、電子電流
はｎ型抵抗層２１の下をもぐるようにｎ＋ドレイン層１
６に向かって流れ始める。するとＮ+ドレイン層１６直
下に電流が集中する。電流が図３に示す抵抗を集中して
流れることで、ｐ型アノード層２２とｎ型活性層１３と
のビルトインポテンシャルを順方向バイアスにし、ホー
ルがアノード層２２から注入する。このとき寄生サイリ
スタがオンし、低い保持電圧でクランプされる。ｐ型ア
ノード層２２とｎ型活性層１３とのビルトインポテンシ
ャルを順方向バイアスにするには、図３に示す抵抗成分
が重要であり、Ｐ型アノード層２２の接合深さは必ず、
ｎ＋ドレイン層の接合深さよりも深くなくてはならな
い。
【０００７】従来のＤＭＯＳではＥＳＤ時に寄生バイポ
ーラトランジスタ（ｎｐｎトランジスタ）が動作し、ソ
ース・ドレイン間に電子による電流が流れることによ
り、ソース・ドレイン間の電圧がクランプされる。これ
に対して、本発明の場合、ＬＤＭＯＳの寄生サイリスタ
が動作しソース層１５とドレイン層１６間にホールと電
子による電流が流れる。このため、図２に破線で示す従
来のＬＤＭＯＳに比べクランプ電圧を小さくすることが
できる。また、ｐ型アノード層２２から活性層１３にホ
ールが注入されることにより、ドレイン層１６近傍の導
電率が下がり、電子電流はドレイン層１６の端部に集中
することなく広い範囲で流れる。このため、ドレイン層
１６の端部における熱的な暴走を防止でき、トランジス
タの破壊を防止できる。抵抗層のドーズ量と長さによっ
て図２における電流値I0が変化する。抵抗層の抵抗を大
きくすると負のフィードバックのかかりかたが強くな
り、電流値I0は小さくなる。また、この抵抗層は高電流
がながれたとしても正の電荷がうち消されないようなド
ーズ量にする必要がある。このｎ型抵抗層２１は、例え
ばリンイオンを活性層１３にイオン注入することにより
形成される。このリンイオンの正味のドーズ量は、例え
ば１×１０１４／ｃｍ２以上であることが望ましい。CM
OSプロセスもしくはBiCMOSプロセスではLDDに用いる拡
散層が適している。
【０００８】図４は、本発明の第２の実施の形態に係わ
る半導体装置を示す断面図である。ｎ型抵抗層２１、ｎ
＋ドレイン層１６、ｐ型アノード層２２を取り囲むよう
にｎ型のオフセット層２３が形成されている。このオフ
セット層２３により、SOI基板よりひろがる空乏層がｐ
型アノード層２２に到達することを防ぐことができる。
もし空乏層がｐ型アノード層２２に到達した場合、アノ
ード層２２−ベース層１４間でパンチスルーが生じる。
また、このオフセット層２３はドリフト領域の抵抗を減
少させ、オン時の耐圧を上昇させる効果がある。このｎ
型オフセット層２３は、例えばリンイオンを活性層１３
にイオン注入することにより形成される。このリンイオ
ンの正味のドーズ量は、例えば３×１０１２〜４×１０
１２／ｃｍ ２の範囲であることが望ましい。図５は、本
発明の第３の実施の形態に係わる半導体装置を示す概念
図である。この実施例は、第１及至第２の実施例に示す
ような、Ｐ＋型アノード層２１を有するＬＤＭＯＳから
なる第１のデバイス５１とＰ＋型アノード層２２とｎ型
抵抗層２１を持たない従来構造のＬＤＭＯＳからなる第
２のデバイス５２をパッド５３に並列接続している。こ
のとき、第１のデバイス５１の静耐圧（ゲート電圧が０
Ｖの場合における耐圧）が第２のデバイスより低く設定
されることが望ましい。
【０００９】このような構成とすることにより、ＥＳＤ
時において、第１のデバイス５１が第２のデバイス５２
より速く動作する。このため、第２のデバイス５２の破
壊を防止できる。静耐圧を下げる方法としては、例えば
図４に示すようにｐ型アノード層２１を有したＬＤＭＯ
Ｓのドリフト長ＬＤをｐ型アノード層２１がないLDMOS
より短くすればよい。図６は、本発明の第４の実施の形
態に係わる半導体装置を示す平面図である。この実施例
は、第３の実施例を変形したものであり、図５と同一部
分には同一符号を付す。この実施例は、Ｐ＋型アノード
層２１を有する第１のデバイス５１と、Ｐ＋型アノード
層２１を持たない複数の第２のデバイス５２を接続する
場合を示している。このように、複数のデバイスを接続
する場合、ＥＳＤ耐量の大きい第１のデバイス５１をパ
ッドの近傍に配置する。すなわち、ソース層Ｓが接続さ
れるパッド６１は第２層のアルミニウム（２Ａｌ）から
なるソース配線６２に接続され、ドレイン層Dが接続さ
れるパッド６３は第２層のアルミニウム（２Ａｌ）から
なるドレイン配線６４に接続されている。前記パッド６
１、６３の近傍には第１のデバイス５１が配設される。
これら第１、第２のデバイス５１、５２の各ソース電極
１３はソース配線６２に接続され、各ドレイン電極２１
はドレイン配線６４に接続されている。
【００１０】上記第４の実施の形態によれば、ＥＳＤ耐
量の大きい第１のデバイス５１をパッドの近傍に配置し
ているため、ＥＳＤ時に第２のデバイス５２を確実に保
護することができる。また、ＬＤＭＯＳにＰ＋型アノー
ド層２１を設けることにより、ＬＤＭＯＳのチャネル長
方向の長さが長くなり、素子面積の増大を招く。そこ
で、ＥＳＤ耐量を十分確保できる分だけ、Ｐ＋型アノー
ド層２１を有したＬＤＭＯＳを形成し、残りの素子を通
常のＬＤＭＯＳとする。このような構成とすることによ
り、素子面積をそれ程犠牲にすることなく、ＬＤＭＯＳ
のＥＳＤ耐量を向上させることができる。ここでは、２
層配線を用いた場合のレイアウトを例に説明したが、３
層以上の配線を用いた場合にも適用できる。また、第２
層目の配線をアルミニウムとしたが、他の金属材料を適
用することができる。なお、上記実施形態では、第１導
電型をｎ型とし、第２導電型をｐ型とした場合について
説明したが、これに限らず、第１導電型をｐ型とし、第
２導電型をｎ型としても、本発明を同様に実施して同様
の効果を得ることができる。その他、本発明はその要旨
を逸脱しない範囲で種々変形して実施できる。
【００１１】
【発明の効果】以上、詳述したように本発明によれば、
ＥＳＤ時にドレイン層の端部における電流集中を緩和で
き、大電流における保持電圧を従来のＬＤＭＯＳに比べ
て低くすることが可能であり、ＥＳＤ耐量を向上し得る
半導体装置を提供できる。
【図面の簡単な説明】
【図１】本発明の第１の実施例に係る半導体装置を示す
断面図
【図２】図１に示す装置のＥＳＤ時における動作を示す
特性図
【図３】図１に示す装置のドレイン層近傍の拡大図
【図４】本発明の第２の実施例に係る半導体装置を示す
断面図
【図５】本発明の第３の実施例に係る半導体装置を示す
概念図
【図６】本発明の第４の実施例に係る半導体装置を示す
平面図
【図７】従来のＬＤＭＯＳを示す断面図
【符号の説明】
１１ シリコン台基板 １２ 埋め込み酸化膜 １３ ｎ型活性層 １４ Ｐ型ベース層 １５ ｎ＋型ソース層 １６ ｎ＋型ドレイン層 １７ ＬＯＣＯＳ酸化膜 １８ ゲート電極 １９ ソース電極 ２０ ドレイン電極 ２１ ｎ型抵抗層 ２２ ｐ＋型アノード層 ２３ ｎ型オフセット層 ５１、５２ 第１、第２のデバイス ６１、６３ パッド ６２ ソース配線 ６４ ドレイン配線
───────────────────────────────────────────────────── フロントページの続き (72)発明者 中川 明夫 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内 Ｆターム(参考） 5F040 DA24 EB01 EB12 EF18 EK01 5F048 AA02 AA05 AC06 BA09 BA16 BC06 BG12 5F110 AA13 AA22 BB12 CC02 DD05 DD13 GG02 GG12 HJ04 HJ06 HJ13 HL03 HM12 HM14 NN78

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】第１導電型活性層の表面に選択的に形成さ
    れた第２導電型ベース層と、この第２導電型ベース層の
    表面に選択的に形成された第１導電型ソース層と、前記
    第２導電型活性層の表面に前記第２導電型ベース層とは
    離れて選択的に形成された第２導電型アノード層と、前
    記第２導電型ベース層と前期第１導電型アノード層とで
    挟まれた領域の表面に形成された第１導電型ドレイン層
    と、前記第２導電型ベース層と前記第１導電型ドレイン
    層とで挟まれた領域の表面に形成された第１導電型抵抗
    層と、前記第１導電型ソース層と前記第２導電型活性層
    とで挟まれた領域の前記第２導電型ベース層上にゲート
    絶縁膜を介して形成された第１ゲート領域とを備え、前
    記第２導電型ベース層と前記第１導電型ソース層の表面
    にソース電極が形成され、前記第１導電型ドレイン層と
    前記第２導電型アノード層の表面にドレイン電極が形成
    されたことを特徴とする半導体装置。
  2. 【請求項２】第１導電型の第１の活性層と、前記第１の
    活性層内に設けられた第２導電型の第１のベース層と、
    前記第１のベース層内に設けられた第１導電型の第１ソ
    ース層と、前記第１の活性層内で第１のソース層から離
    間された第２導電型のアノード層と、このアノード層に
    隣接した第１導電型の第１のドレイン層と、このドレイ
    ン層に隣接した第１導電型の抵抗層と、前記第１のソー
    ス層と前記抵抗層間の上方にゲート絶縁膜を介して第１
    のゲート層が配置された横型ＤＭＯＳからなる第１のデ
    バイスと、前記第１の活性層内に設けられた第２導電型
    の第２のベース層と、前記第２のベース層内に設けられ
    た第１導電型の第２のソース層と、前記第２の活性層内
    で第２のソース層から離間された第１導電型の第２のド
    レイン層と、前記第２のソース層と第２のドレイン層間
    の前記第２層のベース層の上方にゲート絶縁膜を介して
    第２のゲート層が配置された横型ＤＭＯＳからなる第２
    のデバイスと、前記第１のソース層と前記第２のソース
    層を電気的に接続するソース電極と、前記第１のドレイ
    ン層及び前記アノード層と前記第２ドレイン層とを電気
    的に接続するドレイン電極と、前記第１のゲート層と前
    記第２のゲート層とを電気的に接続するゲート電極とを
    具備することを特徴とする半導体装置。
  3. 【請求項３】前記アノード層の接合深さは前記ドレイン
    層の接合深さに比べ深いことを特徴とする半導体装置。
  4. 【請求項４】前記抵抗層の不純物ドーズ量は、前記ドレ
    イン層の不純物ドーズ量に比べ少ないことを特徴とする
    半導体装置。
  5. 【請求項５】前記アノード層を取り囲むように第１導電
    型オフセット層が有することを特徴とする半導体装置。
  6. 【請求項６】前記第１のデバイスの静耐圧は前記第２の
    デバイスより静耐圧が低く設定されていることを特徴と
    する請求項２記載の半導体装置。
  7. 【請求項７】前記第１のデバイスは前記第２のデバイス
    とパッドの相互間に配置されることを特徴とする請求項
    ５記載の半導体装置。
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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6977425B2 (en) 2002-05-21 2005-12-20 Fuji Electric Co., Ltd. Semiconductor device having a lateral MOSFET and combined IC using the same
JP2006054247A (ja) * 2004-08-10 2006-02-23 Fuji Electric Device Technology Co Ltd 半導体装置
JP2006287250A (ja) * 2006-05-29 2006-10-19 Rohm Co Ltd 二重拡散型ｍｏｓｆｅｔおよびこれを用いた半導体装置
JP2007088346A (ja) * 2005-09-26 2007-04-05 Toyota Motor Corp 半導体装置
CN102280444A (zh) * 2010-06-10 2011-12-14 株式会社东芝 半导体装置
EP2482313A1 (en) 2011-01-31 2012-08-01 Fujitsu Semiconductor Limited Semiconductor device and method of manufacturing the same
US9136326B2 (en) 2013-01-17 2015-09-15 Fuji Electric Co., Ltd. Semiconductor device with increased ESD resistance and manufacturing method thereof
US9721939B2 (en) 2012-08-09 2017-08-01 Fuji Electric Co., Ltd. Semiconductor device

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3783156B2 (ja) * 2001-10-17 2006-06-07 株式会社日立製作所 半導体装置
US7667268B2 (en) * 2002-08-14 2010-02-23 Advanced Analogic Technologies, Inc. Isolated transistor
US7825488B2 (en) 2006-05-31 2010-11-02 Advanced Analogic Technologies, Inc. Isolation structures for integrated circuits and modular methods of forming the same
US7195965B2 (en) * 2002-10-25 2007-03-27 Texas Instruments Incorporated Premature breakdown in submicron device geometries
US7074659B2 (en) * 2003-11-13 2006-07-11 Volterra Semiconductor Corporation Method of fabricating a lateral double-diffused MOSFET (LDMOS) transistor
US7220633B2 (en) * 2003-11-13 2007-05-22 Volterra Semiconductor Corporation Method of fabricating a lateral double-diffused MOSFET
US7163856B2 (en) * 2003-11-13 2007-01-16 Volterra Semiconductor Corporation Method of fabricating a lateral double-diffused mosfet (LDMOS) transistor and a conventional CMOS transistor
US7038274B2 (en) * 2003-11-13 2006-05-02 Volterra Semiconductor Corporation Switching regulator with high-side p-type device
US7405443B1 (en) 2005-01-07 2008-07-29 Volterra Semiconductor Corporation Dual gate lateral double-diffused MOSFET (LDMOS) transistor
JP4703196B2 (ja) * 2005-01-18 2011-06-15 株式会社東芝 半導体装置
US7414287B2 (en) * 2005-02-21 2008-08-19 Texas Instruments Incorporated System and method for making a LDMOS device with electrostatic discharge protection
US7560777B1 (en) * 2005-11-08 2009-07-14 Advanced Micro Devices, Inc. Protection element and method of manufacture
US7671411B2 (en) * 2006-03-02 2010-03-02 Volterra Semiconductor Corporation Lateral double-diffused MOSFET transistor with a lightly doped source
US7999318B2 (en) 2007-12-28 2011-08-16 Volterra Semiconductor Corporation Heavily doped region in double-diffused source MOSFET (LDMOS) transistor and a method of fabricating the same
US7910995B2 (en) * 2008-04-24 2011-03-22 Fairchild Semiconductor Corporation Structure and method for semiconductor power devices
KR101009399B1 (ko) * 2008-10-01 2011-01-19 주식회사 동부하이텍 Ｌｄｍｏｓ 트랜지스터 및 그 제조방법
US20100117153A1 (en) * 2008-11-07 2010-05-13 Honeywell International Inc. High voltage soi cmos device and method of manufacture
JP2010118548A (ja) * 2008-11-13 2010-05-27 Mitsubishi Electric Corp 半導体装置
US9184097B2 (en) * 2009-03-12 2015-11-10 System General Corporation Semiconductor devices and formation methods thereof
DE102009053065A1 (de) 2009-11-13 2011-05-19 Austriamicrosystems Ag Hochvolttransistor, ESD-Schutzschaltung und Verwendung eines Hochvolttransistors in einer ESD-Schutzschaltung
US20110115018A1 (en) * 2009-11-13 2011-05-19 Maxim Integrated Products, Inc. Mos power transistor
US8319258B2 (en) * 2010-02-11 2012-11-27 United Microelectronics Corp. Electro-static discharge (ESD) clamping device
US8319255B2 (en) * 2010-04-01 2012-11-27 Texas Instruments Incorporated Low side Zener reference voltage extended drain SCR clamps
US8304830B2 (en) * 2010-06-10 2012-11-06 Macronix International Co., Ltd. LDPMOS structure for enhancing breakdown voltage and specific on resistance in biCMOS-DMOS process
CN102610641B (zh) * 2011-01-20 2014-05-21 上海华虹宏力半导体制造有限公司 高压ldmos器件及其制造方法
US9058995B2 (en) 2012-04-05 2015-06-16 International Business Machines Corporation Self-protected drain-extended metal-oxide-semiconductor transistor
US8648417B1 (en) * 2012-10-01 2014-02-11 O2Micor, Inc. LDMOS transistors with improved ESD capability

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3379302D1 (en) * 1982-12-13 1989-04-06 Gen Electric Lateral insulated-gate rectifier structures
US4672407A (en) 1984-05-30 1987-06-09 Kabushiki Kaisha Toshiba Conductivity modulated MOSFET
EP0371785B1 (en) 1988-11-29 1996-05-01 Kabushiki Kaisha Toshiba Lateral conductivity modulated MOSFET
US5157573A (en) * 1989-05-12 1992-10-20 Western Digital Corporation ESD protection circuit with segmented buffer transistor
JPH05283622A (ja) * 1992-03-30 1993-10-29 Nec Corp 半導体装置
US5517046A (en) * 1993-11-19 1996-05-14 Micrel, Incorporated High voltage lateral DMOS device with enhanced drift region
US5701023A (en) * 1994-08-03 1997-12-23 National Semiconductor Corporation Insulated gate semiconductor device typically having subsurface-peaked portion of body region for improved ruggedness
US6064086A (en) 1995-08-24 2000-05-16 Kabushiki Kaisha Toshiba Semiconductor device having lateral IGBT
US6133607A (en) 1997-05-22 2000-10-17 Kabushiki Kaisha Toshiba Semiconductor device
US6144070A (en) * 1997-08-29 2000-11-07 Texas Instruments Incorporated High breakdown-voltage transistor with electrostatic discharge protection
US6137140A (en) 1997-11-26 2000-10-24 Texas Instruments Incorporated Integrated SCR-LDMOS power device

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6977425B2 (en) 2002-05-21 2005-12-20 Fuji Electric Co., Ltd. Semiconductor device having a lateral MOSFET and combined IC using the same
US7247923B2 (en) 2002-05-21 2007-07-24 Fuji Electric Co., Ltd. Semiconductor device having a lateral MOSFET and combined IC using the same
JP2006054247A (ja) * 2004-08-10 2006-02-23 Fuji Electric Device Technology Co Ltd 半導体装置
JP2007088346A (ja) * 2005-09-26 2007-04-05 Toyota Motor Corp 半導体装置
JP2006287250A (ja) * 2006-05-29 2006-10-19 Rohm Co Ltd 二重拡散型ｍｏｓｆｅｔおよびこれを用いた半導体装置
CN102280444A (zh) * 2010-06-10 2011-12-14 株式会社东芝 半导体装置
EP2482313A1 (en) 2011-01-31 2012-08-01 Fujitsu Semiconductor Limited Semiconductor device and method of manufacturing the same
US8530931B2 (en) 2011-01-31 2013-09-10 Fujitsu Semiconductor Limited Semiconductor device and method of manufacturing the same
US9721939B2 (en) 2012-08-09 2017-08-01 Fuji Electric Co., Ltd. Semiconductor device
US9136326B2 (en) 2013-01-17 2015-09-15 Fuji Electric Co., Ltd. Semiconductor device with increased ESD resistance and manufacturing method thereof

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