JP2006332539A - 半導体集積回路装置 - Google Patents

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Abstract

【課題】 IGBTとNMOSを持つ半導体集積回路装置の形成面積を小さくするとともに、誤動作を防止する。
【解決手段】 IGBTとNMOSとを持つ半導体集積回路装置が形成された基板50上にダイオード44を形成し、NMOSのソース電極66とバックゲート電極70及びIGBTのエミッタ電極57との間に、順方向になるようにダイオード44を接続する。ダイオード44を設けることにより、入力IGBTがオンしてドリフト領域54からP−ウエル60を介してNMOSのソース領域61に流れる電流が、ダイオード44を流れる。ダイオード44のオン抵抗が高いので、寄生トランジスタ75のベース電流が低く抑制され、寄生トランジスタ75及び76で構成されるサイリスタに流れる電流が大幅に抑制される。
【選択図】 図2

Description

本発明は、絶縁ゲート型バイポーラトランジスタを備えた半導体回路装置に関する。
高耐圧でしかも大電流を流すことができる素子として、絶縁ゲート型バイポーラトランジスタ(Insulated Gate Bipolar Transister:以下、IGBTという)が知られている。
IGBTは、半導体素子であり、特許文献1のように半導体基板に形成され、例えばスイッチング素子として用いられている。
特開2004−152806号公報
IGBTが形成された基板に、さらに、エンハンスメント型及びデプレッション型のNチャネルMOSトランジスタ(以下、NMOSという)を搭載し、NMOSにより、制御回路等を構成した半導体集積回路装置もある。
図3は、従来の半導体集積回路装置の一例を示す回路図である。
図4(a),(b)は、図3の半導体集積回路装置の断面図である。
この半導体集積回路装置は、対をなすエンハンスメント型のNMOS1及びデプレッション型のNMOS2で構成される直列回路が、電源VDDとグランドGNDとの間に並列に接続されている。また、IGBT3のエミッタがグランドGNDに接続されている。
NMOS1,NMOS2及びIGBT3は、基板10に形成されている。
IGBT3のコレクタ電極11は、基板10の裏面側の低抵抗層P+で構成されたコレクタ領域12に接している。コレクタ領域12には、低抵抗層N+で構成されたバッファ領域13と、高抵抗層N−で構成されたドリフト領域14とが積層されている。ドリフト領域14の表面側に低抵抗層P+のボディー層15が複数形成されている。ドリフト領域14及びボディー層15がIGBT3のベース領域を構成している。
ボディー層15の表面側には、N+層で構成されたエミッタ領域16が形成されている。エミッタ領域16は基板10から露出し、エミッタ領域16の上部にエミッタ電極17が接している。
ボディー層15と異なる場所でドリフト領域14の基板10から露出した部分の上部には、ゲート酸化膜18が形成され、ゲート酸化膜18上にIGBT3のゲート電極19が形成されている。
基板10のドリフト領域14には、さらに、P−ウエル20が形成されている。P−ウエル20中の表面側に、複数のN+層が形成されている。これらのN+層が、NMOS2のゲート1のドレイン領域21及びソース領域22と、NMOS1のドレイン領域23及びソース領域24と、NMOS1,2のバックゲート領域25になる。NMOS2のドレイン領域21とNMOS1のソース領域22との間で基板10から露出したP−ウエル20の上には、ゲート酸化膜26が堆積し、その上にゲート電極27が形成されている。
NMOS1のドレイン領域23とNMOS1のソース領域24の間で基板10から露出したP−ウエル20の上には、ゲート酸化膜28が堆積し、その上にNMOS1のゲート電極29が形成されている。
このような半導体集積回路装置では、IGBT3がオンして動作することにより、ホールであるキャリアがドリフト領域14に充満する。このキャリアは、IGBT3のボディー層15に吸い込まれると同時に、P−ウエル20にも吸い込まれる。この現象は、P−ウエル20の電極コンタクトに向けてP−ウエル20内を電流が流れ、この電流がP−ウエル20内の寄生抵抗30を流れることにより発生した電位差により、NMOS1のソース領域22とP−ウエル20とで構成される寄生ダイオードに順方向電流が流れたことになる。
この動作により、ドリフト領域14とP−ウエル20とNMOS2のソース領域22とで構成される寄生トランジスタ32がオンし、IGBT3のコレクタ領域12とバッファ領域13及びドリフト領域14とP−ウエル20とで構成される寄生トランジスタ33と寄生トランジスタ32とからなるサイリスタがオンし、貫通電流が流れる。この貫通電流の電流量が多いと、半導体集積回路装置が破壊される。一般的に、P−ウエル20は、ボディー層15よりも不純物濃度が薄くなっているので、この現象が起こりやすい。
貫通電流によって半導体集積回路装置が破壊されるのを未然に防ぐために、従来の技術では、IGBT3からP−ウエル20までの距離を十分にとり、P−ウエル20に吸い込まれる電流量を問題にならないレベルに抑え、且つ、P−ウエル20の電位が上昇しないように、NMOS1,2の周辺に多数の電位固定用電極を配置していた。
IGBT3からP−ウエル20までの距離を十分に確保すること、或いは電位固定用電極を配置することは、NMOS1,2やIGBT3を形成する面積以外に、動作に関係のない無駄な面積が必要になる。また、ドレイン電極やソース電極及びゲート電極を形成する電極層が一層の場合、NMOS1,2の周辺に多数の電位固定用電極を配置することが困難である。また、P−ウエル20に流れた電流及びソース領域22を介してNMOS1のソース電極に流れた電流により、配線抵抗による電圧ドロップが発生し、回路が誤動作をする危険性があった。
本発明は、以上のような実情に鑑みてなされた発明であり、貫通電流による破壊を防ぎ、回路の形成面積を小さくできると共に、回路の誤動作の危険性の少ない半導体集積回路装置を提供することを目的とする。
上記目的を達成するために、本発明の観点に係る半導体集積回路装置は、
半導体基板と、
前記半導体基板に形成され、第1の主電極と第1の制御電極とグランドに接続された第2の主電極とを有し、該第1の制御電極に与えられた信号に基づいて少数キャリア及び多数キャリアが該第1の主電極及び第2の主電極から注入されるパワー素子と、
前記半導体基板に形成されたウエル中に形成され、第3の主電極と第4の主電極と第2の制御電極と前記グランドに接続された背面制御電極とを有し、該第2の制御電極に与えられた信号に基づいた導通状態を示す電界効果トランジスタと、
前記半導体基板に絶縁膜を介して積層されたポリシリコンに形成され、前記電界効果トランジスタの第4の主電極と前記グランドとの間に順方向に接続された第1のダイオードと、
を備えることを特徴とする。
このような構成を採用したことにより、ダイオードは、半導体基板の持つ寄生トランジスタで構成されるサイリスタがオンすることを抑制するとともに、そのサイリスタがオンした場合でも、サイリスタを流れる電流を低減する用に機能する。
尚、前記ポリシリコンに形成され、前記電界効果トランジスタの第4の主電極と前記グランドとの間に逆方向に接続された第2のダイオードを、備えてもよいい。
また、前記パワー素子は、IGBTであってもよい。
また、前記電界効果トランジスタは、Nチャネル型MOSトランジスタであってもよい。
本発明によれば、半導体基板の寄生サイリスタに流れる電流を低減することができるので、パワー素子から電界効果トランジスタまでの距離を必要以上に確保したり、電位固定用電極を配置する必要がなくなり、回路の形成面積を小さくできると共に、回路の誤動作の危険性の少ない半導体集積回路装置を実現できる。
以下、図面に基づき、本発明の実施の形態について詳細に説明する。
図1は、本発明の実施形態に係る半導体集積回路装置の概要を示す回路図である。
図2は、図1の半導体集積回路装置の構造を示す断面図ある。
この半導体集積回路装置は、大電流を流すことが可能なパワー素子としての絶縁ゲート型バイポーラトランジスタ(Insulated Gate Bipolar Transister:以下、IGBTという)41を備えると共に、複数のエンハンスメント型のNチャネル型MOSトランジスタ(以下、NMOSという)42と,複数のデプレッション型のNMOS43と、ダイオード44と、ダイオード45とを備えている。IGBT41は、例えばスイッチング素子として用いられ、NMOS42,43は、制御回路等を構成している。
IGBT41のコレクタは、任意の素子に接続される。IGBT41のエミッタは、グランドGNDに接続されている。
NMOS42とNMOS43とは対をなして直列に接続され、複数の直列回路を構成している。各直列回路においてNMOS43のソースがNMOS42のドレインに接続されている。複数のNMOS43のドレインが、電源VDDに接続されている。複数の直列回路のNMOS43のドレインは、電源VDDに共通に接続されている。複数の直列回路のNMOS42のソースは、共通にダイオード44のアノードとダイオード45のカソードとに接続されている。ダイオード44のカソード及びダイオード45のアノードがグランドGNDに接続されている。
IGBT41、NMOS42及びNMOS43は、図2のように、基板50に形成されている。
基板50の最裏面側は、P+層で構成されたIGBT41のコレクタ領域51になっている。このコレクタ領域51は、P型の不純物が拡散されたものである。基板50の裏面に、例えば銅等で形成されたIGBT41のコレクタ電極52が形成され、そのコレクタ電極52がコレクタ領域51に接している。
コレクタ領域51の上には、N+層で構成されたバッファ領域53が積層され、バッファ領域53の上には、N−層で構成されたドリフト領域54が積層されている。
バッファ領域53及びドリフト領域54は、N型の不純物が拡散されたものであり、バッファ領域53の不純物濃度は、ドリフト領域54よりも高くなっている。
ドリフト領域54中には、複数のP+層のボディー層55が形成されている。ボディー層55は、P型の不純物が拡散されたものである。ドリフト領域54及びボディー層55がIGBT41のベース領域を構成している。
ボディー層55中の表面側には、N+層で構成されたエミッタ領域56が形成されている。エミッタ領域56は、N型不純物が拡散されたものである。エミッタ領域56の上部は、基板50から露出し、そのエミッタ領域56の露出した部分に銅等で形成されたIGBT41のエミッタ電極57が接している。
ボディー層55間で基板50の表面から露出したドリフト領域54の上部には、酸化膜58が形成され、酸化膜58の上部に、IGBT41のゲート電極59が銅等で形成されている。
この基板50のドリフト領域54には、さらに、P−ウエル60が形成されている。P−ウエル60は、P型不純物が拡散されたものである。P−ウエル60の不純物濃度は、コレクタ領域51やボディー層55の不純物の濃度よりも低い。
P−ウエル60の基板50の表面側には、複数のN+層が形成されている。これらのN+層は、N型不純物が拡散された領域であり、NMOS42のソース領域61と、NMOS42のドレイン領域62と、NMOS43のソース領域63と、NMOS43のドレイン領域64と、NMOS42及びNMOS43のバックゲート領域65となる。
基板50の表面から露出したソース領域61上に、NMOS42のソース電極66が、銅等で形成されている。基板50表面から露出したドレイン領域62上に、NMOS42のドレイン電極67が銅等で形成されている。基板50の表面から露出したソース領域63上に、NMOS43のソース電極68が銅等で形成されている。基板50表面から露出したドレイン領域64上に、NMOS43のドレイン電極69が銅等で形成されている。基板50の表面から露出したバックゲート領域65上に、NMOS42及びNMOS43のバックゲート電極70が銅等で形成されている。
ソース領域61とドレイン領域62の間で基板50の表面から露出したP−ウエル60上には、ゲート酸化膜71が形成され、ゲート酸化膜71上にNMOS42のゲート電極72が銅等で形成されている。
ソース領域63とドレイン領域64の間で基板50の表面から露出したP−ウエル60上には、ゲート酸化膜73が形成され、ゲート酸化膜73上にNMOS43のゲート電極74が銅等で形成されている。
基板50のIGBT41,及びNMOS42,43に対応する部分から外れた所の表面には、絶縁膜を介してダイオード44,45がポリシリコンで形成されている。
この半導体集積回路装置のIGBT41は、ゲートに与えられた信号に基づきオン・オフし、オンの時には任意の素子からグランドGNDに電流を流す。NMOS42,43は、各ゲートに与えられた信号に基づいたオン状態になり、そのオン状態に応じた電流を電源VDDからグランドGNDにダイオード44を介して電流を流す。これにより、ダイオード44には、順方向の電圧降下が発生する(室温で0.6V程度)。
ダイオード44で発生した電圧降下は、NMOS42のソース領域61とP−ウエル60とのP−N接合に対して、逆バイアス電圧を印加することになる。
一方、IGBT41がオンして電流を流すことにより、ドリフト領域54にホールが充満する。このホールがP−ウエル60に吸い込まれても、ホールがNMOS42のソース電極66に流れる経路において、P−ウエル60の電位は、ソース電極66の電位よりも部分的に高くなる。このP−ウエル60とソース電極66との電位差が、ダイオード44の順方向の電圧降下とNMOS42のソース領域61とP−ウエル60との間のP−N接合寄生ダイオードに印加されている電圧の和を超えない場合には、NMOS42のソース領域61とP−ウエル60との間のP−N接合寄生ダイオードがオンせず、通常の動作が維持される。
P−ウエル60とソース電極66との電位差が、ダイオード44の順方向の電圧降下とNMOS42のソース領域61とP−ウエル60との間のP−N接合寄生ダイオードに印加されている電圧の和を超える場合には、NMOS42のソース領域61とP−ウエル60との間のP−N接合寄生ダイオードがオンする。これにより、ドリフト領域54とP−ウエル60とNMOS42のソース領域61とで構成される寄生トランジスタ75がオンし、IGBT41のコレクタ領域51とバッファ領域53及びドリフト領域54とP−ウエル60とで構成される寄生トランジスタ76と寄生トランジスタ75とからなる寄生サイリスタがオンし、貫通電流が流れ始め、NMOS42のソース領域61に流入する。
しかし、NMOS42のソース領域61に流入した電流は、ダイオード44に流れる。ダイオード44のオン抵抗は比較的大きいので、ダイオード44での電圧降下が大きくなり、ソース領域61とP−ウエル60との間のP−N接合寄生ダイオードに負帰還が係り、寄生トランジスタ75,76を流れる電流の増加が抑制される。よって、貫通電流によって、素子が破壊されることが防止される。
一方、例えば配線のインダクタンス等に起因して、NMOS41,42のバックゲート電極70やIGBT41のエミッタ電極57の電位が、グランドGNDの電位から上昇した場合、P−ウエル60からNMOS42のソース領域61に電流が流れる。この電流が流れることにより、寄生トランジスタ75,76で構成される寄生サイリスタが動作する。この状態のときに、ダイオード45がオンして電流を流すので、寄生トランジスタ75のベース電流を減じることができ、寄生トランジスタ75のコレクタ電流を大幅に低減できる。
以上のように、本実施形態の半導体集積回路装置は、ダイオード44,45を設けたので、寄生トランジスタ75,76からなる寄生サイリスタがオンすることを抑制できると共に、オンした場合でも、サイリスタに流れる電流量を低減できる。したがって、次のような利点を奏する。
(1) IGBT41からNMOS42,43の形成された領域まで距離を必要以上に確保する必要がなく、また、P−ウエル60の電位を固定するための電極を多数配置する必要もない。よって、回路形成面積を小さくでき、デバイス全体の面積を縮小できる。
(2) 寄生トランジスタ75の動作の抑制すると共に、寄生トランジスタ75,76からなる寄生サイリスタに流れる電流を低減できるので、素子の破壊を防止できる。
(3)IGBT41が動作することにより、P−ウエル60からソース領域61を介してNMOS42のソース電極66に流れる電流を低減できるので、NMOS42,43の誤動作を防止できる。
本発明の実施形態に係る半導体集積回路装置の概要を示す回路図である。 図1の半導体集積回路装置の構造を示す断面図である。 従来の半導体集積回路装置の回路を示す回路図である。 図3の半導体集積回路装置の構造を示す断面図である。
符号の説明
41 IGBT
42,43 NMOS
44,45 ダイオード
50 基板
55 ボディー層
56 エミッタ領域
57 エミッタ電極
59 ゲート電極
60 P−ウエル
61,63 ソース領域
62,64 ドレイン領域
72,74 ゲート電極

Claims (4)

  1. 半導体基板と、
    前記半導体基板に形成され、第1の主電極と第1の制御電極とグランドに接続された第2の主電極とを有し、該第1の制御電極に与えられた信号に基づいて少数キャリア及び多数キャリアが該第1の主電極及び第2の主電極から注入されるパワー素子と、
    前記半導体基板に形成されたウエル中に形成され、第3の主電極と第4の主電極と第2の制御電極と前記グランドに接続された背面制御電極とを有し、該第2の制御電極に与えられた信号に基づいた導通状態を示す電界効果トランジスタと、
    前記半導体基板に絶縁膜を介して積層されたポリシリコンに形成され、前記電界効果トランジスタの第4の主電極と前記グランドとの間に順方向に接続された第1のダイオードと、
    を備えることを特徴とする半導体集積回路装置。
  2. 前記ポリシリコンに形成され、前記電界効果トランジスタの第4の主電極と前記グランドとの間に逆方向に接続された第2のダイオードを、備えることを特徴とする請求項1に記載の半導体集積回路装置。
  3. 前記パワー素子は、IGBTであることを特徴する請求項1又は2に記載の半導体集積回路装置。
  4. 前記電界効果トランジスタは、Nチャネル型MOSトランジスタであることを特徴とする請求項3に記載の半導体集積回路装置。
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