JP2006332539A - 半導体集積回路装置 - Google Patents

Abstract

【課題】 ＩＧＢＴとＮＭＯＳを持つ半導体集積回路装置の形成面積を小さくするとともに、誤動作を防止する。
【解決手段】 ＩＧＢＴとＮＭＯＳとを持つ半導体集積回路装置が形成された基板５０上にダイオード４４を形成し、ＮＭＯＳのソース電極６６とバックゲート電極７０及びＩＧＢＴのエミッタ電極５７との間に、順方向になるようにダイオード４４を接続する。ダイオード４４を設けることにより、入力ＩＧＢＴがオンしてドリフト領域５４からＰ−ウエル６０を介してＮＭＯＳのソース領域６１に流れる電流が、ダイオード４４を流れる。ダイオード４４のオン抵抗が高いので、寄生トランジスタ７５のベース電流が低く抑制され、寄生トランジスタ７５及び７６で構成されるサイリスタに流れる電流が大幅に抑制される。
【選択図】 図２

Description

本発明は、絶縁ゲート型バイポーラトランジスタを備えた半導体回路装置に関する。

高耐圧でしかも大電流を流すことができる素子として、絶縁ゲート型バイポーラトランジスタ（Insulated Gate Bipolar Transister：以下、ＩＧＢＴという）が知られている。
ＩＧＢＴは、半導体素子であり、特許文献１のように半導体基板に形成され、例えばスイッチング素子として用いられている。
特開２００４−１５２８０６号公報

ＩＧＢＴが形成された基板に、さらに、エンハンスメント型及びデプレッション型のＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳという）を搭載し、ＮＭＯＳにより、制御回路等を構成した半導体集積回路装置もある。

図３は、従来の半導体集積回路装置の一例を示す回路図である。
図４（ａ），（ｂ）は、図３の半導体集積回路装置の断面図である。
この半導体集積回路装置は、対をなすエンハンスメント型のＮＭＯＳ１及びデプレッション型のＮＭＯＳ２で構成される直列回路が、電源ＶＤＤとグランドＧＮＤとの間に並列に接続されている。また、ＩＧＢＴ３のエミッタがグランドＧＮＤに接続されている。

ＮＭＯＳ１，ＮＭＯＳ２及びＩＧＢＴ３は、基板１０に形成されている。
ＩＧＢＴ３のコレクタ電極１１は、基板１０の裏面側の低抵抗層Ｐ＋で構成されたコレクタ領域１２に接している。コレクタ領域１２には、低抵抗層Ｎ＋で構成されたバッファ領域１３と、高抵抗層Ｎ−で構成されたドリフト領域１４とが積層されている。ドリフト領域１４の表面側に低抵抗層Ｐ＋のボディー層１５が複数形成されている。ドリフト領域１４及びボディー層１５がＩＧＢＴ３のベース領域を構成している。

ボディー層１５の表面側には、Ｎ＋層で構成されたエミッタ領域１６が形成されている。エミッタ領域１６は基板１０から露出し、エミッタ領域１６の上部にエミッタ電極１７が接している。

ボディー層１５と異なる場所でドリフト領域１４の基板１０から露出した部分の上部には、ゲート酸化膜１８が形成され、ゲート酸化膜１８上にＩＧＢＴ３のゲート電極１９が形成されている。

基板１０のドリフト領域１４には、さらに、Ｐ−ウエル２０が形成されている。Ｐ−ウエル２０中の表面側に、複数のＮ＋層が形成されている。これらのＮ＋層が、ＮＭＯＳ２のゲート１のドレイン領域２１及びソース領域２２と、ＮＭＯＳ１のドレイン領域２３及びソース領域２４と、ＮＭＯＳ１，２のバックゲート領域２５になる。ＮＭＯＳ２のドレイン領域２１とＮＭＯＳ１のソース領域２２との間で基板１０から露出したＰ−ウエル２０の上には、ゲート酸化膜２６が堆積し、その上にゲート電極２７が形成されている。

ＮＭＯＳ１のドレイン領域２３とＮＭＯＳ１のソース領域２４の間で基板１０から露出したＰ−ウエル２０の上には、ゲート酸化膜２８が堆積し、その上にＮＭＯＳ１のゲート電極２９が形成されている。

このような半導体集積回路装置では、ＩＧＢＴ３がオンして動作することにより、ホールであるキャリアがドリフト領域１４に充満する。このキャリアは、ＩＧＢＴ３のボディー層１５に吸い込まれると同時に、Ｐ−ウエル２０にも吸い込まれる。この現象は、Ｐ−ウエル２０の電極コンタクトに向けてＰ−ウエル２０内を電流が流れ、この電流がＰ−ウエル２０内の寄生抵抗３０を流れることにより発生した電位差により、ＮＭＯＳ１のソース領域２２とＰ−ウエル２０とで構成される寄生ダイオードに順方向電流が流れたことになる。

この動作により、ドリフト領域１４とＰ−ウエル２０とＮＭＯＳ２のソース領域２２とで構成される寄生トランジスタ３２がオンし、ＩＧＢＴ３のコレクタ領域１２とバッファ領域１３及びドリフト領域１４とＰ−ウエル２０とで構成される寄生トランジスタ３３と寄生トランジスタ３２とからなるサイリスタがオンし、貫通電流が流れる。この貫通電流の電流量が多いと、半導体集積回路装置が破壊される。一般的に、Ｐ−ウエル２０は、ボディー層１５よりも不純物濃度が薄くなっているので、この現象が起こりやすい。

貫通電流によって半導体集積回路装置が破壊されるのを未然に防ぐために、従来の技術では、ＩＧＢＴ３からＰ−ウエル２０までの距離を十分にとり、Ｐ−ウエル２０に吸い込まれる電流量を問題にならないレベルに抑え、且つ、Ｐ−ウエル２０の電位が上昇しないように、ＮＭＯＳ１，２の周辺に多数の電位固定用電極を配置していた。

ＩＧＢＴ３からＰ−ウエル２０までの距離を十分に確保すること、或いは電位固定用電極を配置することは、ＮＭＯＳ１，２やＩＧＢＴ３を形成する面積以外に、動作に関係のない無駄な面積が必要になる。また、ドレイン電極やソース電極及びゲート電極を形成する電極層が一層の場合、ＮＭＯＳ１，２の周辺に多数の電位固定用電極を配置することが困難である。また、Ｐ−ウエル２０に流れた電流及びソース領域２２を介してＮＭＯＳ１のソース電極に流れた電流により、配線抵抗による電圧ドロップが発生し、回路が誤動作をする危険性があった。

本発明は、以上のような実情に鑑みてなされた発明であり、貫通電流による破壊を防ぎ、回路の形成面積を小さくできると共に、回路の誤動作の危険性の少ない半導体集積回路装置を提供することを目的とする。

上記目的を達成するために、本発明の観点に係る半導体集積回路装置は、
半導体基板と、
前記半導体基板に形成され、第１の主電極と第１の制御電極とグランドに接続された第２の主電極とを有し、該第１の制御電極に与えられた信号に基づいて少数キャリア及び多数キャリアが該第１の主電極及び第２の主電極から注入されるパワー素子と、
前記半導体基板に形成されたウエル中に形成され、第３の主電極と第４の主電極と第２の制御電極と前記グランドに接続された背面制御電極とを有し、該第２の制御電極に与えられた信号に基づいた導通状態を示す電界効果トランジスタと、
前記半導体基板に絶縁膜を介して積層されたポリシリコンに形成され、前記電界効果トランジスタの第４の主電極と前記グランドとの間に順方向に接続された第１のダイオードと、
を備えることを特徴とする。

このような構成を採用したことにより、ダイオードは、半導体基板の持つ寄生トランジスタで構成されるサイリスタがオンすることを抑制するとともに、そのサイリスタがオンした場合でも、サイリスタを流れる電流を低減する用に機能する。

尚、前記ポリシリコンに形成され、前記電界効果トランジスタの第４の主電極と前記グランドとの間に逆方向に接続された第２のダイオードを、備えてもよいい。

また、前記パワー素子は、ＩＧＢＴであってもよい。

また、前記電界効果トランジスタは、Ｎチャネル型ＭＯＳトランジスタであってもよい。

本発明によれば、半導体基板の寄生サイリスタに流れる電流を低減することができるので、パワー素子から電界効果トランジスタまでの距離を必要以上に確保したり、電位固定用電極を配置する必要がなくなり、回路の形成面積を小さくできると共に、回路の誤動作の危険性の少ない半導体集積回路装置を実現できる。

以下、図面に基づき、本発明の実施の形態について詳細に説明する。
図１は、本発明の実施形態に係る半導体集積回路装置の概要を示す回路図である。
図２は、図１の半導体集積回路装置の構造を示す断面図ある。

この半導体集積回路装置は、大電流を流すことが可能なパワー素子としての絶縁ゲート型バイポーラトランジスタ（Insulated Gate Bipolar Transister：以下、ＩＧＢＴという）４１を備えると共に、複数のエンハンスメント型のＮチャネル型ＭＯＳトランジスタ（以下、ＮＭＯＳという）４２と，複数のデプレッション型のＮＭＯＳ４３と、ダイオード４４と、ダイオード４５とを備えている。ＩＧＢＴ４１は、例えばスイッチング素子として用いられ、ＮＭＯＳ４２，４３は、制御回路等を構成している。

ＩＧＢＴ４１のコレクタは、任意の素子に接続される。ＩＧＢＴ４１のエミッタは、グランドＧＮＤに接続されている。

ＮＭＯＳ４２とＮＭＯＳ４３とは対をなして直列に接続され、複数の直列回路を構成している。各直列回路においてＮＭＯＳ４３のソースがＮＭＯＳ４２のドレインに接続されている。複数のＮＭＯＳ４３のドレインが、電源ＶＤＤに接続されている。複数の直列回路のＮＭＯＳ４３のドレインは、電源ＶＤＤに共通に接続されている。複数の直列回路のＮＭＯＳ４２のソースは、共通にダイオード４４のアノードとダイオード４５のカソードとに接続されている。ダイオード４４のカソード及びダイオード４５のアノードがグランドＧＮＤに接続されている。

ＩＧＢＴ４１、ＮＭＯＳ４２及びＮＭＯＳ４３は、図２のように、基板５０に形成されている。
基板５０の最裏面側は、Ｐ＋層で構成されたＩＧＢＴ４１のコレクタ領域５１になっている。このコレクタ領域５１は、Ｐ型の不純物が拡散されたものである。基板５０の裏面に、例えば銅等で形成されたＩＧＢＴ４１のコレクタ電極５２が形成され、そのコレクタ電極５２がコレクタ領域５１に接している。

コレクタ領域５１の上には、Ｎ＋層で構成されたバッファ領域５３が積層され、バッファ領域５３の上には、Ｎ−層で構成されたドリフト領域５４が積層されている。
バッファ領域５３及びドリフト領域５４は、Ｎ型の不純物が拡散されたものであり、バッファ領域５３の不純物濃度は、ドリフト領域５４よりも高くなっている。

ドリフト領域５４中には、複数のＰ＋層のボディー層５５が形成されている。ボディー層５５は、Ｐ型の不純物が拡散されたものである。ドリフト領域５４及びボディー層５５がＩＧＢＴ４１のベース領域を構成している。

ボディー層５５中の表面側には、Ｎ＋層で構成されたエミッタ領域５６が形成されている。エミッタ領域５６は、Ｎ型不純物が拡散されたものである。エミッタ領域５６の上部は、基板５０から露出し、そのエミッタ領域５６の露出した部分に銅等で形成されたＩＧＢＴ４１のエミッタ電極５７が接している。

ボディー層５５間で基板５０の表面から露出したドリフト領域５４の上部には、酸化膜５８が形成され、酸化膜５８の上部に、ＩＧＢＴ４１のゲート電極５９が銅等で形成されている。

この基板５０のドリフト領域５４には、さらに、Ｐ−ウエル６０が形成されている。Ｐ−ウエル６０は、Ｐ型不純物が拡散されたものである。Ｐ−ウエル６０の不純物濃度は、コレクタ領域５１やボディー層５５の不純物の濃度よりも低い。

Ｐ−ウエル６０の基板５０の表面側には、複数のＮ＋層が形成されている。これらのＮ＋層は、Ｎ型不純物が拡散された領域であり、ＮＭＯＳ４２のソース領域６１と、ＮＭＯＳ４２のドレイン領域６２と、ＮＭＯＳ４３のソース領域６３と、ＮＭＯＳ４３のドレイン領域６４と、ＮＭＯＳ４２及びＮＭＯＳ４３のバックゲート領域６５となる。

基板５０の表面から露出したソース領域６１上に、ＮＭＯＳ４２のソース電極６６が、銅等で形成されている。基板５０表面から露出したドレイン領域６２上に、ＮＭＯＳ４２のドレイン電極６７が銅等で形成されている。基板５０の表面から露出したソース領域６３上に、ＮＭＯＳ４３のソース電極６８が銅等で形成されている。基板５０表面から露出したドレイン領域６４上に、ＮＭＯＳ４３のドレイン電極６９が銅等で形成されている。基板５０の表面から露出したバックゲート領域６５上に、ＮＭＯＳ４２及びＮＭＯＳ４３のバックゲート電極７０が銅等で形成されている。

ソース領域６１とドレイン領域６２の間で基板５０の表面から露出したＰ−ウエル６０上には、ゲート酸化膜７１が形成され、ゲート酸化膜７１上にＮＭＯＳ４２のゲート電極７２が銅等で形成されている。

ソース領域６３とドレイン領域６４の間で基板５０の表面から露出したＰ−ウエル６０上には、ゲート酸化膜７３が形成され、ゲート酸化膜７３上にＮＭＯＳ４３のゲート電極７４が銅等で形成されている。

基板５０のＩＧＢＴ４１，及びＮＭＯＳ４２，４３に対応する部分から外れた所の表面には、絶縁膜を介してダイオード４４，４５がポリシリコンで形成されている。

この半導体集積回路装置のＩＧＢＴ４１は、ゲートに与えられた信号に基づきオン・オフし、オンの時には任意の素子からグランドＧＮＤに電流を流す。ＮＭＯＳ４２，４３は、各ゲートに与えられた信号に基づいたオン状態になり、そのオン状態に応じた電流を電源ＶＤＤからグランドＧＮＤにダイオード４４を介して電流を流す。これにより、ダイオード４４には、順方向の電圧降下が発生する（室温で０．６Ｖ程度）。

ダイオード４４で発生した電圧降下は、ＮＭＯＳ４２のソース領域６１とＰ−ウエル６０とのＰ−Ｎ接合に対して、逆バイアス電圧を印加することになる。
一方、ＩＧＢＴ４１がオンして電流を流すことにより、ドリフト領域５４にホールが充満する。このホールがＰ−ウエル６０に吸い込まれても、ホールがＮＭＯＳ４２のソース電極６６に流れる経路において、Ｐ−ウエル６０の電位は、ソース電極６６の電位よりも部分的に高くなる。このＰ−ウエル６０とソース電極６６との電位差が、ダイオード４４の順方向の電圧降下とＮＭＯＳ４２のソース領域６１とＰ−ウエル６０との間のＰ−Ｎ接合寄生ダイオードに印加されている電圧の和を超えない場合には、ＮＭＯＳ４２のソース領域６１とＰ−ウエル６０との間のＰ−Ｎ接合寄生ダイオードがオンせず、通常の動作が維持される。

Ｐ−ウエル６０とソース電極６６との電位差が、ダイオード４４の順方向の電圧降下とＮＭＯＳ４２のソース領域６１とＰ−ウエル６０との間のＰ−Ｎ接合寄生ダイオードに印加されている電圧の和を超える場合には、ＮＭＯＳ４２のソース領域６１とＰ−ウエル６０との間のＰ−Ｎ接合寄生ダイオードがオンする。これにより、ドリフト領域５４とＰ−ウエル６０とＮＭＯＳ４２のソース領域６１とで構成される寄生トランジスタ７５がオンし、ＩＧＢＴ４１のコレクタ領域５１とバッファ領域５３及びドリフト領域５４とＰ−ウエル６０とで構成される寄生トランジスタ７６と寄生トランジスタ７５とからなる寄生サイリスタがオンし、貫通電流が流れ始め、ＮＭＯＳ４２のソース領域６１に流入する。

しかし、ＮＭＯＳ４２のソース領域６１に流入した電流は、ダイオード４４に流れる。ダイオード４４のオン抵抗は比較的大きいので、ダイオード４４での電圧降下が大きくなり、ソース領域６１とＰ−ウエル６０との間のＰ−Ｎ接合寄生ダイオードに負帰還が係り、寄生トランジスタ７５，７６を流れる電流の増加が抑制される。よって、貫通電流によって、素子が破壊されることが防止される。

一方、例えば配線のインダクタンス等に起因して、ＮＭＯＳ４１，４２のバックゲート電極７０やＩＧＢＴ４１のエミッタ電極５７の電位が、グランドＧＮＤの電位から上昇した場合、Ｐ−ウエル６０からＮＭＯＳ４２のソース領域６１に電流が流れる。この電流が流れることにより、寄生トランジスタ７５，７６で構成される寄生サイリスタが動作する。この状態のときに、ダイオード４５がオンして電流を流すので、寄生トランジスタ７５のベース電流を減じることができ、寄生トランジスタ７５のコレクタ電流を大幅に低減できる。
以上のように、本実施形態の半導体集積回路装置は、ダイオード４４，４５を設けたので、寄生トランジスタ７５，７６からなる寄生サイリスタがオンすることを抑制できると共に、オンした場合でも、サイリスタに流れる電流量を低減できる。したがって、次のような利点を奏する。
（１） ＩＧＢＴ４１からＮＭＯＳ４２，４３の形成された領域まで距離を必要以上に確保する必要がなく、また、Ｐ−ウエル６０の電位を固定するための電極を多数配置する必要もない。よって、回路形成面積を小さくでき、デバイス全体の面積を縮小できる。
（２） 寄生トランジスタ７５の動作の抑制すると共に、寄生トランジスタ７５，７６からなる寄生サイリスタに流れる電流を低減できるので、素子の破壊を防止できる。
（３）ＩＧＢＴ４１が動作することにより、Ｐ−ウエル６０からソース領域６１を介してＮＭＯＳ４２のソース電極６６に流れる電流を低減できるので、ＮＭＯＳ４２，４３の誤動作を防止できる。

本発明の実施形態に係る半導体集積回路装置の概要を示す回路図である。 図１の半導体集積回路装置の構造を示す断面図である。 従来の半導体集積回路装置の回路を示す回路図である。 図３の半導体集積回路装置の構造を示す断面図である。

符号の説明

４１ ＩＧＢＴ
４２，４３ ＮＭＯＳ
４４，４５ ダイオード
５０ 基板
５５ ボディー層
５６ エミッタ領域
５７ エミッタ電極
５９ ゲート電極
６０ Ｐ−ウエル
６１，６３ ソース領域
６２，６４ ドレイン領域
７２，７４ ゲート電極

Claims (4)

1. 半導体基板と、
   前記半導体基板に形成され、第１の主電極と第１の制御電極とグランドに接続された第２の主電極とを有し、該第１の制御電極に与えられた信号に基づいて少数キャリア及び多数キャリアが該第１の主電極及び第２の主電極から注入されるパワー素子と、
   前記半導体基板に形成されたウエル中に形成され、第３の主電極と第４の主電極と第２の制御電極と前記グランドに接続された背面制御電極とを有し、該第２の制御電極に与えられた信号に基づいた導通状態を示す電界効果トランジスタと、
   前記半導体基板に絶縁膜を介して積層されたポリシリコンに形成され、前記電界効果トランジスタの第４の主電極と前記グランドとの間に順方向に接続された第１のダイオードと、
   を備えることを特徴とする半導体集積回路装置。
2. 前記ポリシリコンに形成され、前記電界効果トランジスタの第４の主電極と前記グランドとの間に逆方向に接続された第２のダイオードを、備えることを特徴とする請求項１に記載の半導体集積回路装置。
3. 前記パワー素子は、ＩＧＢＴであることを特徴する請求項１又は２に記載の半導体集積回路装置。
4. 前記電界効果トランジスタは、Ｎチャネル型ＭＯＳトランジスタであることを特徴とする請求項３に記載の半導体集積回路装置。

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