JP2006332539A - 半導体集積回路装置 - Google Patents
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Abstract
【解決手段】 IGBTとNMOSとを持つ半導体集積回路装置が形成された基板50上にダイオード44を形成し、NMOSのソース電極66とバックゲート電極70及びIGBTのエミッタ電極57との間に、順方向になるようにダイオード44を接続する。ダイオード44を設けることにより、入力IGBTがオンしてドリフト領域54からP−ウエル60を介してNMOSのソース領域61に流れる電流が、ダイオード44を流れる。ダイオード44のオン抵抗が高いので、寄生トランジスタ75のベース電流が低く抑制され、寄生トランジスタ75及び76で構成されるサイリスタに流れる電流が大幅に抑制される。
【選択図】 図2
Description
IGBTは、半導体素子であり、特許文献1のように半導体基板に形成され、例えばスイッチング素子として用いられている。
図4(a),(b)は、図3の半導体集積回路装置の断面図である。
この半導体集積回路装置は、対をなすエンハンスメント型のNMOS1及びデプレッション型のNMOS2で構成される直列回路が、電源VDDとグランドGNDとの間に並列に接続されている。また、IGBT3のエミッタがグランドGNDに接続されている。
IGBT3のコレクタ電極11は、基板10の裏面側の低抵抗層P+で構成されたコレクタ領域12に接している。コレクタ領域12には、低抵抗層N+で構成されたバッファ領域13と、高抵抗層N−で構成されたドリフト領域14とが積層されている。ドリフト領域14の表面側に低抵抗層P+のボディー層15が複数形成されている。ドリフト領域14及びボディー層15がIGBT3のベース領域を構成している。
半導体基板と、
前記半導体基板に形成され、第1の主電極と第1の制御電極とグランドに接続された第2の主電極とを有し、該第1の制御電極に与えられた信号に基づいて少数キャリア及び多数キャリアが該第1の主電極及び第2の主電極から注入されるパワー素子と、
前記半導体基板に形成されたウエル中に形成され、第3の主電極と第4の主電極と第2の制御電極と前記グランドに接続された背面制御電極とを有し、該第2の制御電極に与えられた信号に基づいた導通状態を示す電界効果トランジスタと、
前記半導体基板に絶縁膜を介して積層されたポリシリコンに形成され、前記電界効果トランジスタの第4の主電極と前記グランドとの間に順方向に接続された第1のダイオードと、
を備えることを特徴とする。
図1は、本発明の実施形態に係る半導体集積回路装置の概要を示す回路図である。
図2は、図1の半導体集積回路装置の構造を示す断面図ある。
基板50の最裏面側は、P+層で構成されたIGBT41のコレクタ領域51になっている。このコレクタ領域51は、P型の不純物が拡散されたものである。基板50の裏面に、例えば銅等で形成されたIGBT41のコレクタ電極52が形成され、そのコレクタ電極52がコレクタ領域51に接している。
バッファ領域53及びドリフト領域54は、N型の不純物が拡散されたものであり、バッファ領域53の不純物濃度は、ドリフト領域54よりも高くなっている。
一方、IGBT41がオンして電流を流すことにより、ドリフト領域54にホールが充満する。このホールがP−ウエル60に吸い込まれても、ホールがNMOS42のソース電極66に流れる経路において、P−ウエル60の電位は、ソース電極66の電位よりも部分的に高くなる。このP−ウエル60とソース電極66との電位差が、ダイオード44の順方向の電圧降下とNMOS42のソース領域61とP−ウエル60との間のP−N接合寄生ダイオードに印加されている電圧の和を超えない場合には、NMOS42のソース領域61とP−ウエル60との間のP−N接合寄生ダイオードがオンせず、通常の動作が維持される。
以上のように、本実施形態の半導体集積回路装置は、ダイオード44,45を設けたので、寄生トランジスタ75,76からなる寄生サイリスタがオンすることを抑制できると共に、オンした場合でも、サイリスタに流れる電流量を低減できる。したがって、次のような利点を奏する。
(1) IGBT41からNMOS42,43の形成された領域まで距離を必要以上に確保する必要がなく、また、P−ウエル60の電位を固定するための電極を多数配置する必要もない。よって、回路形成面積を小さくでき、デバイス全体の面積を縮小できる。
(2) 寄生トランジスタ75の動作の抑制すると共に、寄生トランジスタ75,76からなる寄生サイリスタに流れる電流を低減できるので、素子の破壊を防止できる。
(3)IGBT41が動作することにより、P−ウエル60からソース領域61を介してNMOS42のソース電極66に流れる電流を低減できるので、NMOS42,43の誤動作を防止できる。
42,43 NMOS
44,45 ダイオード
50 基板
55 ボディー層
56 エミッタ領域
57 エミッタ電極
59 ゲート電極
60 P−ウエル
61,63 ソース領域
62,64 ドレイン領域
72,74 ゲート電極
Claims (4)
- 半導体基板と、
前記半導体基板に形成され、第1の主電極と第1の制御電極とグランドに接続された第2の主電極とを有し、該第1の制御電極に与えられた信号に基づいて少数キャリア及び多数キャリアが該第1の主電極及び第2の主電極から注入されるパワー素子と、
前記半導体基板に形成されたウエル中に形成され、第3の主電極と第4の主電極と第2の制御電極と前記グランドに接続された背面制御電極とを有し、該第2の制御電極に与えられた信号に基づいた導通状態を示す電界効果トランジスタと、
前記半導体基板に絶縁膜を介して積層されたポリシリコンに形成され、前記電界効果トランジスタの第4の主電極と前記グランドとの間に順方向に接続された第1のダイオードと、
を備えることを特徴とする半導体集積回路装置。 - 前記ポリシリコンに形成され、前記電界効果トランジスタの第4の主電極と前記グランドとの間に逆方向に接続された第2のダイオードを、備えることを特徴とする請求項1に記載の半導体集積回路装置。
- 前記パワー素子は、IGBTであることを特徴する請求項1又は2に記載の半導体集積回路装置。
- 前記電界効果トランジスタは、Nチャネル型MOSトランジスタであることを特徴とする請求項3に記載の半導体集積回路装置。
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