JPH11224948A - 回路内蔵ｉｇｂｔ及びそれを用いた電力変換装置 - Google Patents

Abstract

(57)【要約】 【課題】回路内蔵ＩＧＢＴにおける、ＩＧＢＴ領域から
のホール電流の漏れによる回路領域の誤動作を防止す
る。 【解決手段】回路領域（１５１）の横MOSFETのベース層
（１３２）にアース電極（１１３）を設け、このアース
電極をＩＧＢＴのエミッタ電極（１１０）に接続する。 【効果】ベース層の電位がエミッタ電極のアース電位に
固定されるため横MOSFETの誤動作が防止される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、主にインバータ等
に適用する半導体装置に係り、特に回路内蔵IGBTの誤動
作防止に関する。

【０００２】

【従来の技術】絶縁ゲートバイポーラトランジスタ（In
sulated Gate Bipolar Transistor、以下、ＩＧＢＴと
略す）は制御端子の電圧で主端子の電流を制御できる電
圧制御型のスイッチング素子である。大電流で高周波数
のスイッチングが可能なことから、現在ＩＧＢＴは家庭
用エアコンから電車用のインバータ等まで広く使われて
いる。

【０００３】これまでＩＧＢＴは、低損失・高速化が図
られてきた。近年は、低損失・高速化だけでなく、高機
能化も進められている。高機能ＩＧＢＴとしては例え
ば、保護回路をＩＧＢＴに集積化してワンチップで保護
機能を持たせたＩＧＢＴ等がある。ＩＧＢＴに回路を集
積化する場合に問題となるのは、ＩＧＢＴに特有の、キ
ャリア電流すなわちホール電流による回路の誤動作であ
る。ＩＧＢＴのコレクタ層から注入されるホール電流が
回路領域に流れ込むと、回路の誤動作を引き起こす。そ
こで、ホール電流が回路領域に流れ込むのを防ぐため
に、ホールを排出する層を設けた構造が開示されてい
る。図１１にホール排出層を持つ回路内蔵IGBTの断面構
造を示す。

【０００４】図１１において、１０１はコレクタ層、１
０２はバッファ層、１０３はドリフト層、１０４はチャ
ネル層、１０５はエミッタ層、１０６はホール排出層、
110はエミッタ電極、１１１はゲート電極、１１２はゲ
ート酸化膜、１１４はソース電極、１１５はMOSFETゲー
ト電極、１１６はドレイン電極、１１７はコレクタ電
極、１３１はソース層、１３２はベース層、１３３はド
レイン層、１５０はIGBT領域、１５１は回路領域、１５
２は横MOSFETである。なお、図１１には記載していない
が、回路領域１５１にはMOSFETの他に回路を構成する素
子として、抵抗やダイオードなどが形成されている。ま
た同様に、図示していないがMOSFETのソース電極１１４
やゲート電極１１５，ドレイン電極１１６は回路領域に
形成されているその他の素子やＩＧＢＴのエミッタ電極
１１０，ゲート電極１１１に接続されている。図１１の
矢印で示したように、ＩＧＢＴのオン状態ではホール電
流がコレクタ層からエミッタ層に流れている。このホー
ル電流が回路領域に流れ込むのを抑制するために、ホー
ル排出層１０６を形成し、ＩＧＢＴ領域から回路領域へ
のホール電流の流れ込みを抑制している。

【０００５】

【発明が解決しようとする課題】しかしながら近年、Ｉ
ＧＢＴに集積化する回路の高機能・高精度化が進み、わ
ずかなホールの漏れ電流でも回路の誤動作が発生すると
いう問題が生じている。これはホール排出層１０６を設
けても、微量のホールが回路領域に漏れてしまうためで
ある。この様な誤動作は、MOSFETを使ったソースフォロ
ア回路をＩＧＢＴに集積化した場合に顕著である。

【０００６】図１２，図１３にソースフォロア回路を集
積化したＩＧＢＴの断面及び等価回路を示す。図１２，
図１３において、図１１と共通の構成要素には同一の番
号を付してある。図１２，図１３において、１４０はソ
ースフォロア抵抗、２０１はＩＧＢＴのチャネル部分に
相当するｎチャネルMOSFET、２０２はドリフト層，チャ
ネル層及びエミッタ層から構成されるｎｐｎトランジス
タ、２０３はコレクタ層，バッファ層，ドリフト層及び
チャネル層から構成されるｐｎｐトランジスタ、２０４
はドリフト層，ベース層及びエミッタ層から構成される
MOSFETのｎｐｎトランジスタ、２０５は横MOSFETであ
る。

【０００７】従来の構造では、ホール電流の漏れ電流が
ベース層１３２を通ってMOSFETのソース電極１１４に流
れ込む。ホール電流がソース電極に流れ込むと、ソース
フォロア抵抗１４０に発生する電圧が所望の電圧より大
きくなり、回路の誤動作を引き起こす。

【０００８】本発明は上述の問題点を考慮してなされた
ものであって、回路の誤動作を防止できる回路内蔵ＩＧ
ＢＴを提供する。

【０００９】

【課題を解決するための手段】本発明による回路内蔵Ｉ
ＧＢＴにおいては、互いに隣接するＩＧＢＴ領域及び回
路領域を有する半導体基体を備える。回路領域において
回路素子が形成される一方導電型の半導体層内に、回路
素子に隣接し、半導体層よりも不純物濃度が高い、一方
導電型の他の半導体層を設ける。このような他の半導体
層には電極が接触し、この電極がＩＧＢＴの電極と接続
される。

【００１０】本発明によれば、他の半導体層からＩＧＢ
Ｔの電極へキャリアが排出されるため、回路の誤動作を
防止することができる。

【００１１】なお、一方導電型はｐ型またはｎ型であ
る。ＩＧＢＴの電極とは、例えばエミッタ電極である。
また、キャリアはホールまたは電子である。

【００１２】

【発明の実施の形態】（実施例１）図１に本発明による
第１の実施例の断面構造、図２に等価回路を示す。本実
施例は、ソースフォロア回路を内蔵した回路内蔵ＩＧＢ
Ｔの一例である。

【００１３】図１及び図２において、図１１から図１３
と共通の構成要素には同一の符号が付してある。図１及
びに図２において、１１３はアース電極、１３０はアー
ス層である。以下の説明において、記号ｐ^- ，ｐ，ｐ⁺
は半導体層の導電型がｐ型（一方導電型）であることを
示し、この記載順に不純物濃度が相対的に高いことを示
す。また、記号ｎ^- ，ｎ，ｎ⁺ は半導体層の導電型がｎ
型（他方導電型）であることを示し、この記載順に不純
物濃度が相対的に高いことを示す。

【００１４】図１に示すように、一つの半導体基体にＩ
ＧＢＴ領域１５０と回路領域１５１が隣接して設けられ
る。ＩＧＢＴ領域１５０は、半導体基体の一方の主表面
に隣接したｐ⁺ 型のコレクタ層１０１（第１の層）と、
コレクタ層１０１に隣接したｎ⁺ 型のバッファ層１０２
（第２の層の第１の部分）と、バッファ層１０２と半導
体基体の他方の主表面に隣接したｎ^- 型のドリフト層１
０３（第２の層の第２の部分）と、半導体基体の他方の
主表面に隣接してドリフト層１０３内に選択的に形成さ
れたｐ型の複数のチャネル層１０４（第３の層）と、半
導体基体の他方の主表面に隣接してチャネル層１０４内
に選択的に形成されたｎ⁺ 型のエミッタ層１０５（第４
の層）と、半導体基体の他方の主表面に隣接するととも
に、回路領域１５１に隣接するチャネル層１０４に接触
し、このチャネル層１０４よりも接合深さが深いｐ型の
ホール排出層１０６と、を有する。さらに、ＩＧＢＴ領
域１５０は、半導体基体の他方の主表面におけるドリフ
ト層１０３とエミッタ層１０５の間のチャネル層１０４
の表面の露出部分に、絶縁膜であるゲート酸化膜１１２
を介して形成されたゲート電極１１１(第１の電極)と、
チャネル層１０４とエミッタ層１０５に接触形成された
エミッタ電極１１０（第２の電極）と、半導体基体の一
方の主表面においてコレクタ層１０１に接触して形成さ
れたコレクタ電極１１７（第３の電極）と、を備える。
回路領域１５１は、ＩＧＢＴ領域から延びるコレクタ層
１０１，バッファ層１０２，ドリフト層１０３及びコレ
クタ電極１１７を備えている。さらに、回路領域１５１
は、半導体基体の他方の主表面に隣接してドリフト層１
０３内に選択的に形成されたｐ型のベース層１３２（第
５の層）と、半導体基体の他方の主表面に隣接してベー
ス層１３２内に選択的に形成されたｎ⁺ 型のソース層１
３１（第７の層）及びドレイン層１３３（第８の層）
と、半導体基体の他方の主表面におけるソース層１３１
とドレイン層１３３の間のベース層１３２の表面の露出
部にゲート酸化膜を介して形成された他のゲート電極１
１５（第５の電極）と、ソース層１３１に接触して形成
されたソース電極１１４（第６の電極）と、ドレイン層
１３３に接触して形成されたドレイン電極１１６(第７
の電極)と、を有する。ベース層１３２，ソース層１３
１，ドレイン層１３３，ゲート電極１１５，ソース電極
１１４及びドレイン電極１１６は、横型MOSFETを構成す
る。横型MOSFETは、回路領域１５１に形成される、ＩＧ
ＢＴの保護回路のような回路における一つの回路素子で
ある。横型MOSFETのソース電極１１４とＩＧＢＴのエミ
ッタ電極との間には、他の回路素子として抵抗１４０す
なわちソースフォロア抵抗が接続される。すなわち、ソ
ースフォロア回路が構成される。さらに、回路領域１５
１は、半導体基体の他方の主表面に隣接してベース層１
３２内に選択的に形成されかつソース層１３０に隣接し
て配置され、ベース層１３２よりも高不純物濃度のｐ⁺
型のアース層１３０（第６の層）と、アース層１３０に
オーミック接触して形成されたアース電極１１３（第４
の電極）と、を有する。アース電極１１３は、電極配線
によってエミッタ電極１１０と電気的に接続される。な
お、ベース層１３２内には、横型MOSFET以外の回路素子
が形成されていてもよい。

【００１５】本実施例の特徴は、横型MOSFETにアース層
１３０を設け、このアース層をアース電極を介してＩＧ
ＢＴのエミッタ電極１１０に接続した点である。アース
層１３０を設けることにより、コレクタ層１１７からベ
ース層１３２に流れ込むホール電流を、ソースフォロア
回路を通さずすなわちソース層１３１を通さずに、アー
ス層１３０からエミッタ電極１１０に排出できる。従っ
て、ソースフォロア回路に流れる電流と、ホール電流と
を分離できる。これにより、ソースフォロア抵抗１４０
に発生する電圧の変動が抑制され、誤動作を防止でき
る。

【００１６】本実施例のもう一つの特徴は、横型MOSFET
の単位セル構造を対称配置とし、周期的にアース層１３
０を配置した点にある。図１に示す様に、周期的にアー
ス層１３０を配置する構成により、回路領域に漏れてき
たホール電流をアース層130に排出してソース層１３１
にホール電流が流れ込むのを防止することが出来る。ま
た、アース層１３０が周期的に配置されているので、ベ
ース層の電位をアースの電位に固定でき、ベース層の電
位の変動による基板バイアス効果等を防止して回路の精
度を向上できる。

【００１７】本実施例の構成は、上記のような横型MOSF
ETと抵抗によるソースフォロア回路以外の回路にも適用
できる。すなわち、本実施例の構成は、ベース層１３２
内に回路素子が形成され、回路素子とエミッタ電極１１
０が抵抗などの他の回路素子を介して接続される場合に
有効である。この場合、ベース層１３２内の回路素子に
隣接してアース層１３０を設け、アース層１３０とエミ
ッタ電極１１０とを電気的に接続する。これにより、図
１の実施例と同様に、回路領域に流れ込むホール電流に
よる誤動作を防止できる。

【００１８】図３に第１の実施例の平面レイアウトを示
す。図中のＡ−Ｂは図１中のＡ−Ｂ断面に相当する。本
実施例では、アース電極を持つ構造を実現するために、
横型MOSFETの電極の配置を図３に示すように終端部分で
折り返す構造とした。ドレイン電極１１６とアース電極
１１３は、実質従来と同様の櫛歯状である。互いに噛み
合うようにして形成されるドレイン電極１１６及びアー
ス電極１１３の櫛歯状パターンの間において、これら櫛
歯状パターンに沿ってゲート電極１１５及びソース電極
１１４が形成される。ゲート電極１１５及びソース電極
１１４は、ドレイン電極１１６及びアース電極１１３の
櫛歯状パターンの歯の端部で折り返されているため、半
導体基体表面において蛇行している。比較のために、図
４に従来のMOSFETの平面レイアウトを示す。図４中、ゲ
ート電極を点線で示したのは、絶縁膜を介してドレイン
電極１１６とソース電極１１４より下の層に配置してい
るためである。従来のMOSFETでは電極が図４に示す櫛歯
状である。このため、アース電極を周期的に配置する構
成を実現するためには配線が交差してしまう。これらの
配線は金属膜により形成されているため、交差させるた
めには多層構造にしなくてはならない。実際に従来のMO
SFETではゲート電極を多層配線化している。多層構造に
すると、製造工程の増大によるコスト上昇や、素子表面
の凹凸の拡大などの問題が生じる。

【００１９】図３の電極パターンから分かるように、本
実施例においては、アース層１３０の平面パターンが、
ソース層１３１の平面パターンに隣接し、かつソース層
131の平面パターンに沿って延びている。従って、ホー
ル電流がソース層に流れ込みにくい。しかも、アース層
１３０の平面パターンが、ソース層１３１の平面パター
ン全体に沿って延びているので、ソース層１３１へのホ
ール電流の流れ込みを防止する効果が大きい。しかも、
アース電極１１３が、アース層１３０の平面パターンに
沿って、アース層と接触するので、ホール電流がエミッ
タ電極へ十分排出される。

【００２０】本実施例によれば、図３に示す様にMOSFET
の電極を終端部分で折り返し構造とすることにより、ア
ース電極，ゲート電極，ソース電極，ドレイン電極の４
電極を多層配線化や配線の交差を使わずにレイアウトで
きる。また、本実施例では電極の折り返し部分を図３に
示すように丸みのある形状としたことにより、ベース層
−ドリフト層接合の耐圧の低下を防止できるという特徴
も持つ。

【００２１】（実施例２）図５に本発明による第２の実
施例を示す。図５において、図１から図４と共通の構成
要素には同一の符号を付してある。本図において、５０
０は遮断層である。

【００２２】本実施例の特徴は、ＩＧＢＴとMOSFETの間
に遮断領域を設け、この遮断領域の幅Ｌをドリフト層１
０３の厚さｄ以上とした点である。距離Ｌは、回路領域
に最も近いＩＧＢＴのチャネルの終端すなわちゲート電
極１１１の終端部と、IGBT領域に最も近い横型MOSFETの
ソース層１３１のＩＧＢＴ領域側の終端部との間の距離
である。

【００２３】コレクタ層１０１から注入されるホール電
流はドリフト層１０３内をドリフト電界により進んで行
く。この時、ドリフト層１０３の結晶による散乱や、ド
リフト層１０３内部の横方向の電界などにより、ホール
の進行方向は最大で４５度、進行方向から散乱される。
そこで本実施例では、この散乱を考慮して、ＩＧＢＴと
MOSFETの距離Ｌを少なくともドリフト層の厚さｄ以上と
した。これによれば、ホール電流の横方向散乱距離より
も遮断領域が広いために、ホール電流がMOSFETに到達す
るのを抑制することができる。この時、コレクタ層１０
１から注入されるホールは、前実施例と同様に、アース
層１３０からエミッタ電極１１０へ排出される。

【００２４】なお、この遮断領域の距離Ｌは広くするほ
どホール電流の流入の抑制には効果があるが、耐圧が低
下するという問題がある。そのため、耐圧が低下しない
範囲でＬを設定しなくてはならない。或いは、図５に示
したように遮断層５００を形成して、耐圧の低下を防止
する構造も好ましい。

【００２５】（実施例３）図６に本発明による第３の実
施例を示す。

【００２６】図５の構造では遮断領域の間隔をドリフト
層以上としているが、これにより回路領域の面積が増
え、チップサイズが大きくなるという問題がある。そこ
で、図６の本実施例では、この領域に抵抗やダイオード
等の回路素子を配置して、回路領域のスペースの有効活
用を図り、チップ面積の増大を抑制している。この時、
遮断領域に配置する素子としては、ホール電流の影響を
受けない素子でなくてはならない。例えば、酸化膜上に
形成した抵抗やダイオード等が好ましい。本実施例にお
いては、酸化膜８０１上に、多結晶半導体によって形成
されている抵抗体１２０とその両端に接触する電極端子
１２１を備える抵抗素子が設けられている。また、酸化
膜８０１の下部における遮断領域のドリフト層中には、
アース層と同じ導電型のホール排出層１０６や、遮断層
６００を設ける。遮断層を設けることによりＩＧＢＴか
らのホール電流の流入を更に抑制するとともに、耐圧の
低下も防止できる。さらに、遮断領域だけではなく回路
領域中のMOSFETとその他の素子の間の領域に遮断層６０
０を形成するのも好ましい。遮断層はアース電位に接続
されているため、回路領域の電位が安定し、回路動作の
信頼性向上に効果がある。

【００２７】図７に第３の実施例の平面レイアウトを示
す。図７において、図１から図６と共通の構成要素には
同一の番号を付してある。図７において、７００はゲー
ト電極１１１が電気的に接続され、ゲート電極１１１に
外部回路を接続するための接続個所となるゲートパッ
ド、７０１はMOSFET形成領域、７０２は遮断領域、703
はエミッタ電極１１０が電気的に接続され、エミッタ電
極１１０に外部回路を接続するための接続個所となるエ
ミッタパッド、７０４はＩＧＢＴ領域、７０５はターミ
ネーション領域である。

【００２８】本実施例では、ＩＧＢＴ領域からのホール
の流入を抑制するためにMOSFET形成領域を回路領域の中
心部に配置し、周辺を遮断領域で包囲している。この遮
断領域には上述したように、スペースの有効活用のため
に絶縁膜を介して抵抗やダイオードなどが配置されてい
る。図示はしていないが、回路領域中のMOSFETが形成さ
れていない領域には、遮断層６００が配置されており、
回路の電位の安定化を図っている。本実施例では、ゲー
トに入力されるＩＧＢＴの制御信号に対する回路動作の
遅延を最小とするために、回路領域をゲートパッド脇に
配置している。 （実施例４）図８に本発明による第４の実施例の断面構
造を示す。

【００２９】本実施例の特徴は、半導体基体の表面にお
いて、エミッタパッド７０３と、アース電極１１３また
はアース層１３０とが、配線電極８００によって接続さ
れていることである。ＩＧＢＴのエミッタ電極は図８に
示すように抵抗成分Ｒｅを有する。

【００３０】図２の等価回路では、抵抗成分Ｒｅは抵抗
９００で示されている。回路の基準電位はＩＧＢＴのエ
ミッタ電極から取るため、ＩＧＢＴに電流が流れてエミ
ッタ電極の抵抗Ｒｅ９００に生じる電圧により回路の基
準電位が変動し回路の誤動作を発生させる。本実施例に
よれば、回路の基準電位となるアース層１３０を、エミ
ッタパッド７０３に、ＩＧＢＴのエミッタ電極１１０と
は独立した配線電極８００によって接続することによ
り、抵抗Ｒｅによるアース電位の変動を防止することが
できる。

【００３１】図９に等価回路を示す。回路のアース層が
直接エミッタパッド７０３に接続されているため、抵抗
Ｒｅを介さずにホール電流を排出でき、回路の誤動作を
防止できる。

【００３２】図１０に実施例４の変形例を示す。図１０
において、図１から図９と共通の構成要素には同一の番
号を付してある。図１０において、１０００はアースパ
ッドである。

【００３３】本実施例の特徴は、アースパッドを設け、
アース層をアースパッドに接続した点にある。実施例４
の構成では、チップの外部回路とエミッタパッドとを接
続するワイヤー配線の抵抗によるアース電位の変動を防
止することができない。そこで、アースパッドにアース
専用のワイヤー配線を設け、外部回路のアース電位点に
直接接続することにより、回路動作の安定化を図れる。

【００３４】（実施例５）図１４に本発明による第５の
実施例の断面構造を示す。図１４において、図１から図
１３と共通の構成要素には同一の符号が付してある。本
実施例は、前実施例における回路領域のベース層１３２
に相当する半導体層に、回路素子としてダイオードが形
成される。ｐ型のダイオードベース層１００３内に、半
導体基体の他方の主表面に隣接して、ダイオードベース
層１００３よりも高不純物濃度のｎ⁺ 型のカソード層１
００２、及びダイオードベース層１００３よりも高不純
物濃度のｐ⁺ 型のアノード層１００４が設けられる。カ
ソード層１００２にはカソード電極１０００がオーミッ
ク接触し、アノード層１００４にはアノード電極１００
１がオーミック接触する。これら、カソード層１００
２，ダイオードベース層１００３，アノード層１００
４，カソード電極１０００、及びアノード電極１００１
によって、ダイオードが構成される。カソード電極１０
００とＩＧＢＴのエミッタ電極１１０とは、抵抗１４０
を介して電気的に接続される。さらに、ダイオードベー
ス層１００３内には、半導体基体の他方の主表面に隣接
して、ダイオードベース層１００３よりも高不純物濃度
のｐ⁺ 型のアース層１３０が形成される。アース層１３
０は、カソード層１００２に隣接して設けられる。アー
ス層１３０には、アース電極１１３がオーミック接触す
る。アース電極１１３とエミッタ電極１１０とは、配線
によって電気的に接続される。

【００３５】本実施例によれば、コレクタ層１０１から
注入されるホール電流が、アース層１３０からエミッタ
電極１１０ヘ排出される。従って、ホール電流がダイオ
ードのカソード層１００２には流れ込まないので、回路
の誤動作を防止することができる。

【００３６】（実施例６）図１５に本発明による第６の
実施例の平面構造を示す。本図は、回路内蔵IGBTの回路
領域に形成された横型MOSFETの平面パターンを示す。但
し、電極は省略されているが、電極パターンの一例とし
ては、図３のものがある。図１５においては、リング状
のソース層１３１の中央部に細長いストライプ状のドレ
イン層133が配置される。ソース層１３１の周囲は、ア
ース層１３０によって包囲されている。従って、ソース
層へ流れ込もうとするホールを有効にアース層から排出
することができる。しかも、本実施例においては、ソー
ス層１３１の周囲全体がアース層１３１によって包囲さ
れるので、誤動作がほとんど起らない。

【００３７】（実施例７）図１６は、本発明による第７
の実施例である電力変換装置の等価回路図である。本実
施例は、３相インバータ装置を示す。

【００３８】図１６において、１４００と１４０１は直
流電源に接続された直流入力端子、１４０５は直流入力
端子間に２個直列に接続された本発明による回路内蔵IG
BT、１４０２乃至１４０４は、２個の回路内蔵ＩＧＢＴ
の直列接続点の各々に接続された交流出力端子、１４０
６は回路内蔵ＩＧＢＴの各々に逆並列に接続された還流
ダイオードである。回路内蔵IGBT1405は、上述した各実
施例のいずれかの回路内蔵ＩＧＢＴを用いることができ
る。回路内蔵IGBT1405がオン・オフスイッチング駆動さ
れ、このオン・オフスイッチングにより、直流入力端子
１４００及び１４０１から入力される直流電力が交流電
力に変換される。この交流電力は、交流出力端子１４０
２乃至１４０４から出力され、これら交流出力端子に接
続される３相誘導電動機のような交流負荷を駆動する。

【００３９】本実施例においては、回路内蔵IGBT1405の
回路領域に、ＩＧＢＴを過電流から保護するための保護
回路が形成されている。本実施例によれば、過電流保護
動作時に、回路領域に流れ込むホール電流がアース層か
ら排出されるので、回路領域の回路素子に対するホール
電流の影響が抑えられる。このため、回路内蔵IGBTが誤
動作しにくくなり、高精度の過電流保護動作が可能にな
る。従って、信頼性の高い過電流保護機能を有するイン
バータ装置を実現することができる。

【００４０】なお、本発明による回路内蔵ＩＧＢＴは、
インバータ装置に限らず、コンバータ装置，チョッパ装
置及び各種スイッチング電源など、ＩＧＢＴをスイッチ
ングすることによって入力電力を電力変換して出力する
各種の電力変換装置に適用できる。

【００４１】以上、本発明をｎチャネル型ＩＧＢＴにｎ
チャネル型MOSFETのエミッタフォロア回路を集積化した
場合について説明したが、この他に、ｐチャネル型のIG
BT及びMOSFETの組み合わせでも同様の効果を得ることが
出来る。すなわち、本発明は、上記の実施例において、
各半導体層の導電型を逆にした場合でも、同様の効果が
有る。

【００４２】また、回路構成もエミッタフォロア回路に
限ったものでなく、MOSFETを集積化した回路で有れば同
様の効果を得られる。

【００４３】更に、本発明はＩＧＢＴに限ったものでは
なく、例えばＭＯＳ制御型サイリスタ等のようにバイポ
ーラ素子に回路を集積化する場合であれば同様の効果を
得られる。

【００４４】

【発明の効果】以上のように本発明によれば、ＩＧＢＴ
に集積化した回路の誤動作を防止することが出来る。

【図面の簡単な説明】

【図１】本発明による第１の実施例の断面図である。

【図２】本発明による第１の実施例の等価回路図であ
る。

【図３】本発明による第２の実施例の平面図である。

【図４】従来のMOSFETの平面図である。

【図５】本発明による第３の実施例の断面図である。

【図６】本発明による第３の実施例の変形例の断面図で
ある。

【図７】本発明による第３の実施例の変形例の平面図で
ある。

【図８】本発明による第４の実施例の平面図である。

【図９】本発明による第４の実施例の平面図である。

【図１０】本発明による第４の実施例の変形例の平面図
である。

【図１１】従来の断面図である。

【図１２】従来の等価回路図である。

【図１３】従来の断面構造図である。

【図１４】本発明による第５の実施例の断面図である。

【図１５】本発明による第６の実施例の平面図である。

【図１６】本発明による第７の実施例である電力変換装
置の等価回路図である。

【符号の説明】

１０１…コレクタ層、１０２…バッファ層、１０３…ド
リフト層、１０４…チャネル層、１０５…エミッタ層、
１０６…ホール排出層、１１０…エミッタ電極、１１
１，１１５…ゲート電極、１１３…アース電極、１１４
…ソース電極、１１６…ドレイン電極、１１７…コレク
タ電極、１３０…アース層、１３１…ソース層、１３２
…ベース層、１３３…ドレイン層。

Claims (9)

【特許請求の範囲】
1. 【請求項１】互いに隣接するＩＧＢＴ領域及び回路領域
   を有する半導体基体を備え、 前記ＩＧＢＴ領域は、 前記回路領域まで延びる一方導電型の第１の層と、 前記第１の層に隣接し、前記回路領域まで延びる他方導
   電型の第２の層と、 前記第２の層内に形成された一方導電型の第３の層と、 前記第３の層内に形成された他方導電型の第４の層と、 前記第２の層と前記第４の層の間における前記第３の層
   の表面に、絶縁膜を介して形成された第１の電極と、 前記第３の層と前記第４の層に接触する第２の電極と、 前記第１の層に接触する第３の電極と、を有し、 前記回路領域は、 前記第２の層の前記ＩＧＢＴ領域から延びた部分内に形
   成された一方導電型の第５の層と、 前記第５の層内に形成される回路素子と、 前記回路素子に隣接し、前記第５の層よりも不純物濃度
   が高い、一方導電型の第６の層と、 前記第６の層に接触する第４の電極と、を有し、 前記回路素子と前記第２の電極とが、他の回路素子を介
   して電気的に接続され、前記第２の電極と前記第４の電
   極とが電気的に接続されることを特徴とする回路内蔵Ｉ
   ＧＢＴ。
2. 【請求項２】請求項１において、前記第５の層内に形成
   される前記回路素子がMOSFETであり、前記他の回路素子
   が抵抗であり、前記MOSFETと前記抵抗によりソースフォ
   ロア回路が構成されることを特徴とする回路内蔵ＩＧＢ
   Ｔ。
3. 【請求項３】請求項１において、 前記第５の層内に形成される前記回路素子が、 前記第５の層内に形成される、他方導電型の第７の層及
   び第８の層と、 前記第７の層と前記第８の層との間の前記第５の層の表
   面に絶縁膜を介して形成された第５の電極と、 前記第７の層に接触する第６の電極と、 前記第８の層に接触する第７の電極と、を有し、 前記他の回路素子が抵抗であり、前記第２の電極と前記
   第６の電極とが前記抵抗を介して電気的に接続され、前
   記第６の層が前記第７の層に隣接することを特徴とする
   回路内蔵ＩＧＢＴ。
4. 【請求項４】請求項３において、前記第６の層の平面パ
   ターンが、前記第７の層の平面パターンに隣接し、かつ
   前記第７の層の平面パターンに沿って延びていることを
   特徴とする回路内蔵ＩＧＢＴ。
5. 【請求項５】請求項４において、前記第４の電極が、前
   記第６の層の平面パターンに沿って、前記第６の層と接
   触することを特徴とする回路内蔵ＩＧＢＴ。
6. 【請求項６】請求項３において、 前記第２の層が、前記第１の層に隣接する第１の部分
   と、前記第１の部分に隣接し、前記第１の部分よりも低
   不純物濃度の第２の部分と、を有し、 前記回路領域に最も近い前記第１の電極の端部と、前記
   ＩＧＢＴ領域に最も近い前記第７の層の前記ＩＧＢＴ領
   域側の端部との間の距離が、前記第２の層の前記第２の
   部分の厚さ以上であることを特徴とする回路内蔵ＩＧＢ
   Ｔ。
7. 【請求項７】請求項１において、前記ＩＧＢＴ領域と前
   記回路領域との間の前記半導体基体の表面に、絶縁膜を
   介してさらに他の回路素子を形成したことを特徴とする
   回路内蔵ＩＧＢＴ。
8. 【請求項８】請求項１において、前記半導体基体の表面
   において、前記第２の電極を外部回路と接続するための
   接続箇所と、前記第４の電極とが、配線電極によって接
   続されていることを特徴とする回路内蔵ＩＧＢＴ。
9. 【請求項９】入力端子と、 オン・オフスイッチング駆動され、前記オン・オフスイ
   ッチングによって前記入力端子に入力される電力に電力
   変換を施すＩＧＢＴと、 電力変換を施された電力を出力する出力端子と、を備
   え、 前記ＩＧＢＴが、請求項１に記載の回路内蔵ＩＧＢＴで
   あることを特徴とする電力変換装置。