JP3183020B2 - 保護回路を内蔵した絶縁ゲート型半導体装置 - Google Patents
保護回路を内蔵した絶縁ゲート型半導体装置Info
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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Description
【０００１】
【産業上の利用分野】本発明は、保護回路を内蔵した絶
縁ゲート型半導体装置に関する。
縁ゲート型半導体装置に関する。
【０００２】
【従来の技術】現在、高速スイッチング素子として絶縁
ゲートバイポーラトランジスタ（以下ＩＧＢＴと記す）
が広く用いられている。ＩＧＢＴは、バイポーラトラン
ジスタのオン状態における低オン抵抗特性と、絶縁ゲー
ト電界効果トランジスタ（以下MOSFETと記す）の高速ス
イッチング性を併せ持つスイッチング素子として開発さ
れた半導体装置である。
ゲートバイポーラトランジスタ（以下ＩＧＢＴと記す）
が広く用いられている。ＩＧＢＴは、バイポーラトラン
ジスタのオン状態における低オン抵抗特性と、絶縁ゲー
ト電界効果トランジスタ（以下MOSFETと記す）の高速ス
イッチング性を併せ持つスイッチング素子として開発さ
れた半導体装置である。
【０００３】ＩＧＢＴ使用時に、ＩＧＢＴの主回路に事
故が発生すると、過電流や過電圧により素子が破壊され
る場合がある。このような場合、ＩＧＢＴが破壊する前
に動作してＩＧＢＴを破壊から守る保護回路が必要とな
る。これは、ＩＧＢＴに接続された過電流もしくは過電
圧検出素子（以下、検出素子と記す）が異常を検出し、
ＩＧＢＴのゲート電圧を制御しＩＧＢＴを破壊から守る
ものである。このIGBTの保護回路はＩＧＢＴと、ダイオ
ードやトランジスタ，抵抗，コンデンサなどの組み合わ
せにより構成されており、モジュールなどにパッケージ
化されている場合が多い。
故が発生すると、過電流や過電圧により素子が破壊され
る場合がある。このような場合、ＩＧＢＴが破壊する前
に動作してＩＧＢＴを破壊から守る保護回路が必要とな
る。これは、ＩＧＢＴに接続された過電流もしくは過電
圧検出素子（以下、検出素子と記す）が異常を検出し、
ＩＧＢＴのゲート電圧を制御しＩＧＢＴを破壊から守る
ものである。このIGBTの保護回路はＩＧＢＴと、ダイオ
ードやトランジスタ，抵抗，コンデンサなどの組み合わ
せにより構成されており、モジュールなどにパッケージ
化されている場合が多い。
【０００４】一方、ＩＧＢＴを用いた電力変換装置の小
型化の要求が高まっており、構成回路のＩＣ化，ワンチ
ップ化が進められている。前述の保護回路についてもIG
BT素子内部へのワンチップ化が望まれており、既に検出
素子を内蔵したＩＧＢＴが特開平4−361571 号公報に開
示されている。この検出素子内蔵型ＩＧＢＴは、主ＩＧ
ＢＴと検出ＩＧＢＴとの間の領域に、検出ＩＧＢＴへの
電流の集中を防ぐためのキャリア引き抜き層を設けて、
その層で包囲された領域（以下、遮断領域と記す）に検
出ＩＧＢＴを形成し検出電流と主電流との線形性を向上
させたIGBTである。
型化の要求が高まっており、構成回路のＩＣ化，ワンチ
ップ化が進められている。前述の保護回路についてもIG
BT素子内部へのワンチップ化が望まれており、既に検出
素子を内蔵したＩＧＢＴが特開平4−361571 号公報に開
示されている。この検出素子内蔵型ＩＧＢＴは、主ＩＧ
ＢＴと検出ＩＧＢＴとの間の領域に、検出ＩＧＢＴへの
電流の集中を防ぐためのキャリア引き抜き層を設けて、
その層で包囲された領域（以下、遮断領域と記す）に検
出ＩＧＢＴを形成し検出電流と主電流との線形性を向上
させたIGBTである。
【０００５】
【発明が解決しようとする課題】しかしながら、上記の
検出素子内蔵ＩＧＢＴは、検出ＩＧＢＴだけを遮断領域
内に形成する構造のために、別に保護回路が必要であ
り、従って検出ＩＧＢＴから遮断領域外部の保護回路へ
の配線が必要となる。このため、配線抵抗及び配線イン
ダクタンス等の影響により、過電流が流れてから保護回
路が動作するまでに時間遅れが生じ、保護動作の精度や
信頼性が低くなるという問題点を有する。さらに、遮断
領域を設けることにより、チップの面積が増大するとい
う問題がある。
検出素子内蔵ＩＧＢＴは、検出ＩＧＢＴだけを遮断領域
内に形成する構造のために、別に保護回路が必要であ
り、従って検出ＩＧＢＴから遮断領域外部の保護回路へ
の配線が必要となる。このため、配線抵抗及び配線イン
ダクタンス等の影響により、過電流が流れてから保護回
路が動作するまでに時間遅れが生じ、保護動作の精度や
信頼性が低くなるという問題点を有する。さらに、遮断
領域を設けることにより、チップの面積が増大するとい
う問題がある。
【０００６】本発明は上記問題点を考慮し、次のような
目的でなされたものである。
目的でなされたものである。
【０００７】第１の目的は、高信頼かつ高精度の保護動
作を有する絶縁ゲート型半導体装置及びそれを用いた電
力変換装置を提供することを目的とする。
作を有する絶縁ゲート型半導体装置及びそれを用いた電
力変換装置を提供することを目的とする。
【０００８】第２に、遮断領域を設けなくても主電流と
検出電流の線形性を向上できる絶縁ゲート半導体装置及
びそれを用いた電力変換装置を提供することを目的とす
る。
検出電流の線形性を向上できる絶縁ゲート半導体装置及
びそれを用いた電力変換装置を提供することを目的とす
る。
【０００９】
【課題を解決するための手段】前記目的を達成するため
の、本発明の第１の特徴は、半導体基体が第１及び第２
の領域を有し、第１の領域には主電流を流す絶縁ゲート
素子を形成し、第２の領域には電流検出用の絶縁ゲート
素子及び保護回路が形成され、第１の領域と第２の領域
の間には遮断領域を設けた点にある。
の、本発明の第１の特徴は、半導体基体が第１及び第２
の領域を有し、第１の領域には主電流を流す絶縁ゲート
素子を形成し、第２の領域には電流検出用の絶縁ゲート
素子及び保護回路が形成され、第１の領域と第２の領域
の間には遮断領域を設けた点にある。
【００１０】さらに、本発明の第２の特徴は、半導体基
体が第１及び第２の領域を有し、第１の領域には主電流
を流す絶縁ゲート素子を形成し、第２の領域には電流検
出用の絶縁ゲート素子及び保護回路が形成され、保護回
路に含まれる半導体素子のうち、そのベース層が半導体
基体に形成されるものを、第１の領域と電流検出用の絶
縁ゲート素子との間に配置して設け、そのベース層をソ
ース電極またはエミッタ電極と接触した点にある。
体が第１及び第２の領域を有し、第１の領域には主電流
を流す絶縁ゲート素子を形成し、第２の領域には電流検
出用の絶縁ゲート素子及び保護回路が形成され、保護回
路に含まれる半導体素子のうち、そのベース層が半導体
基体に形成されるものを、第１の領域と電流検出用の絶
縁ゲート素子との間に配置して設け、そのベース層をソ
ース電極またはエミッタ電極と接触した点にある。
【００１１】
【作用】本発明の第１の特徴点によれば、電流検出用の
絶縁ゲート素子及び保護回路と第１の領域との間に遮断
領域があるので、この遮断領域からキャリアが排出され
る。このため、電流検出用の絶縁ゲート素子への電流集
中が防止され、主電流と検出電流の線形性を確保できる
のみならず、保護回路の半導体素子が形成された領域へ
の過剰なキャリアの流れ込みを防止できる。従って、検
出精度が向上するとともに、保護回路が誤動作しない。
さらに、保護回路と電流検出用の絶縁ゲート素子を近接
して設けることができるので、両者間の配線を短縮でき
るので、過電流を検出してから保護回路が動作するまで
の時間遅れを低減できる。
絶縁ゲート素子及び保護回路と第１の領域との間に遮断
領域があるので、この遮断領域からキャリアが排出され
る。このため、電流検出用の絶縁ゲート素子への電流集
中が防止され、主電流と検出電流の線形性を確保できる
のみならず、保護回路の半導体素子が形成された領域へ
の過剰なキャリアの流れ込みを防止できる。従って、検
出精度が向上するとともに、保護回路が誤動作しない。
さらに、保護回路と電流検出用の絶縁ゲート素子を近接
して設けることができるので、両者間の配線を短縮でき
るので、過電流を検出してから保護回路が動作するまで
の時間遅れを低減できる。
【００１２】また、本発明の第２の特徴点によれば、保
護回路の半導体素子のベース層が遮断領域として作用す
るため、遮断領域として別個に半導体層を形成しなくて
も、主電流と検出電流の線形性を確保できる。従って、
小さなチップサイズで高い検出精度が得られる。
護回路の半導体素子のベース層が遮断領域として作用す
るため、遮断領域として別個に半導体層を形成しなくて
も、主電流と検出電流の線形性を確保できる。従って、
小さなチップサイズで高い検出精度が得られる。
【００１３】
【実施例】以下、本発明を図面を用いて詳細に説明す
る。
る。
【００１４】（実施例１）図１，図２及び図３は本発明
を保護回路内蔵ＩＧＢＴに適用した第１の実施例を示
す。図１は断面構造の一部分であり、図２は等価回路図
である。また、図３は各素子の配置を示した平面図であ
る。
を保護回路内蔵ＩＧＢＴに適用した第１の実施例を示
す。図１は断面構造の一部分であり、図２は等価回路図
である。また、図３は各素子の配置を示した平面図であ
る。
【００１５】図１では、半導体基体表面に形成された各
素子は実線に示された配線により接続されているが、こ
れは図示する上で便宜上このような表現方法を取ってお
り、実際は半導体基体表面に形成されたアルミ層や多結
晶シリコン層により各素子が接続されている。
素子は実線に示された配線により接続されているが、こ
れは図示する上で便宜上このような表現方法を取ってお
り、実際は半導体基体表面に形成されたアルミ層や多結
晶シリコン層により各素子が接続されている。
【００１６】図１，図２及び図３において、１は主ＩＧ
ＢＴ領域、２は保護回路領域、３はコレクタ電極、４は
ｐ型コレクタ層、５はｎ型ドリフト層、１０はｐ型ベー
ス層、１１はｎ型ソース層、１２はゲート絶縁膜、１３
は絶縁ゲート電極、１４はエミッタ電極、２０は遮断領
域であるｐ型ウェル層、２１はセンス抵抗、２２はツェ
ナーダイオードのアノード電極、２３はゲート電圧制限
用ツェナーダイオード、２４はゲート入力保護用ダイオ
ード、３０はセンスＩＧＢＴ、３１は電流検出用のセン
スＩＧＢＴのｐ型ベース層、３２はセンスＩＧＢＴのｎ
型ソース層、３３はセンスＩＧＢＴのエミッタ電極、３
４はセンスＩＧＢＴのゲート絶縁膜、３５はセンスＩＧ
ＢＴの絶縁ゲート電極、４０は保護回路のMOSFET、４１
はMOSFETのｐ型ベース層、４２はMOSFETのｎ型ドレイン
層、４３はMOSFETのｎ型ソース層、４４はMOSFETのドレ
イン電極、４５はMOSFETのゲート電極、５０はエミッタ
電極端子、５１はゲート電極端子である。ここで、ｐ型
ウェル層２０はエミッタ電極１４と接触する。また、保
護回路領域２は、ｐ型ウェル層２０によって包囲されて
いる。なお、ｐ型ウェル層２０は、一つの連続したパタ
ーンでもよいし、複数個に分割されていてもよい。ま
た、本実施例のように、保護回路領域がｐ型ウェル層２
０によって包囲されるパターンのみならず、主ＩＧＢＴ
と保護回路の間または境界にｐ型ウェル層２０が設けら
れるパターンであればよい。
ＢＴ領域、２は保護回路領域、３はコレクタ電極、４は
ｐ型コレクタ層、５はｎ型ドリフト層、１０はｐ型ベー
ス層、１１はｎ型ソース層、１２はゲート絶縁膜、１３
は絶縁ゲート電極、１４はエミッタ電極、２０は遮断領
域であるｐ型ウェル層、２１はセンス抵抗、２２はツェ
ナーダイオードのアノード電極、２３はゲート電圧制限
用ツェナーダイオード、２４はゲート入力保護用ダイオ
ード、３０はセンスＩＧＢＴ、３１は電流検出用のセン
スＩＧＢＴのｐ型ベース層、３２はセンスＩＧＢＴのｎ
型ソース層、３３はセンスＩＧＢＴのエミッタ電極、３
４はセンスＩＧＢＴのゲート絶縁膜、３５はセンスＩＧ
ＢＴの絶縁ゲート電極、４０は保護回路のMOSFET、４１
はMOSFETのｐ型ベース層、４２はMOSFETのｎ型ドレイン
層、４３はMOSFETのｎ型ソース層、４４はMOSFETのドレ
イン電極、４５はMOSFETのゲート電極、５０はエミッタ
電極端子、５１はゲート電極端子である。ここで、ｐ型
ウェル層２０はエミッタ電極１４と接触する。また、保
護回路領域２は、ｐ型ウェル層２０によって包囲されて
いる。なお、ｐ型ウェル層２０は、一つの連続したパタ
ーンでもよいし、複数個に分割されていてもよい。ま
た、本実施例のように、保護回路領域がｐ型ウェル層２
０によって包囲されるパターンのみならず、主ＩＧＢＴ
と保護回路の間または境界にｐ型ウェル層２０が設けら
れるパターンであればよい。
【００１７】保護回路の動作について図２を用いて簡単
に説明すると、ＩＧＢＴに短絡電流が流れると、主ＩＧ
ＢＴ１と並列に接続されているセンスＩＧＢＴ３０に流
れている電流が増加し、センス抵抗２１の両端の電位差
を増加させる。センス抵抗２１の一方の端子に接続され
ているMOSFET４０ゲート電位もこれに伴い上昇する。MO
SFET４０のゲート電位が上昇してしきい値電圧を越える
とMOSFET４０がオンし、ゲート電極端子５１の電位をツ
ェナーダイオード２３の降伏電圧とMOSFET４０のオン電
圧の合計まで低下させる。これにより主ＩＧＢＴ１の短
絡電流が制限され、素子を破壊から守る。また、入力保
護用ツェナーダイオード２４はゲート電極端子５１に過
電圧が印加された場合降伏してゲートの保護を行うもの
である。なお、保護回路の構成は、図２に示すのものに
限らず種々の回路構成が適用できる。
に説明すると、ＩＧＢＴに短絡電流が流れると、主ＩＧ
ＢＴ１と並列に接続されているセンスＩＧＢＴ３０に流
れている電流が増加し、センス抵抗２１の両端の電位差
を増加させる。センス抵抗２１の一方の端子に接続され
ているMOSFET４０ゲート電位もこれに伴い上昇する。MO
SFET４０のゲート電位が上昇してしきい値電圧を越える
とMOSFET４０がオンし、ゲート電極端子５１の電位をツ
ェナーダイオード２３の降伏電圧とMOSFET４０のオン電
圧の合計まで低下させる。これにより主ＩＧＢＴ１の短
絡電流が制限され、素子を破壊から守る。また、入力保
護用ツェナーダイオード２４はゲート電極端子５１に過
電圧が印加された場合降伏してゲートの保護を行うもの
である。なお、保護回路の構成は、図２に示すのものに
限らず種々の回路構成が適用できる。
【００１８】本実施例においては、主ＩＧＢＴ領域１と
保護回路領域２との間に、エミッタ電極１４に接続され
るｐ型ウェル層２０が形成されているので、主ＩＧＢＴ
領域１に主電流が流れる際に、主ＩＧＢＴ領域から保護
回路領域２の方へ流れ込むキャリアがｐ型ウェル層２０
からエミッタ電極１４へ排出される。これにより過電流
が流れた時に、このようなキャリアの影響により、保護
回路領域の半導体基体内に形成される保護回路の半導体
素子が誤動作することを防止できる。さらに、センスＩ
ＧＢＴに過剰な電流が流れるのを防止できるので、主Ｉ
ＧＢＴに流れる主電流とセンスＩＧＢＴに流れる検出電
流との線形性を確保できる。
保護回路領域２との間に、エミッタ電極１４に接続され
るｐ型ウェル層２０が形成されているので、主ＩＧＢＴ
領域１に主電流が流れる際に、主ＩＧＢＴ領域から保護
回路領域２の方へ流れ込むキャリアがｐ型ウェル層２０
からエミッタ電極１４へ排出される。これにより過電流
が流れた時に、このようなキャリアの影響により、保護
回路領域の半導体基体内に形成される保護回路の半導体
素子が誤動作することを防止できる。さらに、センスＩ
ＧＢＴに過剰な電流が流れるのを防止できるので、主Ｉ
ＧＢＴに流れる主電流とセンスＩＧＢＴに流れる検出電
流との線形性を確保できる。
【００１９】さらに、本実施例においては、図１及び図
３に示すように保護回路を構成する素子を包囲するｐ型
ウェル層２０内の領域に形成するために、検出素子とし
て動作するセンスＩＧＢＴから保護回路のMOSFET４０の
絶縁ゲート電極３５やセンス抵抗２１への配線長を短縮
でき配線に付随する寄生抵抗や寄生インダクタンス等を
低減し、これらの影響を排除することができる。
３に示すように保護回路を構成する素子を包囲するｐ型
ウェル層２０内の領域に形成するために、検出素子とし
て動作するセンスＩＧＢＴから保護回路のMOSFET４０の
絶縁ゲート電極３５やセンス抵抗２１への配線長を短縮
でき配線に付随する寄生抵抗や寄生インダクタンス等を
低減し、これらの影響を排除することができる。
【００２０】具体的に説明すると、図２において、セン
スＩＧＢＴのエミッタ電極３３から、MOSFET４０の絶縁
ゲート電極４５までの配線抵抗をｒ，MOSFET４０の絶縁
ゲート電極４５の容量をＣMOS とすると、MOSFET４０の
絶縁ゲート電極４５の充電時間はＣMOS×ｒ の時定数で
決まる。ここでこの時定数が大きくなるとMOSFETのゲー
ト電極の充電に時間がかかることになり、過電流通電時
に保護回路の動作が遅れる。このため、ゲート容量Ｃ
MOS もしくは配線抵抗ｒを小さくする必要があるが、ゲ
ート電極４５の多結晶シリコンが他の素子と同時形成す
る場合が多いため、ゲート容量ＣMOS の単独の調整は難
しい。このために配線抵抗ｒを極小化する必要が生ず
る。これは、本実施例のように、センスＩＧＢＴと保護
回路素子をともにｐ型ウェル層で包囲される領域に配置
形成することにより達成できる。これにより過電流が流
れてから保護回路が動作するまでの遅れ時間を低減でき
る。
スＩＧＢＴのエミッタ電極３３から、MOSFET４０の絶縁
ゲート電極４５までの配線抵抗をｒ，MOSFET４０の絶縁
ゲート電極４５の容量をＣMOS とすると、MOSFET４０の
絶縁ゲート電極４５の充電時間はＣMOS×ｒ の時定数で
決まる。ここでこの時定数が大きくなるとMOSFETのゲー
ト電極の充電に時間がかかることになり、過電流通電時
に保護回路の動作が遅れる。このため、ゲート容量Ｃ
MOS もしくは配線抵抗ｒを小さくする必要があるが、ゲ
ート電極４５の多結晶シリコンが他の素子と同時形成す
る場合が多いため、ゲート容量ＣMOS の単独の調整は難
しい。このために配線抵抗ｒを極小化する必要が生ず
る。これは、本実施例のように、センスＩＧＢＴと保護
回路素子をともにｐ型ウェル層で包囲される領域に配置
形成することにより達成できる。これにより過電流が流
れてから保護回路が動作するまでの遅れ時間を低減でき
る。
【００２１】（実施例２）図４及び図５は実施例１の変
形例である。実施例１において、保護回路構成素子の一
部がｐ型ウェル層２０で包囲された領域外に突出して形
成された場合を示す。図４は断面構造の一部分であり、
図５は各素子の配置を示した平面図である。本実施例で
は、センス抵抗２１の一部が、ｐ型ウェル層２０上に張
り出し、ｐ型ウェル層２０外部に突出して形成される。
センス抵抗２１は酸化膜上に形成し、ｐ型ウェル層２０
と絶縁する。本実施例ではセンス抵抗２１についてのみ
示したが、酸化膜上に形成されている保護回路構成素子
ならば他の素子でも同様の構造で実施可能である。
形例である。実施例１において、保護回路構成素子の一
部がｐ型ウェル層２０で包囲された領域外に突出して形
成された場合を示す。図４は断面構造の一部分であり、
図５は各素子の配置を示した平面図である。本実施例で
は、センス抵抗２１の一部が、ｐ型ウェル層２０上に張
り出し、ｐ型ウェル層２０外部に突出して形成される。
センス抵抗２１は酸化膜上に形成し、ｐ型ウェル層２０
と絶縁する。本実施例ではセンス抵抗２１についてのみ
示したが、酸化膜上に形成されている保護回路構成素子
ならば他の素子でも同様の構造で実施可能である。
【００２２】本実施例によれば、素子のレイアウトの自
由度が増す。従って、レイアウトを最適化してチップサ
イズを縮小化することが可能になる。さらに、チッブ上
での、各素子間の配線長などを考慮した場合に、最も保
護動作が速くなるようなレイアウトにすることが可能に
なる。
由度が増す。従って、レイアウトを最適化してチップサ
イズを縮小化することが可能になる。さらに、チッブ上
での、各素子間の配線長などを考慮した場合に、最も保
護動作が速くなるようなレイアウトにすることが可能に
なる。
【００２３】（実施例３）図６は実施例２の変形例であ
る。保護回路構成素子の１つがｐ型ウェル層２０外部に
形成された場合であり、平面構造の一部分を示す。この
場合、ｐ型ウェル層２０外部に形成された保護回路素子
２１とｐ型ウェル層２０内部の保護回路素子とを接続す
るために、若干の配線が必要となる。図６ではワイヤー
を用いた配線の例を示しているが、半導体基体表面上に
形成するアルミ層を用いた配線も同様に実施可能であ
る。
る。保護回路構成素子の１つがｐ型ウェル層２０外部に
形成された場合であり、平面構造の一部分を示す。この
場合、ｐ型ウェル層２０外部に形成された保護回路素子
２１とｐ型ウェル層２０内部の保護回路素子とを接続す
るために、若干の配線が必要となる。図６ではワイヤー
を用いた配線の例を示しているが、半導体基体表面上に
形成するアルミ層を用いた配線も同様に実施可能であ
る。
【００２４】本実施例によれば、前実施例と同様に、レ
イアウトの自由度が増す。
イアウトの自由度が増す。
【００２５】（実施例４）図７及び図８は本発明を保護
回路内蔵ＩＧＢＴに適用した第４の実施例である。図７
は断面構造の一部分であり、図８は各素子の配置を示し
た平面図である。本実施例においては、保護回路のMOSF
ET４０の接地電位層（本実施例ではMOSFETのベース層４
１）でセンスＩＧＢＴの周囲を包囲した。なお、MOSFET
４０のパターンは連続したものでもよいし、複数個に分
割されていてもよい。
回路内蔵ＩＧＢＴに適用した第４の実施例である。図７
は断面構造の一部分であり、図８は各素子の配置を示し
た平面図である。本実施例においては、保護回路のMOSF
ET４０の接地電位層（本実施例ではMOSFETのベース層４
１）でセンスＩＧＢＴの周囲を包囲した。なお、MOSFET
４０のパターンは連続したものでもよいし、複数個に分
割されていてもよい。
【００２６】MOSFET４０のｐ型ベース層４１はｐ型ウェ
ル層２０とともにエミッタ電極に接続されるので、同様
なキャリアの引き抜き効果が有る。これにより、本実施
例では、ｐ型ウェル層２０とMOSFET４０の両方によって
センスＩＧＢＴが包囲されるので、主ＩＧＢＴとセンス
ＩＧＢＴの干渉を確実に防止でき、主ＩＧＢＴに流れる
主電流とセンスＩＧＢＴに流れる検出電流との間の線形
性が大幅に向上する。（実施例５）図９及び図１０は本
発明を保護回路内蔵ＩＧＢＴに適用した第５の実施例で
ある。図９は断面構造の一部分であり、図１０は各素子
の配置を示した平面図である。
ル層２０とともにエミッタ電極に接続されるので、同様
なキャリアの引き抜き効果が有る。これにより、本実施
例では、ｐ型ウェル層２０とMOSFET４０の両方によって
センスＩＧＢＴが包囲されるので、主ＩＧＢＴとセンス
ＩＧＢＴの干渉を確実に防止でき、主ＩＧＢＴに流れる
主電流とセンスＩＧＢＴに流れる検出電流との間の線形
性が大幅に向上する。（実施例５）図９及び図１０は本
発明を保護回路内蔵ＩＧＢＴに適用した第５の実施例で
ある。図９は断面構造の一部分であり、図１０は各素子
の配置を示した平面図である。
【００２７】本実施例は、センスＩＧＢＴ３０の周囲を
ｐ型ウェル層２０を用いずにMOSFET４０の接地電位層
（本実施例ではMOSFET４０のｐ型ベース層４１）で包囲
した構成となっている。本実施例による効果は本質的に
実施例１と同じである。本実施例の構成を適用すること
により、ｐ型ウェル層２０を形成することなく実施例１
と同様の効果が得られることになり、保護回路に使用さ
れる面積を削減し、チップサイズを縮小化できる。
ｐ型ウェル層２０を用いずにMOSFET４０の接地電位層
（本実施例ではMOSFET４０のｐ型ベース層４１）で包囲
した構成となっている。本実施例による効果は本質的に
実施例１と同じである。本実施例の構成を適用すること
により、ｐ型ウェル層２０を形成することなく実施例１
と同様の効果が得られることになり、保護回路に使用さ
れる面積を削減し、チップサイズを縮小化できる。
【００２８】（実施例６）図１１及び図１２は本発明を
保護回路内蔵ＩＧＢＴに適用した第６の実施例である。
図１１は断面構造の一部分であり、図１２は各素子の配
置を示した平面図である。図１１及び図１２において６
０はシリコン基体内に形成された埋込センス抵抗、６１
は埋込センス抵抗のｐ型ベース層、６２は埋込センス抵
抗のｎ型抵抗層である。埋込センス抵抗のｐ型ベース層
６１はエミッタ電極１４と接触される。
保護回路内蔵ＩＧＢＴに適用した第６の実施例である。
図１１は断面構造の一部分であり、図１２は各素子の配
置を示した平面図である。図１１及び図１２において６
０はシリコン基体内に形成された埋込センス抵抗、６１
は埋込センス抵抗のｐ型ベース層、６２は埋込センス抵
抗のｎ型抵抗層である。埋込センス抵抗のｐ型ベース層
６１はエミッタ電極１４と接触される。
【００２９】本実施例は実施例５におけるセンスＩＧＢ
Ｔ３０を包囲したMOSFET４０を埋込センス抵抗６０で置
き換えたものである。埋め込みセンス抵抗のｐ型ベース
層６１もｐ型ウェル層２０と同様にキャリアの引き抜き
効果を有するため、本実施例における効果も実施例１の
効果と本質的に同じである。また、実施例５と同様に、
チップサイズの縮小化が可能である。
Ｔ３０を包囲したMOSFET４０を埋込センス抵抗６０で置
き換えたものである。埋め込みセンス抵抗のｐ型ベース
層６１もｐ型ウェル層２０と同様にキャリアの引き抜き
効果を有するため、本実施例における効果も実施例１の
効果と本質的に同じである。また、実施例５と同様に、
チップサイズの縮小化が可能である。
【００３０】（実施例７）図１３及び図１４は本発明を
保護回路内蔵ＩＧＢＴに適用した第７の実施例である。
図１３は断面構造の一部分であり、図１４は各素子の配
置を示した平面図である。図１３及び図１４において７
０は半導体基体内に形成された埋込ツェナーダイオー
ド、７１は埋込ツェナーダイオードのｐ型ベース層、７
２は埋込ツェナーダイオードのｎ型カソード層である。
保護回路内蔵ＩＧＢＴに適用した第７の実施例である。
図１３は断面構造の一部分であり、図１４は各素子の配
置を示した平面図である。図１３及び図１４において７
０は半導体基体内に形成された埋込ツェナーダイオー
ド、７１は埋込ツェナーダイオードのｐ型ベース層、７
２は埋込ツェナーダイオードのｎ型カソード層である。
【００３１】本実施例は実施例６におけるセンスＩＧＢ
Ｔを包囲した埋込センス抵抗６０を埋込ツェナーダイオ
ード７０で置き換えたものである。本実施例による効果
は本質的に実施例１及び実施例５と同様である。
Ｔを包囲した埋込センス抵抗６０を埋込ツェナーダイオ
ード７０で置き換えたものである。本実施例による効果
は本質的に実施例１及び実施例５と同様である。
【００３２】（実施例８）以上はセンスＩＧＢＴをMOSF
ETや抵抗などの単一素子で包囲した実施例であるが、こ
れらの保護回路構成素子の組合せによる包囲方法も有効
である。以下にその実施例を示す。
ETや抵抗などの単一素子で包囲した実施例であるが、こ
れらの保護回路構成素子の組合せによる包囲方法も有効
である。以下にその実施例を示す。
【００３３】図１５は本発明を保護回路内蔵ＩＧＢＴに
適用した第８の実施例である。図１５は保護回路構成素
子の配置を示した平面図である。
適用した第８の実施例である。図１５は保護回路構成素
子の配置を示した平面図である。
【００３４】図１５に示すように、MOSFET４０とセンス
抵抗２１をセンスＩＧＢＴ３０の周囲に配置することに
より実施例１と同様の効果を得ることが出来る。複数の
保護回路構成素子を組み合わせてセンスＩＧＢＴ３０を
包囲することにより、レイアウトの自由度が増す。従っ
て、レイアウトを最適化してチップサイズを縮小化する
ことが可能になる。さらに、チッブ上での、各素子間の
配線長などを考慮した場合に、最も保護動作が速くなる
ようなレイアウトにすることが可能になる。
抵抗２１をセンスＩＧＢＴ３０の周囲に配置することに
より実施例１と同様の効果を得ることが出来る。複数の
保護回路構成素子を組み合わせてセンスＩＧＢＴ３０を
包囲することにより、レイアウトの自由度が増す。従っ
て、レイアウトを最適化してチップサイズを縮小化する
ことが可能になる。さらに、チッブ上での、各素子間の
配線長などを考慮した場合に、最も保護動作が速くなる
ようなレイアウトにすることが可能になる。
【００３５】本実施例では、MOSFETとセンス抵抗を用い
てセンスＩＧＢＴの周囲を包囲したが、ツェナーダイオ
ードなどの他の保護回路構成素子を複数組み合わせても
同様の効果を得ることが出来る。
てセンスＩＧＢＴの周囲を包囲したが、ツェナーダイオ
ードなどの他の保護回路構成素子を複数組み合わせても
同様の効果を得ることが出来る。
【００３６】（実施例９）図１６は本発明を保護回路内
蔵ＩＧＢＴに適用した第９の実施例である。図１６は保
護回路構成素子の配置を示した平面図である。
蔵ＩＧＢＴに適用した第９の実施例である。図１６は保
護回路構成素子の配置を示した平面図である。
【００３７】本実施例では、センスＩＧＢＴ３０を包囲
する保護回路構成素子間に生じる不連続部分にｐ型ウェ
ル層２０を設け、センスＩＧＢＴ３０の周囲を接地電位
層で完全に包囲する。これにより、確実にセンスＩＧＢ
Ｔ３０の電流と主ＩＧＢＴ１の電流との間の線形性を確
保することが出来る。
する保護回路構成素子間に生じる不連続部分にｐ型ウェ
ル層２０を設け、センスＩＧＢＴ３０の周囲を接地電位
層で完全に包囲する。これにより、確実にセンスＩＧＢ
Ｔ３０の電流と主ＩＧＢＴ１の電流との間の線形性を確
保することが出来る。
【００３８】（実施例１０）以上はセンスＩＧＢＴを包
囲する方式の一例を示したものであるが、保護回路の構
成が異なればセンスＩＧＢＴを包囲する素子も変わり、
包囲方式も異なったものとなるが、発明の本質は同じで
あり同様の効果が得られる。
囲する方式の一例を示したものであるが、保護回路の構
成が異なればセンスＩＧＢＴを包囲する素子も変わり、
包囲方式も異なったものとなるが、発明の本質は同じで
あり同様の効果が得られる。
【００３９】前述の実施例はすべてＩＧＢＴについての
み示したが、他の絶縁ゲートを有する素子への適用に関
しても同様の構成にて同様の効果を得ることができる。
その一例を以下に示す。
み示したが、他の絶縁ゲートを有する素子への適用に関
しても同様の構成にて同様の効果を得ることができる。
その一例を以下に示す。
【００４０】図１７及び図１８は本発明を保護回路内蔵
MOSFETに適用した第１０の実施例である。図１７は断面
構造の一部分であり、図１８は各素子の配置を示した平
面図である。図１７及び図１８において、１０１はMOSF
ET領域、１０２は保護回路領域、１０３はドレイン電
極、１０４はｎ型ドリフト層、１１０はｐ型ベース層、
１１１はｎ型ソース層、１１２はゲート絶縁膜、１１３
は絶縁ゲート電極、114はソース電極、１２０はｐ型ウ
ェル層、１２１はセンス抵抗、１２２はツェナーダイオ
ードのアノード電極、１２３はゲート電圧制限用ツェナ
ーダイオード、１３０はセンスMOSFET、１３１はセンス
MOSFETのｐ型ベース層、１３２はセンスMOSFETのｎ型ソ
ース層、１３３はセンスMOSFETのソース電極、１３４は
センスMOSFETのゲート絶縁膜、１３５はセンスMOSFETの
絶縁ゲート電極、１４０は保護回路のMOSFET、１４１は
保護回路のMOSFETのｐ型ベース層、１４２は保護回路の
MOSFETのｎ型ドレイン層、１４３は保護回路のMOSFETの
ｎ型ソース層、１４４は保護回路のMOSFETのドレイン電
極、１４５は保護回路のMOSFETの絶縁ゲート電極、１５
０はソース電極端子、１５１はゲート電極端子である。
MOSFETに適用した第１０の実施例である。図１７は断面
構造の一部分であり、図１８は各素子の配置を示した平
面図である。図１７及び図１８において、１０１はMOSF
ET領域、１０２は保護回路領域、１０３はドレイン電
極、１０４はｎ型ドリフト層、１１０はｐ型ベース層、
１１１はｎ型ソース層、１１２はゲート絶縁膜、１１３
は絶縁ゲート電極、114はソース電極、１２０はｐ型ウ
ェル層、１２１はセンス抵抗、１２２はツェナーダイオ
ードのアノード電極、１２３はゲート電圧制限用ツェナ
ーダイオード、１３０はセンスMOSFET、１３１はセンス
MOSFETのｐ型ベース層、１３２はセンスMOSFETのｎ型ソ
ース層、１３３はセンスMOSFETのソース電極、１３４は
センスMOSFETのゲート絶縁膜、１３５はセンスMOSFETの
絶縁ゲート電極、１４０は保護回路のMOSFET、１４１は
保護回路のMOSFETのｐ型ベース層、１４２は保護回路の
MOSFETのｎ型ドレイン層、１４３は保護回路のMOSFETの
ｎ型ソース層、１４４は保護回路のMOSFETのドレイン電
極、１４５は保護回路のMOSFETの絶縁ゲート電極、１５
０はソース電極端子、１５１はゲート電極端子である。
【００４１】本実施例は、実施例１におけるＩＧＢＴを
MOSFETに置き換えたものであり、その効果は実施例１と
同様に主MOSFET１０１とセンスMOSFET１３０との間の電
流の線形性を確保できるということである。ここでは実
施例１のＩＧＢＴをMOSFETで置き換えた構造についての
み示したが、まったく同様に、実施例２〜９においても
ＩＧＢＴをMOSFETに置き換えることにより同様の効果が
得られる。
MOSFETに置き換えたものであり、その効果は実施例１と
同様に主MOSFET１０１とセンスMOSFET１３０との間の電
流の線形性を確保できるということである。ここでは実
施例１のＩＧＢＴをMOSFETで置き換えた構造についての
み示したが、まったく同様に、実施例２〜９においても
ＩＧＢＴをMOSFETに置き換えることにより同様の効果が
得られる。
【００４２】（実施例１１）図１９及び図２０は本発明
を保護回路内蔵エミッタスイッチサイリスタ（以下、Ｅ
ＳＴと記す）に適用した第１１の実施例である。図１９
は断面構造の一部分であり、図２０は各素子の配置を示
した平面図である。
を保護回路内蔵エミッタスイッチサイリスタ（以下、Ｅ
ＳＴと記す）に適用した第１１の実施例である。図１９
は断面構造の一部分であり、図２０は各素子の配置を示
した平面図である。
【００４３】図１９及び図２０において、２０１はＥＳ
Ｔ領域、２０２は保護回路領域、２０３はアノード電
極、２０４はｐ型アノード層、２０５はｎ型ドリフト
層、２１０はｐ型ベース層、２１１はｎ型カソード層、
２１２はｐ型フロートベース層、２１３はｎ型フロート
層、２１４はゲート絶縁膜、２１５は絶縁ゲート電極、
２１６はカソード電極、２２０はｐ型ウェル層、２２１
はセンス抵抗、２２２はツェナーダイオードのアノード
電極、２２３はゲート電圧制限用ツェナーダイオード、
２３０はセンスＥＳＴ、２３１はセンスＥＳＴのｐ型ベ
ース層、２３２はセンスＥＳＴのｎ型カソード層、２３
３はセンスＥＳＴのｐ型フロートベース層、２３４はセ
ンスＥＳＴのｎ型フロート層、２３５はセンスＥＳＴの
ゲート絶縁膜、２３６はセンスＥＳＴのカソード電極、
２３７はセンスＥＳＴの絶縁ゲート電極、２４０はMOSF
ET、２４１はMOSFETのｐ型ベース層、２４２はMOSFETの
ｎ型ドレイン層、２４３はMOSFETのｎ型ソース層、２４
４はMOSFETのドレイン電極、２４５はMOSFETのゲート電
極、２５０はカソード電極端子、２５１はゲート電極端
子である。
Ｔ領域、２０２は保護回路領域、２０３はアノード電
極、２０４はｐ型アノード層、２０５はｎ型ドリフト
層、２１０はｐ型ベース層、２１１はｎ型カソード層、
２１２はｐ型フロートベース層、２１３はｎ型フロート
層、２１４はゲート絶縁膜、２１５は絶縁ゲート電極、
２１６はカソード電極、２２０はｐ型ウェル層、２２１
はセンス抵抗、２２２はツェナーダイオードのアノード
電極、２２３はゲート電圧制限用ツェナーダイオード、
２３０はセンスＥＳＴ、２３１はセンスＥＳＴのｐ型ベ
ース層、２３２はセンスＥＳＴのｎ型カソード層、２３
３はセンスＥＳＴのｐ型フロートベース層、２３４はセ
ンスＥＳＴのｎ型フロート層、２３５はセンスＥＳＴの
ゲート絶縁膜、２３６はセンスＥＳＴのカソード電極、
２３７はセンスＥＳＴの絶縁ゲート電極、２４０はMOSF
ET、２４１はMOSFETのｐ型ベース層、２４２はMOSFETの
ｎ型ドレイン層、２４３はMOSFETのｎ型ソース層、２４
４はMOSFETのドレイン電極、２４５はMOSFETのゲート電
極、２５０はカソード電極端子、２５１はゲート電極端
子である。
【００４４】本実施例は、実施例１におけるＩＧＢＴを
ＥＳＴに置き換えたものであり、その効果は実施例１と
同様に主ＥＳＴとセンスＥＳＴとの間の電流の線形性を
確保出来るということである。ここでは実施例１のＩＧ
ＢＴをＥＳＴで置き換えた構造についてのみ示したが、
まったく同様に、実施例２〜９においてもＩＧＢＴをＥ
ＳＴに置き換えることにより同様の効果が得られる。
ＥＳＴに置き換えたものであり、その効果は実施例１と
同様に主ＥＳＴとセンスＥＳＴとの間の電流の線形性を
確保出来るということである。ここでは実施例１のＩＧ
ＢＴをＥＳＴで置き換えた構造についてのみ示したが、
まったく同様に、実施例２〜９においてもＩＧＢＴをＥ
ＳＴに置き換えることにより同様の効果が得られる。
【００４５】以上、本発明をＩＧＢＴ，MOSFET，ＥＳＴ
に適用した例を示したが、本発明は保護回路を有する他
の縦型の絶縁ゲート型半導体装置にも適用することが可
能である。他の素子においても発明の本質は同様であ
り、同様の効果が得られる。
に適用した例を示したが、本発明は保護回路を有する他
の縦型の絶縁ゲート型半導体装置にも適用することが可
能である。他の素子においても発明の本質は同様であ
り、同様の効果が得られる。
【００４６】次に、本発明を適用したＩＧＢＴを用いて
構成されたインバータの一実施例を示す。
構成されたインバータの一実施例を示す。
【００４７】（実施例１２）図２１は本発明のインバー
タへの適用の一実施例を示す回路図である。
タへの適用の一実施例を示す回路図である。
【００４８】図２１において５４３及び５４４は直流電
源Ｅに接続される一対の直流端子、５４５及び５４６，
５４７及び５４８，５４９及び５５０はそれぞれ直列接
続されて一対の直流端子５４３及び５４４間に極性を揃
えて並列接続された本発明を適用したスイッチ素子、５
５１，５５２，５５３，５５４，５５５及び５５６は各
スイッチ素子に極性を逆にして並列接続された負荷電流
を還流させるダイオード、５５７，５５８及び５５９は
直列接続された２個のスイッチ素子の接続点からそれぞ
れ引き出された交流出力の相数と同数（３層）の交流端
子である。このように電力変換装置を本発明を適用した
スイッチ素子で構成すれば、スイッチ素子の保護回路を
新たに形成する必要がなく、装置の小型軽量化，低コス
ト化が図れる。
源Ｅに接続される一対の直流端子、５４５及び５４６，
５４７及び５４８，５４９及び５５０はそれぞれ直列接
続されて一対の直流端子５４３及び５４４間に極性を揃
えて並列接続された本発明を適用したスイッチ素子、５
５１，５５２，５５３，５５４，５５５及び５５６は各
スイッチ素子に極性を逆にして並列接続された負荷電流
を還流させるダイオード、５５７，５５８及び５５９は
直列接続された２個のスイッチ素子の接続点からそれぞ
れ引き出された交流出力の相数と同数（３層）の交流端
子である。このように電力変換装置を本発明を適用した
スイッチ素子で構成すれば、スイッチ素子の保護回路を
新たに形成する必要がなく、装置の小型軽量化，低コス
ト化が図れる。
【００４９】以上、本発明の実施例について説明してき
たが、これに基づき多くの変形や変更を実施することが
出来る。例えば、各半導体層の導電型を逆にした絶縁ゲ
ート半導体装置に対しても同様に適用可能である。
たが、これに基づき多くの変形や変更を実施することが
出来る。例えば、各半導体層の導電型を逆にした絶縁ゲ
ート半導体装置に対しても同様に適用可能である。
【００５０】また、本発明は集積回路を構成する１素子
として用いることもできる。
として用いることもできる。
【００５１】
【発明の効果】以上説明した様に、本発明によれば、保
護回路が誤動作することなく、主電流と検出電流の線形
性を確保できるので、高信頼かつ高精度の保護動作を有
する絶縁ゲート半導体装置が実現できる。また、遮断領
域を設けなくても主電流と検出電流の線形性を向上でき
るので、チップサイズの低減が可能な保護回路内蔵絶縁
ゲート半導体装置を実現できる。
護回路が誤動作することなく、主電流と検出電流の線形
性を確保できるので、高信頼かつ高精度の保護動作を有
する絶縁ゲート半導体装置が実現できる。また、遮断領
域を設けなくても主電流と検出電流の線形性を向上でき
るので、チップサイズの低減が可能な保護回路内蔵絶縁
ゲート半導体装置を実現できる。
【図１】第１の実施例の断面構造図である。
【図２】図１の等価回路図である。
【図３】第１の実施例の平面構造図である。
【図４】第２の実施例の断面構造図である。
【図５】第２の実施例の平面構造図である。
【図６】第３の実施例の平面構造図である。
【図７】第４の実施例の断面構造図である。
【図８】第４の実施例の平面構造図である。
【図９】第５の実施例の断面構造図である。
【図１０】第５の実施例の平面構造図である。
【図１１】第６の実施例の断面構造図である。
【図１２】第６の実施例の平面構造図である。
【図１３】第７の実施例の断面構造図である。
【図１４】第７の実施例の平面構造図である。
【図１５】第８の実施例の平面構造図である。
【図１６】第９の実施例の平面構造図である。
【図１７】第１０の実施例の断面構造図である。
【図１８】第１０の実施例の平面構造図である。
【図１９】第１１の実施例の断面構造図である。
【図２０】第１１の実施例の平面構造図である。
【図２１】本発明による保護回路内蔵ＩＧＢＴを用いた
インバータ装置の主回路である。
インバータ装置の主回路である。
１…主ＩＧＢＴ領域、２…保護回路領域、３…コレクタ
電極、４…ｐ型コレクタ層、５，１０４…ｎ型ドリフト
層、１０，１１０…ｐ型ベース層、１１，111…ｎ型ソ
ース層、１２，１１２…ゲート絶縁膜、１３，１１３…
絶縁ゲート電極、１４…エミッタ電極、２０，１２０，
２２０…ｐ型ウェル層、２１，１２１，２２１…センス
抵抗、２２，１２２，２２２…ツェナーダイオードのア
ノード電極、２３，１２３，２２３…ゲート電圧制限用
ツェナーダイオード、２４…ゲート入力保護用ダイオー
ド、３０…センスＩＧＢＴ、３１…センスＩＧＢＴのｐ
型ベース層、３２…センスＩＧＢＴのｎ型ソース層、３
３…センスＩＧＢＴのエミッタ電極、３４…センスＩＧ
ＢＴのゲート絶縁膜、３５…センスＩＧＢＴの絶縁ゲー
ト電極、４０，２４０…MOSFET、４１，２４１…MOSFET
のｐ型ベース層、４２，２４２…MOSFETのｎ型ドレイン
層、４３，２４３…MOSFETのｎ型ソース層、４４，２４
４…MOSFETのドレイン電極、４５，２４５…MOSFETのゲ
ート電極、５０…エミッタ電極端子、５１…ゲート電極
端子、６０…埋込センス抵抗、６１…埋込センス抵抗の
ｐ型ベース層、６２…埋込センス抵抗のｎ型抵抗層、７
０…埋込ツェナーダイオード、７１…埋込ツェナーダイ
オードのｐ型ベース層、７２…埋込ツェナーダイオード
のｎ型カソード層、１０１…MOSFET領域、１０２…保護
回路領域、１０３…ドレイン電極、１１４…ソース電
極、１３０…センスMOSFET、１３１…センスMOSFETのｐ
型ベース層、１３２…センスMOSFETのｎ型ソース層、１
３３…センスMOSFETのソース電極、１３４…センスMOSF
ETのゲート絶縁膜、１３５…センスMOSFETの絶縁ゲート
電極、１４０…保護回路のMOSFET、１４１…保護回路の
MOSFETのｐ型ベース層、１４２…保護回路のMOSFETのｎ
型ドレイン層、１４３…保護回路のMOSFETのｎ型ソース
層、１４４…保護回路のMOSFETドレイン電極、１４５…
保護回路のMOSFETゲート電極、１５０…ソース電極端
子、１５１…ゲート電極端子、２０１…ＥＳＴ領域、２
０２…保護回路領域、２０３…アノード電極、２０４…
ｐ型アノード層、２０５…ｎ型ドリフト層、２１０…ｐ
型ベース層、２１１…ｎ型カソード層、２１２…ｐ型フ
ロートベース層、２１３…ｎ型フロート層、２１４…ゲ
ート絶縁膜、２１５…絶縁ゲート電極、２１６…カソー
ド電極、２３０…センスＥＳＴ、２３１…センスＥＳＴ
のｐ型ベース層、２３２…センスＥＳＴのｎ型カソード
層、２３３…センスＥＳＴのｐ型フロートベース層、２
３４…センスＥＳＴのｎ型フロート層、２３５…センス
ＥＳＴのゲート絶縁膜、２３６…センスＥＳＴのカソー
ド電極、２３７…センスＥＳＴのゲート電極、２５０…
カソード電極端子、２５１…ゲート電極端子、５４３〜
５４４…直流端子、５４５〜５５０…本発明を適用した
スイッチ素子、５５１〜５５６…ダイオード、５５７〜
５５９…交流端子。
電極、４…ｐ型コレクタ層、５，１０４…ｎ型ドリフト
層、１０，１１０…ｐ型ベース層、１１，111…ｎ型ソ
ース層、１２，１１２…ゲート絶縁膜、１３，１１３…
絶縁ゲート電極、１４…エミッタ電極、２０，１２０，
２２０…ｐ型ウェル層、２１，１２１，２２１…センス
抵抗、２２，１２２，２２２…ツェナーダイオードのア
ノード電極、２３，１２３，２２３…ゲート電圧制限用
ツェナーダイオード、２４…ゲート入力保護用ダイオー
ド、３０…センスＩＧＢＴ、３１…センスＩＧＢＴのｐ
型ベース層、３２…センスＩＧＢＴのｎ型ソース層、３
３…センスＩＧＢＴのエミッタ電極、３４…センスＩＧ
ＢＴのゲート絶縁膜、３５…センスＩＧＢＴの絶縁ゲー
ト電極、４０，２４０…MOSFET、４１，２４１…MOSFET
のｐ型ベース層、４２，２４２…MOSFETのｎ型ドレイン
層、４３，２４３…MOSFETのｎ型ソース層、４４，２４
４…MOSFETのドレイン電極、４５，２４５…MOSFETのゲ
ート電極、５０…エミッタ電極端子、５１…ゲート電極
端子、６０…埋込センス抵抗、６１…埋込センス抵抗の
ｐ型ベース層、６２…埋込センス抵抗のｎ型抵抗層、７
０…埋込ツェナーダイオード、７１…埋込ツェナーダイ
オードのｐ型ベース層、７２…埋込ツェナーダイオード
のｎ型カソード層、１０１…MOSFET領域、１０２…保護
回路領域、１０３…ドレイン電極、１１４…ソース電
極、１３０…センスMOSFET、１３１…センスMOSFETのｐ
型ベース層、１３２…センスMOSFETのｎ型ソース層、１
３３…センスMOSFETのソース電極、１３４…センスMOSF
ETのゲート絶縁膜、１３５…センスMOSFETの絶縁ゲート
電極、１４０…保護回路のMOSFET、１４１…保護回路の
MOSFETのｐ型ベース層、１４２…保護回路のMOSFETのｎ
型ドレイン層、１４３…保護回路のMOSFETのｎ型ソース
層、１４４…保護回路のMOSFETドレイン電極、１４５…
保護回路のMOSFETゲート電極、１５０…ソース電極端
子、１５１…ゲート電極端子、２０１…ＥＳＴ領域、２
０２…保護回路領域、２０３…アノード電極、２０４…
ｐ型アノード層、２０５…ｎ型ドリフト層、２１０…ｐ
型ベース層、２１１…ｎ型カソード層、２１２…ｐ型フ
ロートベース層、２１３…ｎ型フロート層、２１４…ゲ
ート絶縁膜、２１５…絶縁ゲート電極、２１６…カソー
ド電極、２３０…センスＥＳＴ、２３１…センスＥＳＴ
のｐ型ベース層、２３２…センスＥＳＴのｎ型カソード
層、２３３…センスＥＳＴのｐ型フロートベース層、２
３４…センスＥＳＴのｎ型フロート層、２３５…センス
ＥＳＴのゲート絶縁膜、２３６…センスＥＳＴのカソー
ド電極、２３７…センスＥＳＴのゲート電極、２５０…
カソード電極端子、２５１…ゲート電極端子、５４３〜
５４４…直流端子、５４５〜５５０…本発明を適用した
スイッチ素子、５５１〜５５６…ダイオード、５５７〜
５５９…交流端子。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 29/78 ６５７ Ｈ０１Ｌ 29/78 ６５７Ｇ Ｈ０２Ｍ 7/537 Ｂ Ｈ０２Ｍ 7/537 Ｈ０１Ｌ 29/74 ６０１Ａ (56)参考文献 特開 昭62−143450（ＪＰ，Ａ) 特開 平４−361571（ＪＰ，Ａ) 特開 平３−69159（ＪＰ，Ａ) 特開 昭63−289954（ＪＰ，Ａ) 特開 平３−107328（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/06 311 H01L 29/78 H01L 29/74 - 29/749
Claims (8)
- 【請求項１】一対の主表面と、一方の主表面に隣接する
一方導電型の第１の層と、を有する半導体基体を備え、 この半導体基体は互いに隣接する第１の領域と第２の領
域とを有し、 第１の領域及び第２の領域の他方の主表面には第１の電
極を設け、 第１の領域には、 その第１の層内に一方の主表面に隣接して選択的に形成
される他方導電型の第２の層と、第２の層内に一方の主
表面に隣接して選択的に形成される一方導電型の第３の
層と、 一方の主表面において第３の層に接触する第２の電極
と、一方の主表面の第２の層の露出部分に絶縁膜を介し
て形成される第１の制御電極と、を設け、 第１の領域と第２の領域の間には、第１の層内に形成さ
れ第２の電極と接触する他方導電型の半導体層を設け、 第２の領域には、 その第１の層内に一方の主表面に隣接して選択的に形成
される他方導電型の第４の層と、第４の層内に一方の主
表面に隣接して選択的に形成される一方導電型の第５の
層と、 一方の主表面において第４の層に接触する第３の電極
と、一方の主表面の第４の層の露出部分に絶縁膜を介し
て形成され、第１の制御電極と接続される第２の制御電
極と、を設け、 第２の領域には、第１の層内に一方の主表面に隣接して
形成される半導体素子と、抵抗素子とを含む回路が形成
され、その回路に第３の電極が接続されていて、 第１の領域と第２の領域の間に設けた前記他方導電型の
半導体層を、第２の領域に形成される前記第４の層及び
前記半導体素子と前記抵抗素子とを包囲するように配置
した ことを特徴とする絶縁ゲート型半導体装置。 - 【請求項２】請求項１に記載の絶縁ゲート型半導体装置
において、前記第２の領域に形成される回路が、保護回
路であることを特徴とする絶縁ゲート型半導体装置。 - 【請求項３】請求項１ないし請求項２のいずれか１項に
記載の絶縁ゲート型半導体装置において、前記他方の主
表面と前記第１の層とに隣接して他方導電型の第６の層
が設けられることを特徴とする絶縁ゲート型半導体装
置。 - 【請求項４】一対の主表面と、一方の主表面に隣接する
一方導電型の第１の層と、を有する半導体基体を備え、 この半導体基体は互いに隣接する第１の領域と第２の領
域とを有し、 第１の領域及び第２の領域の他方の主表面には第１の電
極を設け、 第１の領域には、 その第１の層内に一方の主表面に隣接して選択的に形成
される他方導電型の第２の層と、第２の層内に一方の主
表面に隣接して選択的に形成される一方導電型の第３の
層と、 一方の主表面の第３の層に接触する第２の電極と、一方
の主表面の第２の層の露出部分に絶縁膜を介して形成さ
れる第１の制御電極と、を設け、 第２の領域には、 その第１の層内に一方の主表面に隣接して選択的に形成
される他方導電型の第４の層と、第４の層内に一方の主
表面に隣接して選択的に形成される一方導電型の第５の
層と、 一方の主表面の第４の層に接触する第３の電極と、一方
の主表面の第４の層の露出部分に絶縁膜を介して形成さ
れ、第１の制御電極と接続される第２の制御電極と、を
設け、 第２の領域には、一方の主表面に隣接する第１の層内
に、第１の領域に隣接して形成される他方導電型のベー
ス層を有する半導体素子を含む回路が形成され、その回
路に第３の電極が接続され、 半導体素子のベース層が第２の電極と接触することを特
徴とする絶縁ゲート型半導体装置。 - 【請求項５】請求項４に記載の絶縁ゲート型半導体装置
において、前記第２の領域に形成される回路が、保護回
路であることを特徴とする絶縁ゲート型半導体装置。 - 【請求項６】請求項４または請求項５に記載の絶縁ゲー
ト型半導体装置において、第２の領域の前記半導体素子
のベース層が、第２の領域に形成される前記第４の層を
包囲するように設けられることを特徴とする絶縁ゲート
型半導体装置。 - 【請求項７】請求項４ないし請求項６のいずれか１項に
記載の絶縁ゲート型半導体装置において、前記他方の主
面と前記第１の層とに隣接して他方導電型の第６の層が
設けられることを特徴とする絶縁ゲート型半導体装置。 - 【請求項８】一対の直流端子と、 交流出力の相数と同数の交流端子と、 一対の直流端子間に接続され、それぞれスイッチング素
子と逆極性のダイオードの並列回路を２個直列接続した
構成から成り、並列回路の相互接続点が異なる交流端子
に接続された交流出力の相数と同数のインバータ単位
と、 を具備する電力変換装置において、 スイッチング素子が請求項１ないし請求項７のいずれか
１項に記載の絶縁ゲート半導体装置であることを特徴と
する電力変換装置。
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|---|---|---|---|
| JP04676194A JP3183020B2 (ja) | 1994-03-17 | 1994-03-17 | 保護回路を内蔵した絶縁ゲート型半導体装置 |
| KR1019940031522A KR100314703B1 (ko) | 1994-03-17 | 1994-11-28 | 보호회로를내장한절연게이트형반도체장치 |
| US08/405,835 US5563435A (en) | 1994-03-17 | 1995-03-17 | Insulated gate type semiconductor device having built-in protection circuit |
| US08/684,911 US5719420A (en) | 1994-03-17 | 1996-07-25 | Insulated gate type semiconductor device having built-in protection circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04676194A JP3183020B2 (ja) | 1994-03-17 | 1994-03-17 | 保護回路を内蔵した絶縁ゲート型半導体装置 |
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|---|---|
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Family
ID=12756325
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04676194A Expired - Fee Related JP3183020B2 (ja) | 1994-03-17 | 1994-03-17 | 保護回路を内蔵した絶縁ゲート型半導体装置 |
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| Country | Link |
|---|---|
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1994
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- 1994-11-28 KR KR1019940031522A patent/KR100314703B1/ko not_active IP Right Cessation
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1995
- 1995-03-17 US US08/405,835 patent/US5563435A/en not_active Expired - Fee Related
-
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- 1996-07-25 US US08/684,911 patent/US5719420A/en not_active Expired - Lifetime
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