JP2015122442A - 半導体装置 - Google Patents

Abstract

【課題】センス電流におけるサージの発生を抑制しつつ、本来の電流検知機能を確保した半導体装置を提供する。
【解決手段】表面ｐ層、ｎ⁻層、ｐ型チャネル拡散層１１５、インベース拡散層（ｐ型エミッタ層）１１６、層間絶縁膜（絶縁膜層）、エミッタ電極１２５、１２７が順序積層されるとともに、エミッタ電極１２５、１２７とインベース拡散層１１６との間を貫通するコンタクトホール１３０が複数設けられる。半導体装置の機能領域が、電力の通電に用いられるメイン領域１０Ｍと、半導体装置に流入する電流量を検出するセンス領域１０Ｓとに区分けされる。ｐ型チャネル拡散層１１５およびインベース拡散層１１６は、エミッタ電極１２５、１２７のうちメイン領域側のエミッタ電極１２５とコンタクトホール１３０を介して接続されてホール取り込み領域Ｐを形成し、センス領域１０Ｓに供給されたホール電流をメイン領域１０Ｍに取り込む。
【選択図】図６

Description

本発明は、電圧・電流センス機能を備えた半導体装置に関する。

過電流防止等の見地から、電流検知機能を備えた半導体装置が提案されている。このような装置の中でも、過電流検出精度等の観点から、単一の半導体基板上に主機能を実現する領域（メイン領域）と、当該メイン領域に流れる電流を検知する領域（センス領域）の二つの領域を形成した装置が、主たる開発の対象となっている。

上記の様な半導体装置として、例えば特許文献１は、電流センス素子を備えた半導体装置の二つのエミッタ、第１エミッタと第２エミッタの間に、ダイオードとセンス抵抗が接続された回路の構成を開示している。第１エミッタは一般的な電流供給の役割を果たすのに対し、第２エミッタは半導体装置に流れる電流を検知する。

また、特許文献２は、プレーナ型半導体における定常損失、ターンオフ時間およびターンオフ損失低減のため、開口部の下でベース層と接続する表面半導体層の厚さを所定の厚さに設定し、オン電圧を低くする技術を開示している。

特開２００３−２２９５７２号公報 特開２０１０−６２２６２号公報

しかしながら、このような半導体装置のゲートを制御する場合、特に電流のオン−オフ制御時に、メイン領域に流入する電流の挙動とセンス領域に流入する電流の挙動が異なる場合がある。具体的には過渡的、突発的な異常高電流（サージ電流）がセンス領域に流れることにより、異常高電圧（サージ電圧）が検出されてしまうこととなる。この場合、メイン電流値を精度よく検出することが困難となる。

上記の様な問題を解決するため、センス領域の電位を検出する抵抗と、半導体装置を駆動するドライバとの間にいわゆるＲＣフィルタを設け、サージ電圧やサージ電流の発生を抑制する技術が提案されている。しかしながら、ＲＣフィルタにより、本来検出すべき過電流や短絡の検出に遅延が生じ、半導体措置を保護する制御が困難になる可能性があった。このような可能性を考慮する場合、半導体装置の出力を下げるため、ある程度の損失を犠牲にせざるをえないという事情がある。

本発明は、サージ電流のような過渡的な異常の発生を抑制しつつ、本来の電流検知機能を確保した半導体装置を提供する。

上記目的を達成するために、請求項１に記載の発明は、機能領域が、電力の通電に用いられるメイン領域と、流入する電流量を検出するセンス領域とに区分けされた半導体装置であって、前記センス領域と前記メイン領域との隣接部分において、前記センス領域に供給されたホール電流の少なくとも一部を前記メイン領域に取り込むホール取り込み領域が形成される。

請求項２に記載の発明は、請求項１に記載の構成において、前記センス領域および前記メイン領域を跨ぐように設けられた導通層をさらに備え、当該導通層は前記センス領域側のエミッタ電極と電気的に接続されず、前記メイン領域側のエミッタ電極と電気的に接続される。

請求項３に記載の発明は、請求項２に記載の構成において、前記導通層が、ｐ型チャネル拡散層および当該ｐ型チャネル拡散層に積層されたインベース拡散層を含み、前記インベース拡散層が、前記メイン領域において形成されたコンタクトホールを介して前記メイン領域側のエミッタ電極と電気的に接続される。

請求項４に記載の発明は、請求項３に記載の構成において、ｐ型コレクタ層、ｎ型ベース層、前記ｐ型チャネル拡散層、前記インベース拡散層、絶縁膜層、前記センス領域側および前記メイン領域側のエミッタ電極が順序積層される。

請求項５に記載の発明は、請求項４に記載の構成において、前記ｐ型コレクタ層と前記ｎ型ベース層との間にｎ型のフィールドストップ層が積層される。

上記目的を達成するために、請求項６に記載の発明は、機能領域が、電力の通電に用いられるメイン領域と、流入する電流量を検出するセンス領域とに区分けされた半導体装置であって、前記センス領域と前記メイン領域との隣接部分において、前記センス領域に供給された電子の少なくとも一部を前記メイン領域に取り込む電子取り込み領域が形成される。

請求項７に記載の発明は、請求項６に記載の構成において、前記センス領域および前記メイン領域を跨ぐように設けられた導通層をさらに備え、当該導通層は前記センス領域側のエミッタ電極と電気的に接続されず、前記メイン領域側のエミッタ電極と電気的に接続される。

請求項８に記載の発明は、請求項７に記載の構成において、前記導通層が、ｎ型チャネル拡散層および当該ｎ型チャネル拡散層に積層されたインベース拡散層を含み、前記インベース拡散層が、前記メイン領域において形成されたコンタクトホールを介して前記メイン領域側のエミッタ電極と電気的に接続される。

請求項９に記載の発明は、請求項８に記載の構成において、ｎ型コレクタ層、ｐ型ベース層、前記ｎ型チャネル拡散層、前記インベース拡散層、絶縁膜層、前記センス領域側および前記メイン領域側のエミッタ電極が順序積層される。

請求項１０に記載の発明は、請求項９に記載の構成において、前記ｎ型コレクタ層と前記ｐ型ベース層との間にｐ型のフィールドストップ層が積層される。

請求項１から６に記載の半導体装置によれば、センス領域側に流入するホールまたは電子をメイン領域側に逃すため、ターンオフ時において過剰に発生するセンス領域側のホールまたは電子がメイン領域に吸収され、（センス電流・電圧の）サージ発生が抑制される。これにより、応答遅れなく過電流検知の精度が向上し、半導体装置の適切な保護制御が可能となる。

本発明の一実施形態の半導体装置の図。 ターンオフ時における半導体装置の各部分の電流または電圧の値を検出した結果を示すチャート。 ＲＣフィルタにより生ずる問題を示すチャート。 ターンオフ時におけるセンス電流とホール電流の変化に関するシミュレーションのチャート。 実施形態の半導体装置の構造を示す図であり、（ａ）は半導体装置の平面図であり、（ｂ）は（ａ）におけるＶ−Ｖ線に沿った断面図。 実施形態の半導体装置において、基板の裏面から供給されたホール（ホール電流）が流れる経路を示す模式図 他の実施形態の半導体装置の構造を示す図であり、（ａ）は半導体装置の平面図であり、（ｂ）は（ａ）におけるＶ−Ｖ線に沿った断面図。 さらに他の実施形態の半導体装置の構造を示す図であり、（ａ）は半導体装置の平面図であり、（ｂ）は（ａ）におけるＶ−Ｖ線に沿った断面図。 ターンオフ時における実施形態の半導体装置および比較例の半導体装置のセンス電流の値を検出した結果を示すチャート。

以下、本発明に係る半導体装置の好適な実施形態を、図面を参照して詳細に説明する。

図１は、本発明の一実施形態の半導体装置の等価回路図を示す。本実施形態の半導体装置１０は、別途設けられた駆動回路１２から供給される駆動電流によって駆動されるトランジスタ１６と、メイン領域１０Ｍのセル群（複数のセル）と、センス領域１０Ｓのセル群（複数のセル）とを含む。本実施形態においては、トランジスタ１６と、メイン領域１０Ｍのセル群と、センス領域１０Ｓのセル群とは、一般的な製造工程により半導体基板上に形成されているがその具体的な構成、配置場所、製法などは特に限定されない。

駆動回路１２にはトランジスタ１６に駆動電流を供給する駆動端子１２ａと、後述するセンス電圧（電位）を検出する電位検出端子１２ｂが設けられている。

本実施形態の半導体装置１０には、ゲート抵抗Ｒｇと、センス抵抗Ｒｓと、フィルタ抵抗Ｒ１およびコンデンサＣ１を含むＲＣフィルタ１８とが付加されている。本実施形態では、上述した半導体基板上に、各々個別部品からなるゲート抵抗Ｒｇ、センス抵抗Ｒｓ、フィルタ抵抗Ｒ１、コンデンサＣ１が搭載されている。ただし、上述した各部品の具体的態様や配置場所は特に限定はされない。

本実施形態では、トランジスタ１６は、ＩＧＢＴ（Insulated Gate Bipolar Transistor；絶縁ゲートバイポーラトランジスタ）によって構成されている。ＩＧＢＴは、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor;金属酸化物半導体電界効果トランジスタ）をゲート電極に組み込んだバイポーラトランジスタである。トランジスタ１６の詳細な構成などは特に限定されない。

駆動回路１２の駆動端子１２ａが、ゲート電圧Ｖｇを調整するゲート抵抗Ｒｇを介して、トランジスタ１６のゲート端子Ｇに接続されている。トランジスタ１６のコレクタ端子Ｃは、メインの電力を供給する電源に接続されている。トランジスタ１６のエミッタ端子Ｅは、メイン領域１０Ｍ内のセルに接続されるメイン側エミッタ端子Ｅ１とセンス領域１０Ｓ内のセルに接続されるセンス側エミッタ端子Ｅ２とを含んでいる。

センス側エミッタ端子Ｅ２は、センス抵抗ＲｓとＲＣフィルタ１８に接続されている。後述するように、センス抵抗Ｒｓは、センス領域１０Ｓ内のセルに印加されるセンス電圧を測定する抵抗である。ＲＣフィルタ１８は、フィルタ抵抗Ｒ１およびコンデンサＣ１を含み、サージ電圧やサージ電流の発生を抑制するものである。本実施形態では、ＲＣフィルタ１８は、入力信号に直列したフィルタ抵抗Ｒ１と出力信号（出力電流）に並列したコンデンサＣ１から、いわゆる１次のローパスフィルタの形式で構成されている。しかしながら、ＲＣフィルタ１８の形式は特に限定されるわけではなく、また、コイルやオペアンプを用いた他の形式のフィルタを利用することもできる。

上述したように本実施形態においては、トランジスタ１６のエミッタ端子Ｅは、メイン領域１０Ｍ内のセルに接続されるメイン側エミッタ端子Ｅ１とセンス領域１０Ｓ内のセルに接続されるセンス側エミッタ端子Ｅ２とを含んでおり、少なくとも二つのエミッタ端子を含むと解釈できる。すなわち、半導体装置１０は、トランジスタ１６におけるコレクタ−エミッタ電流について、主機能に用いられるメイン電流Ｉｃをメイン側エミッタ端子Ｅ１から取り出すのみならず、当該メイン電流の数千〜数万分の一（大きさは限定されない）に相当するセンス電流Ｉｓを取り出す。そして、センス電流Ｉｓが流れるセンス抵抗Ｒｓにて発生する電圧をセンス電圧として、駆動回路１２の電位検出端子１２ｂが検出し駆動回路１２がモニタする。このモニタリングにより、センス電流Ｉｓの挙動が把握可能である。

すなわち、トランジスタ１６の設計スペックからメイン電流Ｉｃとセンス電流Ｉｓの大きさの比は予め把握されているため、メイン電流Ｉｃの挙動が把握可能であり、過電流や短絡等の異常事態の発生を把握して、駆動回路１２にフィードバックすることが可能である。異常事態の発生を把握した駆動回路１２は、過電流の遮断等の処置を行い、トランジスタ１６を保護することができる。

ところが、半導体装置１０による電源の切断、すなわちメイン電流のターンオフ（ゲートオフ）時において問題が発生することがある。図２のチャートは、ターンオフ時における半導体装置１０の各部分の電流または電圧の値を示す。電流導通時には、トランジスタ１６のゲート端子Ｇに所定の電圧Ｖｇ（例えば１５Ｖ）が印加されている。駆動回路１２からの制御信号によりゲート端子Ｇの電圧Ｖｇをゼロにすることで、トランジスタ１６はオフ状態（高抵抗状態）になり、メイン電流Ｉｃはゼロになるとともに、コレクタ−エミッタ間電圧Ｖｃｅは増大する。

このとき、本来ならセンス領域１０Ｓ側も同様な振る舞いを示し、センス電圧Ｖｓ、センス電流Ｉｓがゼロになるはずである。しかしながら、図２の点線部で示すように、センス電流Ｉｓは、突発的な異常高電流（サージ電流）を示すことが多く、これはメイン電流Ｉｃの挙動とは異なっており、センス領域１０Ｓの電圧や電流が、メイン領域１０Ｍの電圧や電流の挙動を正確に反映していないこととなり、半導体装置１０の制御動作の正確性が低下する恐れがある。

サージ電流の問題の解決としては、次の（１）および（２）の様な対策が考えられ、この対策に基づき図１に示すように、センス抵抗ＲｓとＲＣフィルタ１８が半導体装置１０に設けられている。

（１）センス抵抗Ｒｓと駆動回路１２と間に、ＲＣフィルタ（フィルタ回路）１８を介在させることで、サージ電圧・電流を抑制する。
（２）センス抵抗Ｒｓを変更して検出能力を緩和する。

上記の対策の場合、例えばフィルタ回路の設置前では、サージ電圧・電流の発生により、実際のメイン電流の約１．５倍の電流が流れていると駆動回路１２が誤認してしまう場合でも、フィルタ回路を設置することにより、実際のメイン電流の約１．３倍の電流の認識まで誤差を抑え込めることがわかっている。

しかしながら、上記（１）および（２）の対策も以下の様な問題を抱えている。

（１）について、サージを抑制する目的でＲＣフィルタ１８の時定数τ（＝Ｒ１＊Ｃ１）を大きくすると、センス電流の応答に遅延が生ずることとなり、出力電流の変化が、実際の電流変化から遅延することになる。このことはＲＣフィルタ１８により、本来検出すべき過電流や短絡の検出に遅延が生じることを意味し、トランジスタ１６を保護する制御が困難になることを意味する。

すなわち、ＲＣフィルタ１８のようなフィルタ回路の設置により、本来検出すべき過電流や短絡といった異常の検出に遅延が生じるおそれがある。これを防ぐ方法として、（２）におけるセンス抵抗Ｒｓの調整が考えられる。

図３はこのような状況を説明するためのチャートである。ここでは、トランジスタ１６によるスイッチング機能を働かせず、常にゲート電圧Ｖｇを印加し、トランジスタ１６をオンの状態に維持して、トランジスタ１６の破壊に至るまでメイン電流Ｉｃを増大させている。

センス抵抗Ｒｓを変化させると、遮断を行う一定の検出電圧に際しての電流の値も変化することとなり、このことはゲート遮断時間（検出時間）も変化することを意味する。図３に示すように、センス抵抗Ｒｓの値を変化させることで、ゲート遮断時間が異なることになる。図に示した具体例では、Ｒｓ＝３．６ΩとＲｓ＝２．７Ωとの間で、約１００ｎｓのゲート遮断時間の遅延が生じており、その遅延の間にメイン電流は約１００Ａ増大することとなる。

したがって、センス抵抗Ｒｓを小さくするほど、検出電圧に至るまでの電流が大きくなり、ゲート遮断時間が増大する。すなわち、センス抵抗Ｒｓを小さくすることにより、遮断までの遅延が生じ、破壊に至るリスクが増大する。一方、センス抵抗Ｒｓを大きくすると、センス電流が全体して小さくなるものの、（センス電流）×（センス抵抗）からセンス電圧Ｖｓは増加することとなり、メイン電流Ｉｃが過大に検出され、余計な遮断動作が頻発するリスクが高まる。

そこで発明者は、このようなサージ事象が発生する主たる原因について、別途鋭意検討した結果、センス側エミッタ端子Ｅ２への過剰な電荷（ホールまたは電子）の供給が一つの原因になっていることに想到した。

図４は、ターンオフ前後におけるセンス電流Ｉｓの変化と、電荷としてのホールの流れにより生ずるホール電流Ｉｈの変化に関するシミュレーションのチャートである。ターンオフ前においては、所定値のセンス電流Ｉｓと、所定値のホール電流Ｉｈが供給されている。ターンオフ時において、コレクタ−エミッタ間電圧Ｖｃｅが増大し始めるとともに、ホール電流Ｉｈも一旦減少した後増大し始める。ここで、ホール電流Ｉｈもサージ発生により増大しており、センス電流Ｉｓと一致することが示され、ターンオフ後のセンス電流Ｉｓはホール電流Ｉｈと一致することが発見された。すなわち、本図からターンオフ時におけるセンス電流Ｉｓの増加（サージ電流の増加）の主たる原因は、ホール電流Ｉｈの増加であることが理解される。このことから、増加するホール電流Ｉｈに対して何らかの対策を施すことにより、センス電流Ｉｓのサージ（サージ電流）を低減することができると考えられる。

そこで発明者は、半導体装置の構成、特にホール電流Ｉｈをセンス領域からメイン領域に取り込む構成を工夫することにより、センス側エミッタ端子Ｅ２への過剰な電荷の供給を防止する技術的な思想に想到した。

たとえば、ＰＮＰ型のＩＧＢＴからなるトランジスタの場合、その動作原理上、半導体基板の一面（例えば下面）から他面（上面）の方向へ電荷としてのホールが流れる。ターンオフ時においてセンス電流Ｉｓが示す突発的な異常高電流（サージ電流）の発生時には、ホールも過剰に発生していることが図４の結果から理解される。この過剰発生したホールのセンス側エミッタ端子Ｅ２への直接供給を防止すれば、サージ電流も防止できるため、発明者は次に説明するような半導体装置の構成を考案した。

図５は、本実施形態の半導体装置１０の構造を示す図であり、（ａ）は半導体装置１０の平面図であり、（ｂ）は（ａ）におけるＶ−Ｖ線に沿った断面図である。上述した通り、半導体装置１０は、その機能領域的な観点から、電力の通電に用いられるメイン領域１０Ｍと、流入する電流量を検出するセンス領域１０Ｓとに区分けされる。

半導体装置１０の裏面（下面）にはｐ型コレクタ層としての表面ｐ層１１１が設けられ、表面ｐ層１１１の上にｎ型ベース層としてのｎ⁻層１１３が耐電圧保持のために設けられている。ｎ⁻層１１３の表面には、メイン領域１０Ｍの外周を取り囲むように部分的にガードリング拡散層１１４が形成され、電界集中を緩和し、リーク電流を低減させている。また、ガードリング拡散層１１４は、表面ｐ層１１１から供給されたホール（ホール電流）を取り込む役割を果たす。

また、ガードリング拡散層１１４と同様にホール（ホール電流）を取り込むｐ型チャネル拡散層１１５が、ｎ⁻層１１３およびガードリング拡散層１１４上に形成されている。また、ｐ型エミッタ層としてのインベース拡散層１１６が、ｐ型チャネル拡散層１１５上に部分的に形成されており、ガードリング拡散層１１４、ｐ型チャネル拡散層１１５と同様にホール（ホール電流）を取り込む。尚、複数のトレンチＴが、ｐ型チャネル拡散層１１５、インベース拡散層１１６を水平方向に分断するように形成されている。また、ｎ型エミッタ層としてのソース拡散層１１７が、センス領域１０Ｓ内において、チャネル拡散層１１５上であって、インベース拡散層１１６に隣接する様に形成されている。上述した各部分の半導体の導電型は以下のようになっている。

・表面ｐ層１１１：ｐ型半導体
・ｎ⁻層１１３：ｎ型半導体
・ガードリング拡散層１１４：ｐ型半導体
・ｐ型チャネル拡散層１１５：ｐ型半導体
・インベース拡散層１１６：ｐ型半導体
・ソース拡散層１１７：ｎ型半導体

ゲート電極として機能するゲート酸化膜１２３が、ガードリング拡散層１１４、チャネル拡散層１１５の上に形成されている。さらに絶縁膜層としての層間絶縁膜１２１が、チャネル拡散層１１５、ゲート酸化膜１２３上に形成されている。半導体装置１０の表面（上面；表面ｐ層１１１が設けられた面と反対側の面）には、メイン領域側のエミッタ電極（メイン側エミッタ端子Ｅ１に対応）１２５、センス領域側のエミッタ電極（センス側エミッタ端子Ｅ２に対応）１２７が設けられている。

そして、異なる層間の電気的接続（導通）を確保するコンタクトホール１３０が、複数個所に設けられている。コンタクトホール１３０には金属等の導電体が充填され、エミッタ電極１２５、１２７とインベース拡散層１１６との間を貫通し、両者の電気的接続を確保している。尚、図５（ａ）の平面図においては、トレンチＴ、コンタクトホール１３０以外の部分の図示は省略されている。

本実施形態では、センス領域１０Ｓの外周部分とメイン領域１０Ｍの外周部分とが互いに隣接する隣接領域において、ｐ型チャネル拡散層１１５、インベース拡散層１１６の各々が分断されている。そして分断されたことにより形成されるｐ型チャネル拡散層１１５ａ、インベース拡散層１１６ａが、センス領域１０Ｓの外周部分とメイン領域１０Ｍの外周部分とを跨ぐように形成されている。尚、この分断はトレンチＴを形成することにより達成されるが、分断方法は特に限定はされない。そして、複数のコンタクトホール１３０のうち、センス領域１０Ｓに最も隣接した位置において、メイン領域１０Ｍ内に形成された最隣接コンタクトホール１３０ａが、メイン領域側のエミッタ電極１２５とインベース拡散層１１６ａとの間を貫通し、両者の電気的接続を確保している。

すなわち、メイン領域側のエミッタ電極１２５とインベース拡散層１１６ａ、ｐ型チャネル拡散層１１５ａとが、複数のコンタクトホール１３０のうち、センス領域１０Ｓに最も隣接した位置において、メイン領域１０Ｍ内に形成された最隣接コンタクトホール１３０ａを介して接続されている。

図６は、実施形態の半導体装置１０において、基板の裏面（表面ｐ層１１１の配置面）から供給されたホール（ホール電流）が流れる経路を示す模式図である。点線の太矢印で示すように、基板の裏面から電荷としてのホールがメイン領域１０Ｍとセンス領域１０Ｓの双方に供給される。供給されたホールは、半導体基板に複数設けられたコンタクトホール１３０を介して、メイン領域側のエミッタ電極１２５およびセンス領域側のエミッタ電極１２７に供給される。

本実施形態では、ｐ型チャネル拡散層１１５ａ、インベース拡散層１１６ａコンタクトホール１３０ａが、センス領域１０Ｓのホールを取り込む様に機能するホール取り込み領域（ホール吸い込み領域）Ｐを形成する。そのため、センス領域１０Ｓ側に属するホール取り込み領域Ｐの部分に供給されたホールは、矢印Ｘで示すように、センス領域側のエミッタ電極１２７に供給されず、ｐ型チャネル拡散層１１５ａおよびインベース拡散層１１６ａを介してメイン領域１０Ｍに供給される。このホールは、更に矢印Ｙで示すように、最隣接コンタクトホール１３０ａを介してメイン領域側のエミッタ電極１２５に供給される。

すなわち、本実施形態では、基板の裏面から供給されたホールのうち、センス領域１０Ｓに供給される分の少なくとも一部を、ｐ型チャネル拡散層１１５ａおよびインベース拡散層１１６ａと、最隣接コンタクトホール１３０ａとにより、メイン領域１０Ｍに取り込む。ここで、センス領域１０Ｓに供給されるホールのうちメイン領域１０Ｍに取り込まれるホールとは、ホール取り込み領域Ｐがなければ、センス領域１０Ｓのエミッタ電極１２７に供給されるホールであって、ホール取り込み領域Ｐを設けることにより、メイン領域１０Ｍに取り込まれるホールのことである。この結果、センス領域側のエミッタ電極１２７（センス側エミッタ端子Ｅ２）に供給されるホールの量が減少し、ターンオフ時のサージを低減することが可能になる。なお、このようなホールの取り込みがあっても、センス領域による電流量検出には実質的には影響しない。

図７は、他の実施形態の半導体装置１０の断面図である。本実施形態の半導体装置１０においては、表面ｐ層１１１とｎ⁻層１１３との間にｎ型半導体からなるフィールドストップ層１１２が更に積層されている。フィールドストップ層１１２を用いることにより、半導体装置の厚みの大部分を占めるｎ⁻層１１３を薄くしても耐電圧性能を保持することが可能となり、パンチスルーを防止できるので半導体装置１０の薄型化を図ることが可能となる。

図８は、さらに他の実施形態の半導体装置１０の断面図である。図５〜図７の実施形態は、ｐ型コレクタ層としての表面ｐ層１１１、ｎ型ベース層としてのｎ⁻層１１３、ｐ型エミッタ層としてのインベース拡散層１１６を含むいわゆるＰＮＰ型のトランジスタを使用したものである。一方、図８の実施形態では、半導体装置１０の裏面（下面）にはｎ型コレクタ層としての表面ｎ層１５１が設けられ、表面ｎ層１５１の上にｐ型ベース層としてのｐ^―層１５３が耐電圧保持のために設けられている。ｐ^―層１５３の表面には、メイン領域１０Ｍの外周を取り囲むように部分的にガードリング拡散層１５４が形成され、電界集中を緩和し、リーク電流を低減させている。また、ガードリング拡散層１５４は、ガードリング拡散層１５４と同様に、表面ｎ層１５１から供給された電子を取り込む役割を果たす。

また、ガードリング拡散層１５４と同様に電子を取り込むｎ型チャネル拡散層１５５が、ｐ^―層１５３およびガードリング拡散層１５４上に形成されている。また、ｎ型チャネル拡散層１５５、ガードリング拡散層１５４と同様に表面ｎ層１５１から供給された電子を取り込むｎ型エミッタ層としてのインベース拡散層１５６が、ｎ型チャネル拡散層１５５上に部分的に形成されている。また、ｐ型エミッタ層としてのソース拡散層１５７が、センス領域１０Ｓ内において、ｎ型チャネル拡散層１５５上であって、インベース拡散層１５６に隣接する様に形成されている。さらに、表面ｎ層１５１とｐ⁻層１５３との間にｐ型半導体からなるフィールドストップ層１５２が積層されている。上述した各部分の半導体の導電型は以下のようになっている。

・表面ｎ層１５１：ｎ型半導体
・フィールドストップ層１５２：ｐ型半導体
・ｐ^―層１５３：ｐ型半導体
・ガードリング拡散層１５４：ｎ型半導体
・ｎ型チャネル拡散層１５５：ｎ型半導体
・インベース拡散層１５６：ｎ型半導体
・ソース拡散層１５７：ｐ型半導体

すなわち本実施形態は、ｎ型コレクタ層としての表面ｎ層１５１、ｐ型ベース層としてのｐ^―層１５３、ｎ型エミッタ層としてのインベース拡散層１５６を含むいわゆるＮＰＮ型のトランジスタを使用したものである。

上記実施形態における層間絶縁膜１２１、ゲート酸化膜１２３、メイン領域側のエミッタ電極１２５、センス領域側のエミッタ電極１２７、コンタクトホール１３０の構成は、図５〜図７のものと同じである。本実施形態では、基板の裏面から供給された電子のうち、センス領域１０Ｓに供給される分の少なくとも一部を、ｎ型チャネル拡散層１５５ａと、インベース拡散層１５６ａと、最隣接コンタクトホール１３０ａとにより、メイン領域１０Ｍに取り込むことにより、サージを低減することが可能になる。ここで、センス領域１０Ｓに供給される電子のうちメイン領域１０Ｍに取り込まれる電子とは、電子取り込み領域Ｐがなければ、センス領域１０Ｓのエミッタ電極１２７に供給される電子であって、電子取り込み領域Ｐを設けることにより、メイン領域１０Ｍに取り込まれる電子のことである。すなわち本実施形態においては、センス領域１０Ｓからメイン領域１０Ｍ側に電子を取り込む電子取り込み領域（電子吸い込み領域）Ｐには、ｎ型チャネル拡散層１５５ａ、インベース拡散層１５６ａ、最隣接コンタクトホール１３０ａが含まれる。

図９は、ターンオフ時における本発明の半導体装置および比較例の半導体装置のセンス電流の値を検出した結果を示すチャートである。比較例の半導体装置では、図１のＲＣフィルタ１８を用いつつ、実施形態のようにセンス領域１０Ｓ側のインベース拡散層１１６ａ（１５６ａ）およびｐ型チャネル拡散層１１５ａ（ｎ型チャネル拡散層１５５ａ）に対し、最隣接コンタクトホール１３０ａを接続していない。すなわち、比較例の半導体装置ではホール取り込み領域（または電子取り込み領域）が設けられていない。

点線Ａは本発明の半導体装置におけるサージ電流（センス電流）のピーク値を示し、点線Ｂは比較例の半導体装置におけるサージ電流（センス電流）のピーク値を示す。この図から明らかなように、比較例に比べ、本発明ではサージ電流のピーク値が低下している。

尚、ホール取り込み領域（電子取り込み領域）の詳細な構成は上記実施形態のものに限定はされず、ホールまたは電子をセンス領域からメイン領域に取り込む作用をする手段（層、デバイスなど）が設けられれば良い。例えば、インベース拡散層１１６ａ、ｐ型チャネル拡散層１１５ａ（ｎ型チャネル拡散層１５５ａと、インベース拡散層１５６ａ）の代わりに、センス領域１０Ｓおよびメイン領域１０Ｍを跨ぐように所定の導通層を設けることができる。この導通層は、半導体装置１０の裏面から供給されるホール（または電子）を取り込むことができる。さらこの導電層は、センス領域側のエミッタ電極１２７と電気的に接続されず、メイン領域側のエミッタ電極１２５と電気的に接続される。このような構成によっても、上述した実施形態と同様の効果を得ることができる。

また、ホール取り込み領域（電子取り込み領域）は、センス領域とメイン領域の間に形成されるが、その形成部分や面積も特に限定はされない。すなわち、ホール取り込み領域（電子取り込み領域）はセンス領域の外周部分全部に渡って設ける必要はなく、例えば、センス領域の外縁の少なくとも一部およびメイン領域の外縁の少なくとも一部の間に設けることができる。もちろん、半導体装置１０におけるホール取り込み領域以外の他の部分の構成も、上述した実施形態には限定されない。

本発明によれば、ＲＣフィルタ等のフィルタ回路に依存せず、半導体装置の構成の工夫によりサージを抑制できるため、検知遅れもなくなり確実に半導体装置を保護することが可能となる。また、フィルタを使用する場合であっても、フィルタ定数を下げることができ、部品の点数および実装面積の削減を可能としつつも、過電流、短絡等の異常を検出能力の維持・向上を図ることができる。

尚、本発明は、上述した実施形態に限定されるものではなく、適宜、変形、改良、等が可能である。その他、上述した実施形態における各構成要素の材質、形状、寸法、数値、形態、数、配置箇所、等は本発明を達成できるものであれば任意であり、限定されない。

本発明に係る半導体装置によれば、センス側セルへのサージ電流の様な異常の発生を抑制することができるため、半導体装置への悪影響を抑制でき、種々の分野に適用可能である。

１０ 半導体装置
１２ 駆動回路
１６ トランジスタ
１８ ＲＣフィルタ
１１１ 表面ｐ層（ｐ型コレクタ層）
１１３ ｎ⁻層（ｎ型ベース層）
１１４ ガードリング拡散層
１１５ ｐ型チャネル拡散層
１１６ インベース拡散層（ｐ型エミッタ層）
１１７ ソース拡散層（ｎ型エミッタ層）
１２１ 層間絶縁膜（絶縁膜層）
１２３ ゲート酸化膜
１２５ メイン領域側のエミッタ電極
１２７ センス領域側のエミッタ電極
１３０ コンタクトホール
１５１ 表面ｎ層
１５３ ｐ^―層（ｐ型ベース層）
１５４ ガードリング拡散層
１５５ ｎ型チャネル拡散層
１５６ インベース拡散層
１５７ ソース拡散層（ｐ型エミッタ層）

Claims (10)

1. 機能領域が、電力の通電に用いられるメイン領域と、流入する電流量を検出するセンス領域とに区分けされた半導体装置であって、
   前記センス領域と前記メイン領域との隣接部分において、前記センス領域に供給されたホール電流の少なくとも一部を前記メイン領域に取り込むホール取り込み領域が形成された半導体装置。
2. 請求項１に記載の半導体装置であって、
   前記センス領域および前記メイン領域を跨ぐように設けられた導通層をさらに備え、
   当該導通層は前記センス領域側のエミッタ電極と電気的に接続されず、前記メイン領域側のエミッタ電極と電気的に接続される半導体装置。
3. 請求項２に記載の半導体装置であって、
   前記導通層が、ｐ型チャネル拡散層および当該ｐ型チャネル拡散層に積層されたインベース拡散層を含み、
   前記インベース拡散層が、前記メイン領域において形成されたコンタクトホールを介して前記メイン領域側のエミッタ電極と電気的に接続される半導体装置。
4. 請求項３に記載の半導体装置であって、
   ｐ型コレクタ層、ｎ型ベース層、前記ｐ型チャネル拡散層、前記インベース拡散層、絶縁膜層、前記センス領域側および前記メイン領域側のエミッタ電極が順序積層される半導体装置。
5. 請求項４に記載の半導体装置であって、
   前記ｐ型コレクタ層と前記ｎ型ベース層との間にｎ型のフィールドストップ層が積層された半導体装置。
6. 機能領域が、電力の通電に用いられるメイン領域と、流入する電流量を検出するセンス領域とに区分けされた半導体装置であって、
   前記センス領域と前記メイン領域との隣接部分において、前記センス領域に供給された電子の少なくとも一部を前記メイン領域に取り込む電子取り込み領域が形成された半導体装置。
7. 請求項６に記載の半導体装置であって、
   前記センス領域および前記メイン領域を跨ぐように設けられた導通層をさらに備え、
   当該導通層は前記センス領域側のエミッタ電極と電気的に接続されず、前記メイン領域側のエミッタ電極と電気的に接続される半導体装置。
8. 請求項７に記載の半導体装置であって、
   前記導通層が、ｎ型チャネル拡散層および当該ｎ型チャネル拡散層に積層されたインベース拡散層を含み、
   前記インベース拡散層が、前記メイン領域において形成されたコンタクトホールを介して前記メイン領域側のエミッタ電極と電気的に接続される半導体装置。
9. 請求項８に記載の半導体装置であって、
   ｎ型コレクタ層、ｐ型ベース層、前記ｎ型チャネル拡散層、前記インベース拡散層、絶縁膜層、前記センス領域側および前記メイン領域側のエミッタ電極が順序積層される半導体装置。
10. 請求項９に記載の半導体装置であって、
    前記ｎ型コレクタ層と前記ｐ型ベース層との間にｐ型のフィールドストップ層が積層された半導体装置。

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