JP2015119521A - 半導体装置及びスイッチング回路 - Google Patents

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Abstract

【課題】電流センススイッチング素子が外部サージによる破壊から保護されるとともに電流検出精度が改善された半導体装置及びスイッチング回路を提供する。【解決手段】単一の半導体基板に形成されたメインスイッチング素子と電流センススイッチング素子とサージ保護素子とを含む半導体装置であって、前記サージ保護素子は前記メインスイッチング素子の第１の主電極と前記電流センススイッチング素子の第１の主電極との間に接続される双方向ダイオードであることを特徴とする半導体装置。【選択図】図１

Description

本発明は、半導体装置及びスイッチング回路に関し、特に高電圧・大電流をスイッチングするための半導体装置及びスイッチング回路に関する。
高電圧・大電流をスイッチングするための半導体装置として、ＭＯＳＦＥＴやＩＧＢＴ等をメインスイッチング素子とする半導体装置が知られている。また、これらのメインスイッチング素子に流れる電流を検出するために、電流センススイッチング素子がメインスイッチング素子と同一の半導体基板に形成されてなる半導体装置が知られている。特許文献１は、電流センススイッチング素子とメインスイッチング素子とが単一の半導体基板に形成されてなる従来の半導体装置及びそれを用いた従来のスイッチング回路を開示する。
図１０は、従来の半導体装置の構成を示す等価回路図である。従来の半導体装置２００は、電流センススイッチング素子２０２とメインスイッチング素子２０１とを備える。また、従来の半導体装置２００は、電流センススイッチング素子２０２を外部サージによる破壊から保護する手段として、サージ保護抵抗２０３を含む。メインスイッチング素子２０１は、パワー素子としての第１のＩＧＢＴを含む。電流センススイッチング素子２０２は、電流検出素子としての第２のＩＧＢＴを含む。メインスイッチング素子２０１と電流センススイッチング素子２０２とは、単一のＰ＋型半導体基板上に形成される。サージ保護抵抗２０３は、メインスイッチング素子２０１のエミッタ電極と電流センススイッチング素子２０２のエミッタ電極との間に接続される。外部サージによるサージ電流が電流センススイッチング素子２０２を流れようとすると、サージ保護抵抗２０３が電流を制限する。従って、サージ電流はそれほど大きくならない。
特開２００５−２０９９４３号公報
メインスイッチング素子２０１がオンされるとき、メインスイッチング素子２０１に流れる電流に比例した微小な電流が、電流センススイッチング素子２０２のエミッタから検出抵抗２０４に流れる。同時に、この微小な電流はサージ保護抵抗２０３にも流れる。そのため、サージ保護抵抗２０３を設けない場合に比べ、同じ電流に対して検出抵抗２０４の両端で生じる電圧降下は低くなってしまう。すなわち、サージ保護抵抗２０３は、従来の半導体装置２００における電流検出精度を低下させる。
本発明は、電流センススイッチング素子が外部サージによる破壊から保護されるとともに電流検出精度が改善された半導体装置及びスイッチング回路を提供する。
本発明の一態様によれば、単一の半導体基板に形成されたメインスイッチング素子と電流センススイッチング素子とサージ保護素子とを含む半導体装置であって、前記サージ保護素子は前記メインスイッチング素子の第１の主電極と前記電流センススイッチング素子の第１の主電極との間に接続される双方向ダイオードであることを特徴とする半導体装置である。
また、本発明の別の一態様によれば、単一の半導体基板に形成されたメインスイッチング素子と電流センススイッチング素子とサージ保護素子とを含む半導体装置であって、前記サージ保護素子は前記メインスイッチング素子の第１の主電極と前記電流センススイッチング素子の第１の主電極との間に接続される双方向ダイオードである半導体装置と、前記電流センススイッチング素子の第１の主電極に接続される検出抵抗と、前記半導体装置のオン時に前記検出抵抗で生じる電圧降下に基づき前記半導体装置を駆動する駆動装置と、を備えることを特徴とするスイッチング回路である。
本発明によれば、電流センススイッチング素子が外部サージによる破壊から保護されるとともに電流検出精度が改善された半導体装置及びスイッチング回路を提供できる。
本発明の第１の実施形態に係る半導体装置の構成を示す等価回路図である。 本発明の第１の実施形態に係る半導体装置の構成を示す平面図である。 図２のＡ−Ａ断面図である。 図２のＢ−Ｂ断面図である。 図２のＣ−Ｃ断面図である。 本発明の第１の実施形態に係るスイッチング回路の構成を示す回路図である。 本発明の第２の実施形態に係る半導体装置の構成を示す等価回路図である。 本発明の第２の実施形態に係る半導体装置の構成を示す平面図である。 図８のＢ’−Ｂ’断面図である。 特許文献１に記載される従来の半導体装置の構成を示す等価回路図である。
次に、図面を参照して、本発明の実施形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであることに留意すべきである。又、以下に示す実施形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の実施形態は、構成部品の構造、配置等を下記のものに特定するものでない。この発明の実施形態は、特許請求の範囲において、種々の変更を加えることができる。
（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体装置の構成を示す等価回路図である。本実施形態に係る半導体装置１０は、単一の半導体基板に形成されたメインスイッチング素子１１と電流センススイッチング素子１２とサージ保護素子１３とを含む半導体装置である。また、前記サージ保護素子１３は、前記メインスイッチング素子の第１の主電極（エミッタ電極）Ｅｍと前記電流センススイッチング素子の第１の主電極（エミッタ電極）Ｅｓとの間に接続される双方向ダイオードである。
本実施形態において、メインスイッチング素子１１は第１のＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）であり、電流センススイッチング素子１２は第２のＩＧＢＴである。ＩＧＢＴのコレクタ電極（第２の主電極）Ｃとゲート電極（制御電極）Ｇとは、メインスイッチング素子１１と電流センススイッチング素子１２との間で共有される。さらに、メインスイッチング素子１１は第１の主電極としてのエミッタ電極Ｅｍを有し、電流センススイッチング素子１１は第１の主電極としてのエミッタ電極Ｅｓを有する。また、エミッタ電極Ｅｍは接地され、エミッタ電極Ｅｓは半導体装置１０の外部に設けられる検出抵抗１４を介して接地される。半導体装置１０は、ゲート電極Ｇに印加される電圧に応じて、コレクタ電極Ｃとエミッタ電極Ｅｓ、Ｅｍとの間のオン状態及びオフ状態を切り換えられる。半導体装置１０がオン状態でコレクタ電極Ｃから電流が流れ込むとき、メインスイッチング素子１１のエミッタ電極Ｅｍに流れる電流に比例した微小な電流が電流センススイッチング素子１２のエミッタ電極Ｅｓに流れる。エミッタ電極Ｅｓから流れ出る電流は検出抵抗１４を流れることで電圧降下を生じる。当該電圧降下は後述する駆動装置に出力され、エミッタ電極Ｅｍから流れ出る電流値が駆動装置によって検出される。
本実施形態において、サージ保護素子１３はエミッタ電極Ｅｍとエミッタ電極Ｅｓとの間に接続されるＮＰＮ型双方向ダイオードである。サージ保護素子１３は、その両端に所定の耐圧値を超える電圧が印加されるとブレークダウンして電流を流す。また、サージ保護素子１３の耐圧値は、通常動作時の検出抵抗１４による電圧降下よりも大きく、例えば電圧降下の５〜３０倍に設定される。サージ保護素子１３の耐圧値は、主に半導体装置１０に流れる電流値と検出抵抗１４の抵抗値と駆動装置の電流検出精度とに基づき設定される。
次に、図２乃至５を参照しながら、本実施形態に係る半導体装置１０の具体的な構成を説明する。図２は、本発明の第１の実施形態に係る半導体装置の構成を示す平面図である。平面的に見て、メインスイッチング素子１１は半導体基板の大部分を占め、電流センススイッチング素子１２はメインスイッチング素子１１のより小さな部分を占める。電流センススイッチング素子１２は、メインスイッチング素子１１と共通のセル構造を有し、開口Ｏｐによってエミッタ電極Ｅｍと区切られるエミッタ電極Ｅｓを有する。サージ保護素子１３は、破線で示されるように、電流センススイッチング素子１２のパッド部分（略正方形部分）の周辺領域に形成される。
図３は図２のＡ−Ａ断面図であり、図４は図２のＢ−Ｂ断面図であり、図５は図２のＣ−Ｃ断面図である。図２乃至５において、開口Ｏｐを境に、右側がメインスイッチング素子１１の断面構造を示し、左側が電流センススイッチング素子１２の断面構造を示す。
半導体装置１０を構成する半導体基板は、Ｐ＋型のコレクタ領域１０１とＮ＋型のバッファ領域１０２とＮ−型のドリフト領域１０３とＰ＋型のベース領域１０４とＮ＋型のエミッタ領域１０５とを備える。コレクタ領域１０１は、半導体基板の裏面において全面的に露出する。バッファ領域１０２は、コレクタ領域１０１の上面に接するように設けられる。ドリフト領域１０３は、バッファ領域の上面に接するように設けられ、半導体基板の表面において部分的に露出する。ベース領域１０４は、ドリフト領域の上部において島状に設けられ、半導体基板の表面において部分的に露出する。エミッタ領域１０５は、ベース領域１０４の上部において島状に設けられ、半導体基板の表面において露出する。
本実施形態において、メインスイッチング素子１１は、半導体基板内でベース領域１０４を介して電流センススイッチング素子１２と接続される。しかしながら、開口Ｏｐの直下においてベース領域１０４を分離することで、メインスイッチング素子１１と電流センススイッチング素子１２とを半導体基板内で分断しても良い。
図５のように、電流センススイッチング素子１２のセル構造は、パッド部分（略正方形部分）を除く領域に形成される。パッド部分は、後工程でワイヤボンディングが施される部分であり、その直下にセル構造を設けないことで、半導体装置１０の信頼性が向上する。
半導体装置１０は、ゲート絶縁膜１０６とポリシリコン膜１０７ａ、１０７ｂと層間絶縁膜１０８とエミッタ電極Ｅｍ、Ｅｓとを備える。ゲート絶縁膜１０６は、半導体基板の表面に接するように設けられ、半導体基板とポリシリコン膜１０７ａ、１０７ｂとを絶縁する。ポリシリコン膜１０７ａ、１０７ｂは、それぞれＮ型、Ｐ型の不純物が添加されたポリシリコンからなり、ゲート絶縁膜１０６の上面に設けられる。セル構造に形成されるポリシリコン膜１０７ａは、ゲート電極Ｇとして機能する。層間絶縁膜１０８はポリシリコン膜１０７ａ、１０７ｂの上面に接するように設けられ、ポリシリコン膜１０７ａ、１０７ｂとエミッタ電極Ｅｍ、Ｅｓとを部分的に絶縁する。エミッタ電極Ｅｍ、Ｅｓは半導体基板と層間絶縁膜１０８との上面に接するように設けられる。
図２の破線で示される領域において、ポリシリコン膜１０７ｂは、エミッタ電極Ｅｍに接続されるポリシリコン膜１０７ａとエミッタ電極Ｅｓに接続されるポリシリコン膜１０７ａとの間に挟まれるように設けられる。ポリシリコン膜１０７ｂは、その両端においてポリシリコン膜１０７ａに接する。従って、ポリシリコン膜１０７ａ、１０７ｂはＮＰＮ型双方向ダイオードからなるサージ保護素子１３を構成する。
サージ保護素子１３は、ゲート絶縁膜１０６の表面上に形成されたＮ型のポリシリコン膜１０７ａに対してＰ型の不純物を選択的に添加することによって形成される。従って、Ｎ型及びＰ型の不純物濃度やＰ型の不純物を添加する領域を変えることで、サージ保護素子１３の耐圧値を容易に調整することができる。
図６は、本発明の第１の実施形態に係るスイッチング回路の構成を示す回路図である。本実施形態に係るスイッチング回路は、単一の半導体基板に形成されたメインスイッチング素子１１と電流センススイッチング素子１２とサージ保護素子１３とを含む半導体装置１０であって、前記サージ保護素子１３は前記メインスイッチング素子１１の第１の主電極Ｅｍと前記電流センススイッチング素子１２の第１の主電極Ｅｓとの間に接続される双方向ダイオードである半導体装置１０と、前記電流センススイッチング素子１２の第１の主電極Ｅｓに接続される検出抵抗１４と、前記半導体装置１０のオン時に前記検出抵抗１４で生じる電圧降下に基づき前記半導体装置１０を駆動する駆動装置Ｄｒｖと、を備える。
本実施形態に係るスイッチング回路は、半導体装置１０と直流電源ＤＣと駆動装置ＤｒｖとトランスＴｒとスパークプラグＳＰとを備える点火回路である。半導体装置１０のコレクタ電極ＣはトランスＴｒの一次巻線の一端と接続される。半導体装置１０のメインスイッチング素子１１のエミッタ電極Ｅｍは接地される。半導体装置１０の電流センススイッチング素子１２のエミッタ電極Ｅｓは駆動装置Ｄｒｖに接続され、検出抵抗１４を介して接地される。半導体装置１０のゲート電極は駆動装置Ｄｒｖに接続される。トランスＴｒの一次巻線の他端は直流電源ＤＣに接続される。トランスＴｒの二次巻線の一端はスパークプラグＳＰを介して接地される。トランスＴｒの二次巻線の他端は接地される。
駆動装置Ｄｒｖは、半導体装置１０のゲート電極Ｇに駆動信号を出力し、半導体装置１０をオンオフさせる。半導体装置１０がオン状態のとき、直流電源ＤＣからトランスＴｒの一次巻線及び半導体装置１０を経由して電流が流れ、トランスＴｒにエネルギが蓄積される。半導体装置１０を流れる電流は、検出抵抗１４を含む駆動装置Ｄｒｖにより検出される。半導体装置１０を流れる電流が所定の値を超えると、駆動装置Ｄｒｖは半導体装置１０がオン状態からオフ状態にする。トランスＴｒに蓄積されたエネルギがトランスＴｒの二次巻線から放出され、スパークプラグＳＰの電極間に放電が発生する。
以上のように、本実施形態において、サージ保護素子１３は、その両端に所定の耐圧値を超える電圧が印加されるとブレークダウンして電流を流す。従って、エミッタ電極Ｅｍ、Ｅｓ間に印加される電圧は、サージ保護素子１３の耐圧値以下に抑えられ、ゲート絶縁膜１０６の破壊等が防止される。
また、サージ保護素子１３の耐圧値は、通常動作時の検出抵抗１４による電圧降下の５倍以上に設定される。すなわち、サージ保護素子１３の耐圧値は、スイッチング回路の通常動作時、駆動装置Ｄｒｖにとってエミッタ電極Ｅｍから流れ出る電流値を検出することができる程度の電圧値になるように設定される。従って、サージ保護素子１３を流れる電流は無視できるほど小さくなり、電流センススイッチング素子１２の面積を増大させることなく駆動装置による電流検出精度の低下が防がれる。
また、検出精度の観点からは、サージ保護素子１３の耐圧値は高い方が好ましいが、サージ保護素子１３のブレークダウン時の動作抵抗が高くなり、エミッタ電極Ｅｍ、Ｅｓ間に印加される電圧が高くなってしまう。サージ保護の観点からは、サージ保護素子１３の耐圧値は、通常動作時の検出抵抗１４による電圧降下の３０倍以下に設定されることが好ましい。
（第２の実施形態）
図７は、本発明の第２の実施形態に係る半導体装置の構成を示す等価回路図である。本実施形態に係る半導体装置は、抵抗１５を備える点に関して第１の実施形態に係る半導体装置と異なる。
抵抗１５は、エミッタ電極Ｅｍとエミッタ電極Ｅｓとの間において、サージ保護素子１３と並列に接続される。抵抗１５の抵抗値は、少なくとも検出抵抗１４の抵抗値よりも大きく設定される。また、抵抗１５による電圧降下はサージ保護素子１３の耐圧値よりも小さくなるように設定される。従って、本実施形態に係る半導体装置１０は、第１の実施形態に係る半導体装置に比べ、サージ印加当初から抵抗１５を介して電流が流れやすいため、より高いサージ耐量を有する。
図８は本発明の第２の実施形態に係る半導体装置の構成を示す平面図であり、図９は図８のＢ’−Ｂ’断面図である。抵抗１５は、破線で示される、電流センススイッチング素子１２のパッド部分（略正方形部分）の周辺領域に形成される。本実施形態において、抵抗１５は、ゲート絶縁膜１０６の表面上に形成されたＮ型のポリシリコン膜１０７ａからなる。従って、抵抗１５はゲート電極Ｇ及びサージ保護素子１３の一部として機能するポリシリコン膜１０７ａと同時に形成される。また、抵抗１５の抵抗値は、ポリシリコン膜１０７ａのパターン（長さ及び幅）に応じて調整されるため、駆動装置Ｄｒｖの変更に容易に対応できる。
上記のように、本発明は実施形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。即ち、本発明はここでは記載していない様々な実施形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。例えば、メインスイッチング素子１１及び電流センススイッチング素子１２は、ＩＧＢＴに限らずＭＯＳＦＥＴであっても良い。また、検出抵抗１４は半導体装置１０の内部に設けられても良い。また、サージ保護素子１３及び抵抗１５は、半導体基板内の不純物領域を利用して形成されても良い。また、スイッチング回路は、点火回路に限らず、電流センススイッチング素子を含む半導体装置を用いる回路であれば良く、本発明を応用できる。
１０ 半導体装置
１１ メインスイッチング素子
１２ 電流センススイッチング素子
１３ サージ保護素子
１４ 検出抵抗
１５ 抵抗

Claims (8)

  1. 単一の半導体基板に形成されたメインスイッチング素子と電流センススイッチング素子とサージ保護素子とを含む半導体装置であって、
    前記サージ保護素子は前記メインスイッチング素子の第１の主電極と前記電流センススイッチング素子の第１の主電極との間に接続される双方向ダイオードであることを特徴とする半導体装置。
  2. 前記サージ保護素子は、前記半導体基板上に絶縁膜を介して配設されたポリシリコン膜からなることを特徴とする請求項１に記載の半導体装置。
  3. 前記メインスイッチング素子の第１の主電極と前記電流センススイッチング素子の第１の主電極との間に、前記サージ保護素子と並列に接続される抵抗を備えることを特徴とする請求項１又は２に記載の半導体装置。
  4. 前記抵抗は、前記半導体基板上に絶縁膜を介して配設されたポリシリコン膜からなることを特徴とする請求項３に記載の半導体装置。
  5. 前記電流センススイッチング素子の第１の主電極と接地との間に接続される検出抵抗を備え、前記サージ保護素子の耐圧は、前記半導体装置の通常動作時に前記検出抵抗で生じる電圧降下よりも高いことを特徴とする請求項１乃至４に記載の半導体装置。
  6. 前記サージ保護素子の耐圧は、前記半導体装置の通常動作時に前記検出抵抗で生じる電圧降下の５倍以上３０倍以下であることを特徴とする請求項５に記載の半導体装置。
  7. 前記電流センススイッチング素子の第１の主電極と接地との間に接続される検出抵抗を備え、前記抵抗の抵抗値は、前記検出抵抗の抵抗値よりも高いことを特徴とする請求項３に記載の半導体装置。
  8. 単一の半導体基板に形成されたメインスイッチング素子と電流センススイッチング素子とサージ保護素子とを含む半導体装置であって、前記サージ保護素子は前記メインスイッチング素子の第１の主電極と前記電流センススイッチング素子の第１の主電極との間に接続される双方向ダイオードである半導体装置と、前記電流センススイッチング素子の第１の主電極に接続される検出抵抗と、前記半導体装置のオン時に前記検出抵抗で生じる電圧降下に基づき前記半導体装置を駆動する駆動装置と、を備えることを特徴とするスイッチング回路。
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