JP5157247B2 - 電力半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 120
- 238000001514 detection method Methods 0.000 claims abstract description 61
- 230000004044 response Effects 0.000 claims abstract description 12
- 238000009792 diffusion process Methods 0.000 claims description 80
- 239000003990 capacitor Substances 0.000 claims description 24
- 230000010355 oscillation Effects 0.000 claims description 13
- 238000006243 chemical reaction Methods 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 28
- 230000010354 integration Effects 0.000 description 21
- 230000003071 parasitic effect Effects 0.000 description 10
- 238000000034 method Methods 0.000 description 9
- 230000008569 process Effects 0.000 description 9
- 239000000758 substrate Substances 0.000 description 9
- 230000017525 heat dissipation Effects 0.000 description 8
- 230000001939 inductive effect Effects 0.000 description 8
- 230000015556 catabolic process Effects 0.000 description 5
- 230000007423 decrease Effects 0.000 description 5
- 230000001965 increasing effect Effects 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 230000002159 abnormal effect Effects 0.000 description 3
- 230000005856 abnormality Effects 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 230000007257 malfunction Effects 0.000 description 3
- 230000000903 blocking effect Effects 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 229910000679 solder Inorganic materials 0.000 description 2
- 241001391944 Commicarpus scandens Species 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000009499 grossing Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000003252 repetitive effect Effects 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
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Description
本発明は、電力半導体装置に関し、特に集積回路の性能及び集積度を向上させることができ、放熱性を損なうことなくスイッチング素子と集積回路の一体化を実現することができる電力半導体装置に関するものである。
モータの動作を制御するには、モータ内に設けられたコイルに流れる電流の量や方向を変化させることが必要である。このような誘導性負荷に流れる電流の制御には、スイッチング素子が用いられる。スイッチング素子は、制御電極に入力される制御信号に応答して第１，第２主電極間をオン・オフする。制御回路は、スイッチング素子の制御電極に電圧又は電流信号を与えて、スイッチング素子のオン・オフを制御する。このようなスイッチング素子を複数組み合わせることにより、ブリッジ回路などが構成される。
スイッチング素子に所定値以上の電流が流れた場合や、第１，第２主電極間に所定値以上の電圧が加わった場合には、その際に発生する電力損失や、半導体接合部の絶縁破壊などにより、致命的な破壊を受ける場合がある。そうするとモータなどの駆動が正常に行えなくなる。これを防止するため、制御回路にはスイッチング素子の破壊を防止する保護機能が設けられる（例えば、特許文献１参照）。
スイッチング素子の保護機能を実現するためには、スイッチング素子の状態を検出する回路と、検出された信号を処理する回路が必要となる。制御回路は、一般的に、複数のスイッチング素子が搭載されている箇所から一定の距離をおいた箇所に集中的に配置される。これに対して、スイッチング素子を保護する回路は、スイッチング素子の近傍に設置されることが望ましい。
近年、図２８に示すように、スイッチング素子部２０１と、スイッチング素子を保護する回路素子部２０２とを同一基板内に構成した保護機能付きスイッチング素子が実用化されている。この電力半導体装置を製造するためには、スイッチング素子部２０１を形成する工程とは別に、回路素子部２０２を形成する工程を行う必要がある。しかし、スイッチング素子部の形成工程は回路素子部２０２にとって不要であり、回路素子部の形成工程はスイッチング素子部２０１にとって不要である。そこで、両工程の共通化が一般的に行われており、共通化比率が高いほど無駄な工程が少なくなる。しかし、共通化を図るために最も好ましい不純物濃度や拡散深さなどの製造条件を変えざるを得ない場合もある。このため、共通化率が高いほど性能面での犠牲が大きくなる。
ただし、スイッチング素子部で駆動する電流が少ない装置においては、製品全体を小型化することが求められるため、上述した無駄な工程で生じる製造コストの増加を相殺させやすい。一方、スイッチング素子部で駆動する電流が大きい装置では、スイッチング素子のオン時における電力損失の問題が大きいため、スイッチング素子の性能を優先させる傾向が強い。
また、スイッチング素子の電力損失を小さくするためには、スイッチング素子のサイズを大きくして電気抵抗を低減させることが効果的である。しかし、大きなスイッチング素子に小さな回路素子部を形成する場合、スイッチング素子部にとっての回路素子部の形成工程の無駄が大きくなり、装置全体の製造コストが上昇し、スイッチング素子に回路素子を内蔵するメリットが薄れてしまう。
そこで、図２９に示すように、スイッチング素子２０３の表面に、スイッチング素子２０３を保護する集積回路素子２０４をチップ・オン・チップで接着し、両者をワイヤボンディングした電力半導体装置が実用化されている。このようにスイッチング素子２０３と集積回路素子２０４を別チップで構成することにより、集積回路素子２０４の形成工程は、スイッチング素子２０３の形成工程に影響されることなく、回路素子の性能及び集積度の向上に重点を置いたものに最適化できる。従って、集積回路の性能及び集積度を向上させることができる。
図２９の電力半導体装置では、スイッチング素子２０３上に集積回路素子２０４を搭載する場所を確保する必要がある。駆動する電流が小さい小容量のスイッチング素子であれば、チップ上の素子数が少ないため、外部電極への引き出し配線が占める割合が小さい。従って、スイッチング素子２０３上において集積回路素子２０４を搭載する場所を比較的確保しやすい。
一方、大容量のスイッチング素子の場合、スイッチング素子の第１，第２主電極間の電気抵抗をできる限り低くし、電力損失を低減させる必要がある。そこで、通常、スイッチング素子の第２主電極に多数のワイヤを接続している。従って、大容量のスイッチング素子の表面部には、小容量のスイッチング素子のような空スペースが存在しない。よって、スイッチング素子と集積回路の一体化を実現することができない。
また、大容量のスイッチング素子の場合には、素子の裏面側だけでなく表面側の放熱性も重要となってくる。従って、スイッチング素子２０３を薄くすることが重要である。しかし、スイッチング素子２０３上に集積回路素子２０４を搭載すると、素子が分厚くなってしまい、放熱性が損なわれる。
本発明は上記課題を解決するためになされたもので、その目的は、集積回路の性能及び集積度を向上させることができ、放熱性を損なうことなくスイッチング素子と集積回路の一体化を実現することができる電力半導体装置を提供することである。
本発明に係る電力半導体装置は、導電板と、導電板上に搭載され、電気的に接続されたスイッチング素子と、スイッチング素子と離間して導電板上に搭載され、電気的に接続された集積回路とを備え、スイッチング素子は、制御電極に入力される制御信号に応答して第１，第２主電極間の接続をオン・オフし、集積回路は、スイッチング素子のオン・オフを制御する制御回路と、集積回路の裏面の電圧を検出する裏面電圧検出素子と、前記裏面電圧検出素子の出力電圧が所定電圧より高い期間が所定期間を超えた場合にオフ信号を出力する比較回路と、前記比較回路からオフ信号が出力されると前記スイッチング素子をオフさせる論理回路とを有する。本発明のその他の特徴については、以下において詳細に説明する。
本発明によれば、集積回路の性能及び集積度を向上させることができ、放熱性を損なうことなくスイッチング素子と集積回路の一体化を実現することができる。
実施の形態１．
図１は、本発明の実施の形態１に係る電力半導体装置を示す側面図であり、図２はその平面図であり、図３はその回路図である。
図１は、本発明の実施の形態１に係る電力半導体装置を示す側面図であり、図２はその平面図であり、図３はその回路図である。
スイッチング素子１は、制御電極に入力される制御信号に応答して第１，第２主電極間の接続をオン・オフする。スイッチング素子１としては、バイポーラトランジスタ、絶縁ゲート型バイポーラトランジスタ（IGBT: Insulated Gate Bipolar Transistor）又はパワーＭＯＳＦＥＴ（Metal Oxided Semiconductor Field Effect Transistor）などが用いられる。第１主電極はコレクタ又はドレインに相当し、第２主電極はエミッタ又はソースに相当し、制御電極はベース又はゲートに相当する。ここではスイッチング素子１としてＩＧＢＴを用いた場合について説明する。
スイッチング素子１は、半田等の導電性接合部材２を介して導電板３上に搭載されている。スイッチング素子１のコレクタはチップ下面にあり、導電板３に電気的に接続されている。
裏面高耐圧集積回路４（集積回路）は、導電性接合部材２を介して導電板３上に搭載されている。ただし、裏面高耐圧集積回路４は、導電板３上においてスイッチング素子１の近傍に配置されているが、スイッチング素子１と離間している。裏面高耐圧集積回路４の裏面電極（後述）が導電板３に電気的に接続されている。裏面高耐圧集積回路４の表面には、スイッチング素子１のオン・オフを制御する制御回路などの回路素子が形成されている。
スイッチング素子１のエミッタはチップ上面にあり、ワイヤ５によりリード端子６に接続されている。スイッチング素子１のコレクタ及び裏面高耐圧集積回路４の裏面電極は、導電板３を介してリード端子７に接続されている。裏面高耐圧集積回路４の制御入力端子８ａはリード端子９に接続されている。そして、スイッチング素子１のゲートはチップ上面にあり、裏面高耐圧集積回路４の制御出力端子８ｂはチップ上面にあり、両者はワイヤ５により接続されている。裏面高耐圧集積回路４の端子８ｃ〜８ｆは、それぞれスイッチング素子１のコレクタ、エミッタ、電源Ｖｃｃ及び接地点ＧＮＤに接続されている。また、これらのスイッチング素子１、導電板３、裏面高耐圧集積回路４、ワイヤ５等はモールド樹脂１０により封止されている。
裏面高耐圧集積回路４の表面と裏面の間の耐圧は、スイッチング素子１の表面と裏面の間の耐圧よりも大きくなるように構成されている。これにより、裏面高耐圧集積回路４の表面と裏面の間に、スイッチング素子１のエミッタ−コレクタ間の耐圧よりも大きい電圧が印加されても、裏面高耐圧集積回路４の表面に設けられた回路素子は正常に動作することができる。従って、裏面高耐圧集積回路４の回路素子は、チップ裏面から導電板３と信号のやり取りをしながら正常に動作することができる。
なお、裏面高耐圧集積回路４の表面と裏面の間の耐圧が、スイッチング素子１の表面と裏面の間の耐圧より小さい場合であっても、電力半導体装置としての動作範囲を裏面高耐圧集積回路４の耐圧以下に制限するようにして使用するか、詳細は省くが、高耐圧に対する保護機構を設けるなどすれば支障は無い。
図４は、本発明の実施の形態１に係る裏面高耐圧集積回路を示す断面斜視図である。ｐ型半導体層１１上にｎ型半導体層１２が設けられている。このｎ型半導体層１２の表面にｐ型拡散層１３が設けられている。ｐ型拡散層１３の一部にｎ型拡散層１４が設けられている。ｎ型拡散層１４の表面にゲート絶縁膜を介してｐ型トランジスタのゲート１５が設けられている。ｐ型拡散層１３の表面にゲート絶縁膜を介してｎ型トランジスタのゲート１６が設けられている。ｐ型トランジスタのゲート１５の両側にはｐ型拡散層１７，１８が設けられ、ｎ型トランジスタのゲート１６の両側にはｎ型拡散層１９，２０が設けられている。
ｐ型半導体層１１の下面に裏面電極２１が設けられている。この裏面電極２１が導電板３と接触する。また、裏面電極２１は図３の端子８ｃに相当する。なお、裏面電極２１には６００Ｖ程度の電圧が印加されるが、裏面高耐圧集積回路４の表面の回路素子は８Ｖ程度で動作している。
ここで、通常の集積回路では、様々な箇所に形成される寄生ダイオードの誤動作を防止するため、基板の裏面電位を０Ｖとし、表面電位がエミッタ電位を基準として数１０ボルト程度の範囲となるように構成される。このような通常の集積回路を導電板３上に搭載すると、集積回路の裏面から表面方向に寄生ダイオードを経由した電流が流れる。そして、ＩＧＢＴをオフさせた際に集積回路の裏面から表面方向に過大な電流が流れ、負荷に流れる電流制御が正常に行えないだけでなく、集積回路が破壊される。
これに対し、本実施の形態に係る裏面高耐圧集積回路４では、基板の裏面電位を表面電位よりも高くして使用する。なお、この裏面高耐圧集積回路４において、裏面電位と表面電位が逆転しても、裏面側にｐ型半導体層１１を設け、表面側にｎ型半導体層１２を設けているため、表面から裏面には電流が流れない。従って、裏面高耐圧集積回路４の様々な箇所に設けられた寄生ダイオードの誤動作を防止することができる。
また、裏面高耐圧集積回路４では、基板の裏面の電位とチップ端面の電位はほぼ同等である。そして、裏面及びチップ端面と表面に設けられた回路素子との間には高電圧が印加される。そこで、スイッチング素子１と同様に回路素子を保護するために、ｎ型半導体層１２の表面にはｐ型拡散層１３を囲むようにｐ型拡散層からなるガードリング２２が設けられている。さらに、その外側を囲むようにｎ型拡散層２３が設けられている。
本実施の形態では、裏面高耐圧集積回路４とスイッチング素子１を別チップに形成して導電板３上にそれぞれ搭載している。このため、裏面高耐圧集積回路４の形成工程は、スイッチング素子１の形成工程に影響されることなく、回路素子の性能及び集積度の向上に重点を置いたものに最適化できる。従って、集積回路の性能及び集積度を向上させることができる。
また、スイッチング素子１が搭載される導電板３は、スイッチング素子１を外部と電気的に接続するだけでなく、スイッチング素子１上で発生する熱を放熱するヒートシンクとしても機能する。そして、従来のようにスイッチング素子１上に集積回路を搭載するのではなく、導電板３上にスイッチング素子１と裏面高耐圧集積回路４をそれぞれ搭載することで、素子を薄くすることができる。従って、放熱性を損なうことなくスイッチング素子と集積回路の一体化を実現することができる。
なお、放熱を効果的に行うために導電板３の厚さを厚くすることが考えられる。しかし、導電板３の平面方向への熱伝導も、放熱に大きく影響する。従って、放熱性を向上させるために、導電板３の全体の面積を、スイッチング素子１が搭載されている面積よりも十分に大きくする必要がある。
また、裏面高耐圧集積回路４は、導電板３上においスイッチング素子１の近傍に搭載されているため、導電板３を介してスイッチング素子１と熱的に強く結合している。従って、スイッチング素子１の異常加熱状態を検出して保護動作を行う過熱保護回路を裏面高耐圧集積回路４に形成した場合、この過熱保護回路は温度の検出精度が得やすいという利点がある。
実施の形態２．
本発明の実施の形態２に係る電力半導体装置について図面を参照しながら説明する。ここでは、実施の形態１と異なる点を中心に説明する。
本発明の実施の形態２に係る電力半導体装置について図面を参照しながら説明する。ここでは、実施の形態１と異なる点を中心に説明する。
図５は、本発明の実施の形態２に係る電力半導体装置を示す側面図であり、図６はその上面図である。フリーホイールダイオード２４が、スイッチング素子１及び裏面高耐圧集積回路４と離間して、半田等の導電性接合部材２を介して導電板３上に搭載されている。
図７は、本発明の実施の形態２に係る電力半導体装置を示す回路図である。フリーホイールダイオード２４のアノードがスイッチング素子１のエミッタと接続され、フリーホイールダイオード２４のカソードがスイッチング素子１のコレクタと接続されている。即ち、フリーホイールダイオード２４は、スイッチング素子１と並列に接続されている。その他の構成については、実施の形態１と同様である。
ここで、スイッチング素子１としてパワーＭＯＳＦＥＴを用いた場合、ドレインとソースとの間に寄生ダイオードが存在する。この寄生ダイオードを経由して電流が流れることで、ソースに対してドレインに負電圧が発生するのが抑制される。一方、スイッチング素子１としてＩＧＢＴを用いた場合は、このような寄生ダイオードが存在しない。そこで、本実施の形態では、それぞれのスイッチング素子１に対してフリーホイールダイオード２４を個別に設けている。
図８は、複数のスイッチング素子を用いて構成したブリッジ回路を示す回路図である。ブリッジ回路は、複数のスイッチング素子１ａ〜１ｄと、それぞれのスイッチング素子１ａ〜１ｄに対して設けられた裏面高耐圧集積回路４ａ〜４ｄ及びフリーホイールダイオード２４ａ〜２４ｄと、誘導負荷２５と、電源２６とを有する。
スイッチング素子１ａ，１ｄがオンし、スイッチング素子１ｂ，１ｃがオフしている間は、誘導負荷２５を経由する電流は、電流経路２７に沿って流れる。そして、スイッチング素子１ａ，１ｄをオフさせると、誘導負荷２５に蓄積されたエネルギーが放出されるため、スイッチング素子１ａ，１ｄのエミッタに対してコレクタに負電圧が発生する。この場合、裏面高耐圧集積回路４ａ，４ｄの裏面と表面の電位が逆転し、裏面高耐圧集積回路４ａ，４ｄの表面側から裏面側に電流が流れることが懸念される。しかし、スイッチング素子１ａ，１ｄに並列に設けられたフリーホイールダイオード２４ａ，２４ｄにより、誘導負荷２５の蓄積エネルギーが放出されて、上記負電圧を抑制することができる。
実施の形態３．
負荷の短絡やスイッチング素子の制御の異常などにより負荷が短絡した場合、スイッチング素子に過大な電力損失が発生し、異常な熱が発生して素子が破壊される場合がある。従って、短絡状態を検出した後は、速やかにスイッチング素子をオフさせる必要がある。そこで、本実施の形態３では、裏面高耐圧集積回路に裏面電圧検出素子を設け、スイッチング素子１のコレクタ電圧を検出する。この構成について以下に説明する。
負荷の短絡やスイッチング素子の制御の異常などにより負荷が短絡した場合、スイッチング素子に過大な電力損失が発生し、異常な熱が発生して素子が破壊される場合がある。従って、短絡状態を検出した後は、速やかにスイッチング素子をオフさせる必要がある。そこで、本実施の形態３では、裏面高耐圧集積回路に裏面電圧検出素子を設け、スイッチング素子１のコレクタ電圧を検出する。この構成について以下に説明する。
図９は、本発明の実施の形態３に係る裏面高耐圧集積回路を示す断面図である。裏面電圧検出素子３１と他の回路素子が、接合分離技術を用いて同一基板上に形成されている。裏面電圧検出素子３１は、スイッチング素子１ほどの性能は要求されない。このため、裏面高耐圧集積回路４の形成工程は、裏面電圧検出素子３１の性能を落としてでも回路素子の性能及び集積度の向上に重点を置いたものに最適化できる。従って、回路素子の性能及び集積度を向上させることができる。
ｐ型半導体層１１は裏面電極２１を介して導電板３に電気的に接続されている。このｐ型半導体層１１上にｎ型半導体層１２が設けられている。ｎ型半導体層１２の表面に、第１ｐ型拡散層３２が設けられている。第１ｐ型拡散層３２の一部に第１ｎ型拡散層３３が設けられている。ｎ型半導体層１２と第１ｎ型拡散層３３との間に挟まれた第１ｐ型拡散層３２の表面にゲート酸化膜を介してゲート３４が設けられている。この第１ｐ型拡散層３２、第１ｎ型拡散層３３及びゲート３４から、絶縁ゲートバイポーラトランジスタ３５（ｎチャネル型のＤＭＯＳ（Double diffused Metal Oxide Semiconductor）トランジスタとも言う）が構成されている。第１ｐ型拡散層３２及び第１ｎ型拡散層３３はスイッチング素子１のエミッタに接続されている。
ｎ型半導体層１２の表面において、絶縁ゲートバイポーラトランジスタ３５と離間して、第２ｐ型拡散層３６が設けられている。第２ｐ型拡散層３６の表面に、第２ｎ型拡散層３７が設けられている。また、ツェナーダイオード３８のカソードが第２ｐ型拡散層３６に接続され、アノードが接地されている。また、第２ｎ型拡散層３７と接地点との間に抵抗３９が設けられ、両者の接続点は出力端子４０に接続されている。このツェナーダイオード３８及び抵抗３９は、絶縁ゲートバイポーラトランジスタ３５等と同一基板上に形成される。
ｐ型半導体層１１、ｎ型半導体層１２及び第２ｐ型拡散層３６によりＰＮＰトランジスタ４１が構成されている。また、ｎ型半導体層１２、第２ｐ型拡散層３６及び第２ｎ型拡散層３７によりＮＰＮトランジスタ４２が構成されている。
ゲート３４に正の電圧を印加すると、、絶縁ゲートバイポーラトランジスタ３５がオンし、第１ｐ型拡散層３２の表面にチャネルが形成される。そして、ｎ型半導体層１２から、絶縁ゲートバイポーラトランジスタ３５に電流が流れる。この電流は、ＰＮＰトランジスタ４１のベース電流となってＰＮＰトランジスタ４１を駆動し、駆動されたＰＮＰトランジスタ４１にコレクタ電流が発生する。このコレクタ電流は、ＮＰＮトランジスタ４２のベース電流となり、ＮＰＮトランジスタ４２を駆動する。
ＮＰＮトランジスタ４２のベース電流は増幅され、ＰＮＰトランジスタ４１のベース電流を更に増加させる。即ち、正帰還がかかるサイリスタが構成されている。絶縁ゲートバイポーラトランジスタ３５をオンさせると、このサイリスタは動作する。一方、絶縁ゲートバイポーラトランジスタ３５をオフさせると、このサイリスタは、基板内部の少数キャリア消滅後に停止する。
絶縁ゲートバイポーラトランジスタ３５がオンすると、第２ｎ型拡散層３７の電圧が、裏面電圧検出素子３１の出力電圧として出力端子４０から出力される。この出力電圧は、裏面高耐圧集積回路４に設けられた他の回路素子に入力される。
この出力電圧をそのまま回路素子に入力すると、過大な電流が流れて回路素子を破壊する可能性がある。しかし、ツェナーダイオード３８によりＮＰＮトランジスタ４２のベース電圧が一定レベル以上に上昇しない。従って、サイリスタの正帰還を抑制して、裏面電圧検出素子３１の出力電圧を抑制することができる。これにより、出力端子４０の電圧がベース電圧以下の時には、出力端子４０の電圧は、スイッチング素子１をオンさせた際のコレクタ電圧にほぼ等しい電圧となる。
図１０は、本発明の実施の形態３に係る電力半導体装置を示す回路図である。裏面高耐圧集積回路４は、上述した裏面電圧検出素子３１と、コンパレータ５１，５２と、積分回路５３と、ラッチ回路５４と、論理回路５５とを有している。
コンパレータ５１（比較回路）は、裏面電圧検出素子３１の出力端子４０から出力される出力電圧が所定電圧Ｖ１よりも大きい場合にＨＩＧＨ（オフ信号）を出力する。積分回路５３は、コンパレータ５１の出力電圧の論理値を積分する。コンパレータ５２は、積分回路５３の出力電圧が所定電圧Ｖ２よりも高い場合にＨＩＧＨを出力する。このように積分回路５３を用いることで、裏面電圧検出素子３１の出力電圧が所定電圧Ｖ１よりも大きくなる期間が所定時間より長くなったことを検出することができる。
ラッチ回路５４は、外部からリード端子９を介して入力された制御信号に応じてコンパレータ５２の出力電圧をラッチする。即ち、ラッチ回路５４は、コンパレータ５２の出力電圧がＨＩＧＨの時にＨＩＧＨを出力し、制御信号がＬＯＷになるまで論理を保持する。
論理回路５５は、外部から入力された制御信号がＨＩＧＨで、かつラッチ回路５４の出力電圧がＬＯＷのときにのみ、ＨＩＧＨを出力する。この場合に、スイッチング素子１と裏面電圧検出素子３１に内蔵された、絶縁ゲートバイポーラトランジスタ３５がオンする。言い換えると、論理回路５５は、裏面電圧検出素子３１の出力電圧が所定電圧より大きい場合、外部から入力された制御信号に関わらず、スイッチング素子１をオフさせる。
図１１（ａ）〜（ｆ）は、正常な状態における図１０の回路各部のタイミングチャートである。正常な状態では、図１１（ｃ）に示すように、スイッチング素子１がオンするとコレクタ−エミッタ間電圧が低下する。このため、図１１（ｄ）に示すように、裏面電圧検出素子３１の出力電圧は、スイッチング素子１がオフからオンに切り替わった極めて短い時間だけ高くなる。従って、図１１（ｅ）に示すように、積分回路５３の出力電圧は、所定電圧Ｖ２よりも低い電圧となる。
図１２（ａ）〜（ｆ）は、負荷が短絡した状態における図１０の回路各部の動作波形を示す図である。負荷が短絡した状態では電流が流れても電圧降下が発生しにくいため、図１２（ｃ）に示すように、コレクタ−エミッタ間電圧が低下しにくい。このため、図１２（ｄ）に示すように、裏面電圧検出素子３１の出力電圧はスイッチング素子１がオンの期間中、高くなり、所定電圧Ｖ１を超える期間も長くなる。従って、図１２（ｅ）に示すように、積分回路５３の出力電圧は高くなる。そして、積分回路５３の出力電圧が所定電圧Ｖ２を超えると、コンパレータ５２の出力電圧がＨＩＧＨとなり、これがラッチ回路５４に入力される。これにより、図１２（ｆ）に示すように、ラッチ回路５４の出力電圧はＨＩＧＨとなり、制御信号がＬＯＷとなるまでＨＩＧＨを保持する。ラッチ回路５４の出力電圧がＨＩＧＨとなると論理回路５５の出力電圧はＬＯＷとなり、スイッチング素子１はオフとなる。
ここで、正常な状態では、スイッチング素子１をオンさせてから一定時間経過後には負荷に十分な電流が流れ、スイッチング素子１のコレクタ−エミッタ間電圧が低下し、飽和状態になる。しかし、負荷が短絡した状態では、一定時間経過してもコレクタ−エミッタ間電圧は低下せず、スイッチング素子１は、自身のもつ能力に相当する電流を流す。そこで、本実施の形態に係る裏面高耐圧集積回路４は、裏面電圧検出素子３１の出力電圧が所定電圧Ｖ１よりも大きくなる期間が所定時間より長くなった場合には短絡状態であるとみなして、スイッチング素子１をオフさせる。これにより、スイッチング素子１を保護することができる。
実施の形態４．
本発明の実施の形態４に係る電力半導体装置について図面を参照しながら説明する。ここでは、実施の形態３と異なる点を中心に説明する。
本発明の実施の形態４に係る電力半導体装置について図面を参照しながら説明する。ここでは、実施の形態３と異なる点を中心に説明する。
図１３は、本発明の実施の形態４に係る電力半導体装置を示す回路図である。コンパレータ５１（第１比較回路）は、裏面電圧検出素子３１の出力電圧が所定電圧Ｖ１よりも大きい場合にＨＩＧＨ（低下信号）を出力する。ＮＭＯＳトランジスタ５６（電圧低下回路）のゲートはコンパレータ５１の出力に接続され、ドレインは抵抗５７を介してスイッチング素子１のゲートに接続され、ソースは接地されている。論理回路５５の出力端は抵抗５８を介してスイッチング素子１のゲートに接続されている。
裏面電圧検出素子３１の出力電圧が所定電圧Ｖ１よりも大きい場合に、ＮＭＯＳトランジスタ５６はオンする。この場合、抵抗５７，５８の抵抗分圧により、スイッチング素子１のゲート電圧は、論理回路５５の出力電圧よりも低くなる。これにより、スイッチング素子１に過剰な電圧が印加されるのを防ぐことができる。
スイッチング素子１の内部に、スイッチング素子１と同様の構造を有する小型の電流センス素子５９（電流センス手段）が設けられている。この電流センス素子５９は、スイッチング素子１に流れる電流の大きさに比例して微少電流を流す。裏面高耐圧集積回路４には、電流センス素子５９から出力された電流を電圧に変換するための抵抗６０（変換手段）が設けられている。
コンパレータ６１（第２比較回路）は、抵抗６０の出力電圧が所定電圧Ｖ３よりも大きい場合にＨＩＧＨ（オフ信号）を出力する。積分回路５３は、コンパレータ６１の出力電圧の論理値を積分する。コンパレータ５２は、積分回路５３の出力電圧が所定電圧Ｖ４よりも高い場合にＨＩＧＨを出力する。このように積分回路５３を用いることで、抵抗６０の出力電圧が所定電圧Ｖ３よりも大きくなる期間が所定時間より長くなったことを検出することができる。
ラッチ回路５４は、外部からリード端子９を介して入力された制御信号に応じてコンパレータ５２の出力電圧をラッチする。即ち、ラッチ回路５４は、コンパレータ５２の出力電圧がＨＩＧＨの時にＨＩＧＨを出力し、制御信号がＬＯＷになるまで論理を保持する。
論理回路５５は、外部から入力された制御信号がＨＩＧＨで、かつラッチ回路５４の出力電圧がＬＯＷのときにのみ、ＨＩＧＨを出力する。この場合に、スイッチング素子１と裏面電圧検出素子３１に内蔵された、絶縁ゲートバイポーラトランジスタ３５がオンする。言い換えると、論理回路５５は、抵抗６０の出力電圧が所定電圧より大きい場合、外部から入力された制御信号に関わらず、スイッチング素子１をオフさせる。
以上の構成により、電流センス素子５９によりスイッチング素子１に流れる電流を検出し、所定値以上の過大な電流が所定時間以上流れた場合に、負荷が短絡状態であるとしてスイッチング素子１をオフさせる。これにより、スイッチング素子１に過剰な電流が流れるのを防ぐことができる。
ＩＧＢＴではコレクタ・エミッタ間電圧が高く、コレクタ電流が大きい場合に過大な電力損失が発生して破壊しやすくなる。これに対し、本実施の形態では、電流と電圧の両面で保護をかけることができるため、より安全性が高まる。
図１４（ａ）〜（ｈ）は、正常な状態における図１３の回路各部のタイミングチャートである。図１４（ａ）〜（ｅ）の波形は、実施の形態３で示した図１１（ａ）〜（ｅ）の波形と同様である。
図１４（ｆ）に示すように、正常な状態では、コンパレータ５１の出力電圧はスイッチング素子１がオフからオンに切り替わってから極めて短い間ＨＩＧＨとなる。この期間、ＮＭＯＳトランジスタ５６はオン状態となる。そして、図１４（ｇ）に示すように、スイッチング素子１のゲート電圧は、スイッチング素子１がオフからオンに切り替わった直後は低く制限される。これにより、図１４（ｈ）に示すように、スイッチング素子１のコレクタ電流が低く制限される。その後、コンパレータ５１の出力電圧がＬＯＷになるとＮＭＯＳトランジスタ５６はオフとなる。そして、スイッチング素子１のゲート電圧が上昇し、スイッチング素子１のコレクタ電流は大きくなる。
図１５（ａ）〜（ｈ）は、負荷が短絡した状態における図１３の回路各部のタイミングチャートである。図１５（ａ）〜（ｅ）の波形は、実施の形態３で示した図１２（ａ）〜（ｅ）の波形と同様である。
図１５（ｆ）に示すように、負荷が短絡した状態では、コンパレータ５１の出力電圧はスイッチング素子１がオンの間中ＨＩＧＨとなる。この期間、ＮＭＯＳトランジスタ５６はオン状態となる。そして、図１５（ｇ）に示すように、スイッチング素子１のゲート電圧は、スイッチング素子１がオンの間中低くなる。そして、図１５（ｈ）に示すように、実施の形態３と同様に、積分回路５３の出力電圧が所定電圧Ｖ２に到達した時点でスイッチング素子１がオフとなる。
以上説明したように、本実施の形態では、コンパレータ５１及びＮＭＯＳトランジスタ５６を設けたことで、負荷が短絡した状態においてスイッチング素子１のゲート電圧を正常な状態よりも低く抑えることができる。このため、過剰なコレクタ電流が流れてスイッチング素子１が破壊されるのを防ぐことができる。これにより、スイッチング素子１をオンさせてから、センス電流を測定して行う保護動作によりオフさせるまでの期間を長くできる。従って、誤検出によりスイッチング素子１をオフさせるのを防ぐことができる。
実施の形態５．
図１６は、本発明の実施の形態５に係るスイッチング素子を示す断面図である。ｐ型半導体層６２上にｎ型半導体層６３が設けられている。ｎ型半導体層６３の表面にｐ型拡散層６４が設けられている。ｐ型拡散層６４の一部にｎ型拡散層６５が設けられている。ｎ型半導体層６３とｎ型拡散層６５との間に挟まれたｐ型拡散層６４の表面にゲート酸化膜を介してゲート６６が設けられている。ｐ型半導体層６２の下面には裏面電極７０が設けられている。ｐ型拡散層６４は接地抵抗６７に接続されている。スイッチング素子１としてこのようなＩＧＢＴを用いた場合、ＰＮＰトランジスタ６８及びＮＰＮトランジスタ６９により寄生サイリスタが構成される。
図１６は、本発明の実施の形態５に係るスイッチング素子を示す断面図である。ｐ型半導体層６２上にｎ型半導体層６３が設けられている。ｎ型半導体層６３の表面にｐ型拡散層６４が設けられている。ｐ型拡散層６４の一部にｎ型拡散層６５が設けられている。ｎ型半導体層６３とｎ型拡散層６５との間に挟まれたｐ型拡散層６４の表面にゲート酸化膜を介してゲート６６が設けられている。ｐ型半導体層６２の下面には裏面電極７０が設けられている。ｐ型拡散層６４は接地抵抗６７に接続されている。スイッチング素子１としてこのようなＩＧＢＴを用いた場合、ＰＮＰトランジスタ６８及びＮＰＮトランジスタ６９により寄生サイリスタが構成される。
短絡状態では正常な状態よりも大きな電流が流れるため、スイッチング素子１を急激に遮断すると、スイッチング素子１のＭＯＳＦＥＴ部のチャネルが急激に消失する。そして、スイッチング素子１の近傍にあるキャリアの行き場がなくなってスイッチング素子１に流れ込む。これに起因する電圧降下により寄生サイリスタが誤動作して素子がラッチアップ破壊される可能性がある。
そこで、本実施の形態では、裏面高耐圧集積回路４に、スイッチング素子１を遮断する際の遮断速度を切り替える切り替え回路を設けている。この切り替え回路により、裏面高耐圧集積回路４は、スイッチング素子１をオフさせる保護動作を行う際に、スイッチング素子１の遮断速度を通常動作時よりも遅くする。具体的には、スイッチング素子１を遮断する遮断回路として、保護動作時には、通常動作時に用いる遮断回路よりも駆動能力の小さい遮断回路を用いる。なお、保護動作として、例えば実施の形態４に係る過電流検出回路の保護動作を用いる。
図１７は、本発明の実施の形態５に係る電力半導体装置の保護動作を行う際のスイッチング素子の電流波形を示した図である。保護動作において遮断速度を遅くすることにより、遮断時のスイッチング素子に流れる電流は点線Ａに示すようになる。
上記のように保護動作時におけるスイッチング素子１の遮断速度を遅くすることにより、スイッチング素子がラッチアップ破壊されるのを防ぐことができる。
実施の形態６．
実施の形態２では、フリーホイールダイオード２４をスイッチング素子１に並列に接続することで、複数のスイッチング素子を組み合わせてブリッジ回路を構成した場合にコレクタに加わる負電圧を抑制していた。しかし、フリーホイールダイオード２４を用いて誘導負荷に電流が流れるようにした状態で、電流の方向が切り替わった場合、ダイオードの持つ動作遅れの影響により、スイッチング素子１のコレクタに過大な電圧が発生する場合がある。
実施の形態２では、フリーホイールダイオード２４をスイッチング素子１に並列に接続することで、複数のスイッチング素子を組み合わせてブリッジ回路を構成した場合にコレクタに加わる負電圧を抑制していた。しかし、フリーホイールダイオード２４を用いて誘導負荷に電流が流れるようにした状態で、電流の方向が切り替わった場合、ダイオードの持つ動作遅れの影響により、スイッチング素子１のコレクタに過大な電圧が発生する場合がある。
また、スイッチング素子のコレクタ−ゲート間にツェナーダイオードを設けて、コレクタに加わる過大なサージを吸収させる場合、ゲートに接続された制御回路がスイッチング素子をオフさせようという働きに逆らって、スイッチング素子をオンさせる。このため、制御回路の動作に逆らう分の電流がツェナーダイオードに流れる。しかし、大容量スイッチング素子を駆動する制御回路は電流駆動能力が高く、ツェナーダイオードに流れる電流も大きくなるため、スイッチング素子上に設けられたツェナーダイオードは、過大な電流が流れることにより破壊される。
これを回避するため、通常は大容量のコンデンサや抵抗などを用いたスナバ回路を設けてサージを吸収するようにしている。しかし、サージの発生抑制のためにスナバ回路のコンデンサ容量を大きくすると、充放電時に流れる電流が増大し、電力損失が大きくなるという問題がある。
図１８は、本発明の実施の形態６に係る電力半導体装置を示す回路図である。裏面高耐圧集積回路４は、スイッチング素子１と裏面電圧検出素子３１との間に接続された高耐圧のツェナーダイオード７１と、制御回路７２とを有している。制御回路７２は、外部からリード端子９に入力された制御信号に応じてスイッチング素子１を駆動する。
制御回路７２は、裏面電圧検出素子３１で検出された裏面電圧が所定電圧より高いと、スイッチング素子１をオンさせる（以下、アクティブクランプ動作という）。これにより、スイッチング素子のゲートに加わる過大な過渡電圧（サージ）を吸収することができる。そして、スナバコンデンサの容量の低減、部品点数の削減、電力損失低減を実現することができる。
なお、大電流用のスイッチング素子１を用いた場合、制御回路７２が駆動する電流は大きい。このため、制御回路７２とスイッチング素子１の間の配線に存在するわずかな誘導成分の影響を受け、裏面電圧検出素子３１は正確な電圧検出を行うことができない。しかし、裏面高耐圧集積回路４を導電板３上においてスイッチング素子１の近傍に配置することにより、制御回路７２とスイッチング素子１の間隔を狭めることができる。これにより、裏面電圧検出素子３１は正確な電圧検出を行うことができる。
実施の形態７．
大電流用のスイッチング素子ではゲート容量が大きいため、オフ状態からオン状態に切り替える際に過渡的に過大な電流を供給する必要がある。そこで、本実施の形態７では、裏面高耐圧集積回路に設けられた裏面電圧検出素子を用いて、コレクタからゲート電圧を上昇させる充電電流を取り出す。この構成について以下に詳細に説明する。
大電流用のスイッチング素子ではゲート容量が大きいため、オフ状態からオン状態に切り替える際に過渡的に過大な電流を供給する必要がある。そこで、本実施の形態７では、裏面高耐圧集積回路に設けられた裏面電圧検出素子を用いて、コレクタからゲート電圧を上昇させる充電電流を取り出す。この構成について以下に詳細に説明する。
図１９は、本発明の実施の形態７に係る電力半導体装置を示す回路図である。裏面電圧検出素子３１の出力端子４０とスイッチング素子１のゲートとの間に抵抗７３が設けられている。そして、裏面電圧検出素子３１は、スイッチング素子１がオフ状態からオン状態になる際に、出力端子４０から抵抗７３を介してスイッチング素子１のゲートに充電電流を供給する。
裏面電圧検出素子３１は、スイッチング素子１がオンして飽和電圧に達すると、十分な電流を供給できなくなる。従って、裏面電圧検出素子３１は、スイッチング素子１がオフ状態からオン状態に移行する際にコレクタ−エミッタ間電圧が高いときにのみ、スイッチング素子１のゲートに充電電流を与えることができる。このように裏面電圧検出素子３１を用いてスイッチング素子１に充電電流を供給することにより、電源の能力を削減し、制御回路の能力を削減することができる。
また、裏面電圧検出素子３１の出力端子４０と接地点との間に遮断用トランジスタ７４が設けられ、裏面電圧検出素子３１のＮＰＮトランジスタ４２のベースと接地点との間に遮断用トランジスタ７５が設けられている。制御回路７２が遮断用トランジスタ７４，７５を制御することで、スイッチング素子１に過剰な電圧が供給されるのを防ぐことができる。
実施の形態８．
スイッチング素子を複数組み合わせてブリッジ回路を構成する場合、高電位側のスイッチング素子の駆動を行うためには、スイッチング素子のエミッタを基準電位とした電源回路を用いるのが一般的である。この場合、電源トランスなどを用いて高電位側に電流を供給し、整流回路や平滑コンデンサなどにより直流電圧を発生させる。本実施の形態８に係る電力半導体装置は、このような高電位側の電源回路を削減することができる。この構成について以下に詳細に説明する。
スイッチング素子を複数組み合わせてブリッジ回路を構成する場合、高電位側のスイッチング素子の駆動を行うためには、スイッチング素子のエミッタを基準電位とした電源回路を用いるのが一般的である。この場合、電源トランスなどを用いて高電位側に電流を供給し、整流回路や平滑コンデンサなどにより直流電圧を発生させる。本実施の形態８に係る電力半導体装置は、このような高電位側の電源回路を削減することができる。この構成について以下に詳細に説明する。
図２０は、本発明の実施の形態８に係る電力半導体装置を示す回路図である。この図２０の電力半導体装置は、図８のブリッジ回路の高電位側に用いられる。コンデンサ８１の一端は、スイッチング素子１のエミッタに接続されている。電源８２は、抵抗８３及び高耐圧ダイオード８４を介して、コンデンサ８１の他端に接続され、コンデンサ８１を充電する。この電源８２は、低電位側スイッチング素子のエミッタを基準にした低電位側の電源回路である。
ブリッジ回路の低電位側のスイッチング素子をオンさせると、高電位側のスイッチング素子１のエミッタ電位は、低電位側のスイッチング素子のコレクタ−エミッタ間電圧相当に低くなり、電源８２よりも低い電圧となる。このため、高耐圧ダイオード８４が順方向バイアスされ、抵抗８３を介してコンデンサ８１に電荷が蓄積される。
一方、低電位側のスイッチング素子がオフで高電位側のスイッチング素子１がオンのときには、スイッチング素子１のエミッタ電位はコレクタ電位に近くなり、ブリッジ回路の電源電圧に近い電圧となる。このときには電源８２よりもスイッチング素子１のエミッタの方が高い電位となるため、高耐圧ダイオード８４は逆バイアスされて電流は流れない。このように低電位側のスイッチング素子が定期的にオンすることで、高電位側のスイッチング素子１のエミッタ電圧が低下してコンデンサ８１が充電される。
裏面高耐圧集積回路４は、スイッチング素子１のゲートに接続された制御回路７２と、入力端子Ａ，Ｂ，Ｃとを有する。コンデンサ８１の他端は、入力端子Ａを介して裏面高耐圧集積回路４内の端子８６に接続されている。端子８６と接地点との間にツェナーダイオード８７が設けられている。
入力端子Ｂと制御回路７２との接続点に、抵抗８８を介して端子８６が接続されている。また、入力端子Ｃと制御回路７２との接続点に、抵抗８９を介して端子８６が接続されている。これにより、入力端子Ｂ，Ｃはいずれもコンデンサ８１に充電された電圧にプルアップされる。入力端子Ｂ，Ｃは、それぞれ外部の高耐圧トランジスタ９０，９１に接続されている。
制御回路７２は、入力端子Ｂ，Ｃを経由して電流を外部から吸い出して抵抗８８，８９での電圧降下を検出する。そして、制御回路７２は、入力端子Ｂ，Ｃの一方に信号が加わった場合にはオン動作に切り替えを行い、他方に信号が加わった場合にはオフ動作に切り替える。なお、制御回路７２は上記動作の状態を保持するためにラッチ回路を有する。
このように制御回路７２は、コンデンサ８１に蓄積された電荷により動作し、スイッチング素子１のオン・オフを制御する。即ち、コンデンサ８１に蓄積された電荷を、制御回路７２を動作する電源の代わりに用いる。これにより、高電位側の電源回路を削減することができる。
実施の形態９．
本実施の形態９に係る電力半導体装置について説明する。ここでは、実施の形態８と異なる点を中心に説明する。
本実施の形態９に係る電力半導体装置について説明する。ここでは、実施の形態８と異なる点を中心に説明する。
図２１は、本発明の実施の形態９に係る電力半導体装置を示す回路図である。裏面高耐圧集積回路４には、実施の形態３で示した裏面電圧検出素子３１が設けられている。この裏面電圧検出素子３１は、スイッチング素子１のコレクタ及びコンデンサ８１に接続されている。
比較回路９２の第１入力端子は端子Ｅ、抵抗８３及び高耐圧ダイオード８４を介して電源８２に接続され、第２入力端子はコンデンサ８１の他端に接続されている。比較回路９２は、第２入力端子の電圧が第１入力端子の電圧よりも低いと、裏面電圧検出素子３１を駆動させる。そうすると、裏面電圧検出素子３１を介してスイッチング素子１のコレクタからコンデンサ８１の他端に電流が供給され、コンデンサ８１が充電される。
これにより、コンデンサ８１を充電するために必要な電流を、比較回路９２側から供給する必要がなくなる。従って、比較回路９２側に設ける素子の電流能力を低くすることができる。また、充電に要する時間も短くすることができ、負荷の駆動開始までの待ち時間を短くすることができる。
実施の形態１０．
本実施の形態１０に係る電力半導体装置について説明する。ここでは、実施の形態８と異なる点を中心に説明する。
本実施の形態１０に係る電力半導体装置について説明する。ここでは、実施の形態８と異なる点を中心に説明する。
図２２は、本発明の実施の形態１０に係る電力半導体装置を示す回路図である。制御回路７２は、タイマー回路（図示しない）を有し、外部から入力された入力信号の長さが所定時間以上の場合は、その入力信号が入力された後にスイッチング素子１のオン・オフ動作を切り替える。これにより、スイッチング素子のオン・オフ動作の制御を安定に行うことができる。
また、制御回路７２を外部制御する端子が端子Ｂの１個のみとなり、実施の形態８と比較して外部制御の端子を減らすことができる。従って、本実施の形態１０によれば、オン・オフを制御する入力信号線を１本とすることができ、配線に必要なコストを削減できる。
実施の形態１１．
本実施の形態１１に係る電力半導体装置について説明する。ここでは、実施の形態１０と異なる点を中心に説明する。
本実施の形態１１に係る電力半導体装置について説明する。ここでは、実施の形態１０と異なる点を中心に説明する。
制御回路７２は、それぞれ第１の時間と第１の時間よりも長い第２の時間を基準とする２種類のタイマー回路（図示しない）を有する。そして、制御回路７２は、入力信号の長さが第１の時間未満の場合は、スイッチング素子１のオン・オフ動作を切り替えない。また、制御回路７２は、入力信号の長さが第１の時間以上かつ第２の時間未満の場合は、その入力信号が入力された後にスイッチング素子１をオフ動作からオン動作に切り替える。また、制御回路７２は、入力信号の長さが第２の時間以上の場合は、その入力信号が入力された後にスイッチング素子１をオン動作からオフ動作に切り替える。
このように入力信号の長さの基準を２段階に設定しているため、スイッチング素子のオン・オフ動作の制御を実施の形態１０よりも安定に行うことができる。
実施の形態１２．
本実施の形態１２の電力半導体装置について説明する。ここでは、実施の形態１１と異なる点を中心に説明する。
本実施の形態１２の電力半導体装置について説明する。ここでは、実施の形態１１と異なる点を中心に説明する。
図２３は、本発明の実施の形態１２に係る電力半導体装置を示す回路図である。制御回路７２は、スイッチング素子１をオフさせる保護回路（図示しない）を有している。制御回路７２は、スイッチング素子１をオフさせる保護動作に入ると、所定の信号を外部に出力する。高耐圧ダイオード８４と高耐圧トランジスタ９０との接続点に、信号異常検出回路９３が接続されている。この信号異常検出回路９３は、制御回路７２が出力した所定の信号を検出する。これにより、制御回路７２が保護動作に入ったか否かを裏面高耐圧集積回路４の外部から検出することができる。
また、裏面高耐圧集積回路４は、自励発振回路９４（発振回路）と遮断トランジスタ９５とを更に備える。自励発振回路９４は、制御回路７２に入力された入力信号の長さが実施の形態１１で示した第１の時間未満の場合に所定の発振周波数の信号を出力する。遮断トランジスタ９５は、制御回路７２の入力端子と接地点との間に設けられ、自励発振回路９４の出力電圧に同期してオンし、制御回路７２に入力される入力信号の電圧を繰り返し引き下げる。
外部制御側において、制御回路７２の入力端子の電圧に短時間の繰り返しパルス信号が発生していることが検出された場合には、該当するスイッチング素子１で異常が発生したと判断することができ、故障箇所の診断が可能となる。なお、制御回路７２が有する複数の保護機能の何れが働いて停止したかを識別するためには、自励発振回路９４の発振周波数を保護機能の数だけ準備し、外部制御側で発振周波数を検出すればよい。
実施の形態１３．
本実施の形態１３に係る電力半導体装置について説明する。ここでは、実施の形態２と異なる点を中心に説明する。
本実施の形態１３に係る電力半導体装置について説明する。ここでは、実施の形態２と異なる点を中心に説明する。
実施の形態２では、誘導負荷に蓄えられるエネルギーによるスイッチング素子１のコレクタ−エミッタ間の負電圧抑制のため、フリーホイールダイオードを設けている。これに対して本実施の形態１３では、フリーホイールダイオードの代わりに、パワーＭＯＳＦＥＴを用いる。即ち、パワーＭＯＳＦＥＴが、スイッチング素子１及び裏面高耐圧集積回路４と離間して導電板３上に搭載されている。
図２４は、本発明の実施の形態１３に係る電力半導体装置を示す回路図である。パワーＭＯＳＦＥＴ９６は、スイッチング素子１に並列に接続されている。なお、パワーＭＯＳＦＥＴ９６のソース・ドレイン間に寄生ダイオード９７が発生している。この場合、スイッチング素子１としてＩＧＢＴを用いる。裏面高耐圧集積回路４は、パワーＭＯＳＦＥＴ９６及びスイッチング素子１を駆動する制御回路７２を有する。制御回路７２は、スイッチング素子１の出力電圧を検出し、この出力電圧が負電位である場合にパワーＭＯＳＦＥＴ９６を駆動する。
上記構成により、寄生ダイオード９７を経由して流れる電流経路に加えて、パワーＭＯＳＦＥＴ９６のチャネル部分にも電流が流れる。このため、通常のダイオードよりも低い電圧降下で電流を流すことができる。従って、実施の形態２よりもさらに電力損失を低減させることができる。
実施の形態１４．
これまで説明した実施の形態では、裏面電圧検出素子は、裏面電圧が非常に高い電圧まで上昇するにも関わらず、低い電圧の素子表面において裏面電圧を検出するものであった。これに対して本実施の形態１４では、裏面電圧検出素子は、基本的に裏面電圧が高電圧になる領域まで追随し、表面に高い電圧を発生させるようにしたものである。
これまで説明した実施の形態では、裏面電圧検出素子は、裏面電圧が非常に高い電圧まで上昇するにも関わらず、低い電圧の素子表面において裏面電圧を検出するものであった。これに対して本実施の形態１４では、裏面電圧検出素子は、基本的に裏面電圧が高電圧になる領域まで追随し、表面に高い電圧を発生させるようにしたものである。
図２５は、本発明の実施の形態１４に係る電力半導体装置を示す回路図である。裏面高耐圧集積回路４は、実施の形態３で示した裏面電圧検出素子３１と、抵抗分圧回路１０１とを有する。抵抗分圧回路１０１は、裏面電圧検出素子３１と接地点との間に接続された抵抗１０２，１０３と、抵抗１０２と抵抗１０３との接続点に接続された電圧検出素子１０４とを有する。そして、抵抗分圧回路１０１は、裏面電圧検出素子３１の出力電圧を分圧する。スイッチング素子１のコレクタ電圧は、裏面電圧検出素子３１及び抵抗分圧回路１０１を介して出力される。抵抗分圧回路１０１の出力はスイッチング素子１のコレクタ−エミッタ間電圧に比例するため、この電圧信号を外部に出力することにより母線電圧の検出が可能となる。
図２６は、本発明の実施の形態１４に係る抵抗分圧回路の抵抗を示す断面図であり、図２７はその上面図である。素子の表面部には高電圧領域が発生するため、通常のスイッチング素子と同様に、基板内部の空乏層の広がりを適正化するガードリング２２が設けられている。ｐ型拡散層１０５の表面にｎ型拡散層１０６が設けられている。このｎ型拡散層１０６に接続されるように、基板上にアルミ配線１０７が設けられている。
抵抗１０２，１０３は、裏面高耐圧集積回路４の表面に回路素子形成時にポリシリコン（多結晶シリコン）などの材料を用いて形成する。これにより、高精度の抵抗分圧を構成することができる。そして、抵抗１０２，１０３は、電圧検出素子１０４の中央部（高電圧領域）から、外周部（低電圧領域）に向かってスパイラル状に形成する。これにより、抵抗１０２，１０３を効果的に配置して、その抵抗値を高くすることができる。
１ スイッチング素子
３ 導電板
４ 裏面高耐圧集積回路（集積回路）
１１ ｐ型半導体層
１２ ｎ型半導体層
２４ フリーホイールダイオード
３１ 裏面電圧検出素子
３２ 第１ｐ型拡散層
３３ 第１ｎ型拡散層
３４ ゲート
３５ 絶縁ゲートバイポーラトランジスタ
３６ 第２ｐ型拡散層
３７ 第２ｎ型拡散層
３８ ツェナーダイオード
４０ 出力端子
４１ ＰＮＰトランジスタ
４２ ＮＰＮトランジスタ
５１ コンパレータ（比較回路，第１比較回路）
５５ 論理回路
５６ ＮＭＯＳトランジスタ（電圧低下回路）
５９ 電流センス素子（電流センス手段）
６０ 抵抗（変換手段）
６１ コンパレータ（第２比較回路）
７３ 抵抗
８１ コンデンサ
８２ 電源
７２ 制御回路
９４ 自励発振回路（発振回路）
９５ 遮断トランジスタ
９６ パワーＭＯＳＦＥＴ
１０１ 抵抗分圧回路
３ 導電板
４ 裏面高耐圧集積回路（集積回路）
１１ ｐ型半導体層
１２ ｎ型半導体層
２４ フリーホイールダイオード
３１ 裏面電圧検出素子
３２ 第１ｐ型拡散層
３３ 第１ｎ型拡散層
３４ ゲート
３５ 絶縁ゲートバイポーラトランジスタ
３６ 第２ｐ型拡散層
３７ 第２ｎ型拡散層
３８ ツェナーダイオード
４０ 出力端子
４１ ＰＮＰトランジスタ
４２ ＮＰＮトランジスタ
５１ コンパレータ（比較回路，第１比較回路）
５５ 論理回路
５６ ＮＭＯＳトランジスタ（電圧低下回路）
５９ 電流センス素子（電流センス手段）
６０ 抵抗（変換手段）
６１ コンパレータ（第２比較回路）
７３ 抵抗
８１ コンデンサ
８２ 電源
７２ 制御回路
９４ 自励発振回路（発振回路）
９５ 遮断トランジスタ
９６ パワーＭＯＳＦＥＴ
１０１ 抵抗分圧回路
Claims (16)
- 導電板と、
前記導電板上に搭載され、電気的に接続されたスイッチング素子と、
前記スイッチング素子と離間して前記導電板上に搭載され、電気的に接続された集積回路とを備え、
前記スイッチング素子は、制御電極に入力される制御信号に応答して第１，第２主電極間の接続をオン・オフし、
前記集積回路は、
前記スイッチング素子のオン・オフを制御する制御回路と、
前記集積回路の裏面の電圧を検出する裏面電圧検出素子と、
前記裏面電圧検出素子の出力電圧が所定電圧より高い期間が所定期間を超えた場合にオフ信号を出力する比較回路と、
前記比較回路からオフ信号が出力されると前記スイッチング素子をオフさせる論理回路とを有することを特徴とする電力半導体装置。 - 前記スイッチング素子及び前記集積回路と離間して前記導電板上に搭載され、前記スイッチング素子に並列に接続されたフリーホイールダイオードを更に有することを特徴とする請求項１に記載の電力半導体装置。
- 前記裏面電圧検出素子は、
前記導電板に電気的に接続されたｐ型半導体層と、
前記ｐ型半導体層上に設けられたｎ型半導体層と、
前記ｎ型半導体層の表面に設けられた第１ｐ型拡散層と、前記第１ｐ型拡散層の一部に設けられた第１ｎ型拡散層と、前記ｎ型半導体層と前記第１ｎ型拡散層との間に挟まれた前記第１ｐ型拡散層の表面にゲート酸化膜を介して設けられたゲートとを有する絶縁ゲートバイポーラトランジスタと、
前記ｎ型半導体層の表面に、前記絶縁ゲートバイポーラトランジスタと離間して設けられた第２ｐ型拡散層と、
前記第２ｐ型拡散層の表面に設けられた第２ｎ型拡散層とを備え、
前記ｐ型半導体層、前記ｎ型半導体層及び前記第２ｐ型拡散層によりＰＮＰトランジスタが構成され、
前記ｎ型半導体層、前記第２ｐ型拡散層及び前記第２ｎ型拡散層によりＮＰＮトランジスタが構成され、
前記絶縁ゲートバイポーラトランジスタがオンすると、前記絶縁ゲートバイポーラトランジスタに流れる電流が前記ＰＮＰトランジスタのベース電流となって前記ＰＮＰトランジスタを駆動し、駆動された前記ＰＮＰトランジスタのコレクタ電流が前記ＮＰＮトランジスタのベース電流となって前記ＮＰＮトランジスタを駆動し、前記裏面電圧検出素子は前記第２ｎ型拡散層の電圧を出力電圧として出力することを特徴とする請求項１又は２に記載の電力半導体装置。 - 前記裏面電圧検出素子は、前記第２ｐ型拡散層にカソードが接続され、アノードが接地されたツェナーダイオードを更に有することを特徴とする請求項３に記載の電力半導体装置。
- 導電板と、
前記導電板上に搭載され、電気的に接続されたスイッチング素子と、
前記スイッチング素子と離間して前記導電板上に搭載され、電気的に接続された集積回路とを備え、
前記スイッチング素子は、制御電極に入力される制御信号に応答して第１，第２主電極間の接続をオン・オフし、
前記集積回路は、
前記スイッチング素子のオン・オフを制御する制御回路と、
前記集積回路の裏面の電圧を検出する裏面電圧検出素子と、
前記裏面電圧検出素子の出力電圧が所定電圧より高いと低下信号を出力する第１比較回路と、
前記第１比較回路から低下信号が出力されると前記スイッチング素子の制御電極の電圧を低下させる電圧低下回路とを有することを特徴とする電力半導体装置。 - 前記スイッチング素子に流れる電流の大きさに比例して微少電流を流す電流センス手段を更に備え、
前記集積回路は、
前記電流センス手段から出力された電流を電圧に変換する変換手段と、
前記変換手段の出力電圧が所定電圧より高いとオフ信号を出力する第２比較回路と、
前記第２比較回路からオフ信号が出力されると前記スイッチング素子をオフさせる論理回路とを有することを特徴とする請求項５に記載の電力半導体装置。 - 前記集積回路は、前記スイッチング素子をオフさせる保護動作を行う際に、前記スイッチング素子の遮断速度を通常動作時よりも遅くすることを特徴とする請求項３又は４に記載の電力半導体装置。
- 導電板と、
前記導電板上に搭載され、電気的に接続されたスイッチング素子と、
前記スイッチング素子と離間して前記導電板上に搭載され、電気的に接続された集積回路とを備え、
前記スイッチング素子は、制御電極に入力される制御信号に応答して第１，第２主電極間の接続をオン・オフし、
前記集積回路は、前記スイッチング素子のオン・オフを制御する制御回路と、前記集積回路の裏面の電圧を検出する裏面電圧検出素子とを有し、
前記制御回路は、前記裏面電圧検出素子の出力電圧が所定電圧より高いと、前記スイッチング素子をオンさせることを特徴とする電力半導体装置。 - 導電板と、
前記導電板上に搭載され、電気的に接続されたスイッチング素子と、
前記スイッチング素子と離間して前記導電板上に搭載され、電気的に接続された集積回路とを備え、
前記スイッチング素子は、制御電極に入力される制御信号に応答して第１，第２主電極間の接続をオン・オフし、
前記集積回路は、
前記スイッチング素子のオン・オフを制御する制御回路と、
前記集積回路の裏面の電圧を検出する裏面電圧検出素子と、
前記裏面電圧検出素子の出力端子と前記スイッチング素子の制御電極との間に設けられた抵抗とを有し、
前記裏面電圧検出素子は、前記スイッチング素子がオフ状態からオン状態になる際に、前記抵抗を介して前記スイッチング素子の制御電極に電流を供給することを特徴とする電力半導体装置。 - 導電板と、
前記導電板上に搭載され、電気的に接続されたスイッチング素子と、
前記スイッチング素子と離間して前記導電板上に搭載され、電気的に接続された集積回路と、
一端が前記スイッチング素子の第２主電極に接続されたコンデンサと、
前記コンデンサの他端に接続され、前記コンデンサを充電する電源とを備え、
前記スイッチング素子は、制御電極に入力される制御信号に応答して第１，第２主電極間の接続をオン・オフし、
前記集積回路は、前記スイッチング素子のオン・オフを制御する制御回路と、前記集積回路の裏面の電圧を検出する裏面電圧検出素子とを有し、
前記裏面電圧検出素子は、
前記導電板に電気的に接続されたｐ型半導体層と、
前記ｐ型半導体層上に設けられたｎ型半導体層と、
前記ｎ型半導体層の表面に設けられた第１ｐ型拡散層と、前記第１ｐ型拡散層の一部に設けられた第１ｎ型拡散層と、前記ｎ型半導体層と前記第１ｎ型拡散層との間に挟まれた前記第１ｐ型拡散層の表面にゲート酸化膜を介して設けられたゲートとを有する絶縁ゲートバイポーラトランジスタと、
前記ｎ型半導体層の表面に、前記絶縁ゲートバイポーラトランジスタと離間して設けられた第２ｐ型拡散層と、
前記第２ｐ型拡散層の表面に設けられた第２ｎ型拡散層とを備え、
前記ｐ型半導体層、前記ｎ型半導体層及び前記第２ｐ型拡散層によりＰＮＰトランジスタが構成され、
前記ｎ型半導体層、前記第２ｐ型拡散層及び前記第２ｎ型拡散層によりＮＰＮトランジスタが構成され、
前記絶縁ゲートバイポーラトランジスタがオンすると、前記絶縁ゲートバイポーラトランジスタに流れる電流が前記ＰＮＰトランジスタのベース電流となって前記ＰＮＰトランジスタを駆動し、駆動された前記ＰＮＰトランジスタのコレクタ電流が前記ＮＰＮトランジスタのベース電流となって前記ＮＰＮトランジスタを駆動し、前記裏面電圧検出素子は前記第２ｎ型拡散層の電圧を出力電圧として出力し、
前記制御回路は、前記コンデンサに蓄積された電荷により動作することを特徴とする電力半導体装置。 - 前記裏面電圧検出素子を介して前記スイッチング素子の第１主電極から前記コンデンサの他端に電流が供給されることを特徴とする請求項１０に記載の電力半導体装置。
- 導電板と、
前記導電板上に搭載され、電気的に接続されたスイッチング素子と、
前記スイッチング素子と離間して前記導電板上に搭載され、電気的に接続された集積回路とを備え、
前記スイッチング素子は、制御電極に入力される制御信号に応答して第１，第２主電極間の接続をオン・オフし、
前記集積回路は、前記スイッチング素子のオン・オフを制御する制御回路と、前記集積回路の裏面の電圧を検出する裏面電圧検出素子とを有し、
前記制御回路は、外部から入力された入力信号の長さが所定時間以上の場合は、前記入力信号が入力された後に前記スイッチング素子のオン動作・オフ動作を切り替えることを特徴とする電力半導体装置。 - 前記制御回路は、前記入力信号の長さが第１の時間以上かつ第２の時間未満の場合は前記スイッチング素子をオフ動作からオン動作に切り替え、前記入力信号の長さが前記第２の時間以上の場合は前記スイッチング素子をオン動作からオフ動作に切り替えることを特徴とする請求項１２に記載の電力半導体装置。
- 前記集積回路は、
前記入力信号の長さが前記第１の時間未満の場合に所定の発振周波数の信号を出力する前記発振回路と、
前記発振回路の出力電圧に同期して前記制御回路に入力される前記入力信号の電圧を引き下げる遮断トランジスタとを更に備えることを特徴とする請求項１３に記載の電力半導体装置。 - 導電板と、
前記導電板上に搭載され、電気的に接続されたスイッチング素子と、
前記スイッチング素子と離間して前記導電板上に搭載され、電気的に接続された集積回路と、
前記スイッチング素子及び前記集積回路と離間して前記導電板上に搭載され、前記スイッチング素子に並列に接続されたパワーＭＯＳＦＥＴとを備え、
前記スイッチング素子は、制御電極に入力される制御信号に応答して第１，第２主電極間の接続をオン・オフし、
前記集積回路は、前記スイッチング素子のオン・オフを制御する制御回路と、前記集積回路の裏面の電圧を検出する裏面電圧検出素子とを有し、
前記制御回路は、前記スイッチング素子の出力電圧を検出し、前記出力電圧が負電位である場合に前記パワーＭＯＳＦＥＴを駆動させることを特徴とする電力半導体装置。 - 導電板と、
前記導電板上に搭載され、電気的に接続されたスイッチング素子と、
前記スイッチング素子と離間して前記導電板上に搭載され、電気的に接続された集積回路とを備え、
前記スイッチング素子は、制御電極に入力される制御信号に応答して第１，第２主電極間の接続をオン・オフし、
前記集積回路は、前記スイッチング素子のオン・オフを制御する制御回路と、前記集積回路の裏面の電圧を検出する裏面電圧検出素子とを有し、
前記裏面電圧検出素子は、
前記導電板に電気的に接続されたｐ型半導体層と、
前記ｐ型半導体層上に設けられたｎ型半導体層と、
前記ｎ型半導体層の表面に設けられた第１ｐ型拡散層と、前記第１ｐ型拡散層の一部に設けられた第１ｎ型拡散層と、前記ｎ型半導体層と前記第１ｎ型拡散層との間に挟まれた前記第１ｐ型拡散層の表面にゲート酸化膜を介して設けられたゲートとを有する絶縁ゲートバイポーラトランジスタと、
前記ｎ型半導体層の表面に、前記絶縁ゲートバイポーラトランジスタと離間して設けられた第２ｐ型拡散層と、
前記第２ｐ型拡散層の表面に設けられた第２ｎ型拡散層とを備え、
前記ｐ型半導体層、前記ｎ型半導体層及び前記第２ｐ型拡散層によりＰＮＰトランジスタが構成され、
前記ｎ型半導体層、前記第２ｐ型拡散層及び前記第２ｎ型拡散層によりＮＰＮトランジスタが構成され、
前記絶縁ゲートバイポーラトランジスタがオンすると、前記絶縁ゲートバイポーラトランジスタに流れる電流が前記ＰＮＰトランジスタのベース電流となって前記ＰＮＰトランジスタを駆動し、駆動された前記ＰＮＰトランジスタのコレクタ電流が前記ＮＰＮトランジスタのベース電流となって前記ＮＰＮトランジスタを駆動し、前記裏面電圧検出素子は前記第２ｎ型拡散層の電圧を出力電圧として出力し、
前記集積回路は、前記裏面電圧検出素子の出力電圧を分圧する抵抗分圧回路を更に有し、
前記スイッチング素子の出力電圧は、前記裏面電圧検出素子及び前記抵抗分圧回路を介して出力されることを特徴とする電力半導体装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007130957A JP5157247B2 (ja) | 2006-10-30 | 2007-05-16 | 電力半導体装置 |
| US11/870,133 US7910949B2 (en) | 2006-10-30 | 2007-10-10 | Power semiconductor device |
| DE200710050868 DE102007050868B4 (de) | 2006-10-30 | 2007-10-24 | Leistungshalbleitervorrichtung |
| KR1020070109338A KR100962525B1 (ko) | 2006-10-30 | 2007-10-30 | 전력 반도체 장치 |
| CN2007101851608A CN101174619B (zh) | 2006-10-30 | 2007-10-30 | 功率半导体装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006294074 | 2006-10-30 | ||
| JP2006294074 | 2006-10-30 | ||
| JP2007130957A JP5157247B2 (ja) | 2006-10-30 | 2007-05-16 | 電力半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2008135682A JP2008135682A (ja) | 2008-06-12 |
| JP5157247B2 true JP5157247B2 (ja) | 2013-03-06 |
Family
ID=39265144
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007130957A Active JP5157247B2 (ja) | 2006-10-30 | 2007-05-16 | 電力半導体装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US7910949B2 (ja) |
| JP (1) | JP5157247B2 (ja) |
| KR (1) | KR100962525B1 (ja) |
| CN (1) | CN101174619B (ja) |
| DE (1) | DE102007050868B4 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5423378B2 (ja) | 2009-12-15 | 2014-02-19 | 三菱電機株式会社 | イグナイタ用電力半導体装置 |
| JP5423377B2 (ja) * | 2009-12-15 | 2014-02-19 | 三菱電機株式会社 | イグナイタ用電力半導体装置 |
| JP2013149779A (ja) * | 2012-01-19 | 2013-08-01 | Semiconductor Components Industries Llc | 半導体装置 |
| WO2015029159A1 (ja) * | 2013-08-28 | 2015-03-05 | 三菱電機株式会社 | 半導体装置 |
| DE102013114438A1 (de) | 2013-12-19 | 2015-06-25 | Karlsruher Institut für Technologie | Leistungselektronikmodul und Verfahren zur Herstellung eines Leistungselektronikmoduls |
| JP6270549B2 (ja) * | 2014-03-06 | 2018-01-31 | 株式会社 日立パワーデバイス | 半導体装置およびそれを用いるモータ並びに空調機 |
| RU2549206C1 (ru) * | 2014-03-12 | 2015-04-20 | Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Дальневосточный государственный университет путей сообщения" (ДВГУПС) | Автономный инвертор напряжения |
| JP6541223B2 (ja) * | 2015-01-16 | 2019-07-10 | 新日本無線株式会社 | 半導体装置 |
| JP6524929B2 (ja) * | 2016-01-27 | 2019-06-05 | 株式会社デンソー | 電力変換装置 |
| JP6450699B2 (ja) * | 2016-03-29 | 2019-01-09 | 日立ジョンソンコントロールズ空調株式会社 | 電力変換装置 |
| DE102017002573B4 (de) | 2017-03-16 | 2019-07-04 | Infineon Technologies Ag | Überspannungsschutz |
| JP6946783B2 (ja) * | 2017-06-30 | 2021-10-06 | 富士電機株式会社 | 半導体装置および半導体モジュール |
| CN108962885A (zh) * | 2018-07-27 | 2018-12-07 | 广州华微电子有限公司 | 一种带检测与保护功能的半导体功率器件 |
| KR102638883B1 (ko) * | 2021-11-26 | 2024-02-22 | 한국전자기술연구원 | 전력반도체 보호 장치 |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3429921B2 (ja) * | 1995-10-26 | 2003-07-28 | 三菱電機株式会社 | 半導体装置 |
| JP3114966B2 (ja) * | 1997-07-22 | 2000-12-04 | シャープ株式会社 | 直流安定化電源装置 |
| JPH11233712A (ja) | 1998-02-12 | 1999-08-27 | Hitachi Ltd | 半導体装置及びその製法とそれを使った電気機器 |
| US6242890B1 (en) * | 1998-06-09 | 2001-06-05 | Seiko Instruments Inc. | Charge/discharge control circuit and chargeable electric power source apparatus |
| JP3707942B2 (ja) * | 1998-12-17 | 2005-10-19 | 三菱電機株式会社 | 半導体装置とそれを用いた半導体回路 |
| US6798061B2 (en) * | 1999-11-15 | 2004-09-28 | Koninklijke Philips Electronics N.V. | Multiple semiconductor chip (multi-chip) module for use in power applications |
| JP2002157027A (ja) * | 2000-11-20 | 2002-05-31 | Mitsubishi Electric Corp | 電力変換装置及び半導体装置 |
| EP1221718A1 (en) * | 2001-01-08 | 2002-07-10 | STMicroelectronics S.r.l. | Integrated power device with improved efficiency and reduced overall dimensions |
| US6734497B2 (en) * | 2001-02-02 | 2004-05-11 | Mitsubishi Denki Kabushiki Kaisha | Insulated gate bipolar transistor, semiconductor device, method of manufacturing insulated-gate bipolar transistor, and method of manufacturing semiconductor device |
| TW585015B (en) * | 2001-06-28 | 2004-04-21 | Sanyo Electric Co | Hybrid integrated circuit device and method for manufacturing same |
| JP3886876B2 (ja) * | 2002-01-17 | 2007-02-28 | 三菱電機株式会社 | 電力用半導体素子の駆動回路 |
| JP2004096318A (ja) * | 2002-08-30 | 2004-03-25 | Mitsubishi Electric Corp | 電力用半導体装置 |
| JP4223375B2 (ja) * | 2003-11-14 | 2009-02-12 | 三菱電機株式会社 | 半導体装置 |
| JP2005159111A (ja) * | 2003-11-27 | 2005-06-16 | Matsushita Electric Ind Co Ltd | マルチチップ型半導体装置 |
| JP5011748B2 (ja) * | 2006-02-24 | 2012-08-29 | 株式会社デンソー | 半導体装置 |
| JP2008035609A (ja) * | 2006-07-28 | 2008-02-14 | Sharp Corp | スイッチング電源回路 |
| JP4957183B2 (ja) * | 2006-10-30 | 2012-06-20 | 三菱電機株式会社 | 裏面高耐圧集積回路を用いた半導体装置 |
-
2007
- 2007-05-16 JP JP2007130957A patent/JP5157247B2/ja active Active
- 2007-10-10 US US11/870,133 patent/US7910949B2/en active Active
- 2007-10-24 DE DE200710050868 patent/DE102007050868B4/de active Active
- 2007-10-30 KR KR1020070109338A patent/KR100962525B1/ko active IP Right Grant
- 2007-10-30 CN CN2007101851608A patent/CN101174619B/zh active Active
Also Published As
| Publication number | Publication date |
|---|---|
| KR20080039280A (ko) | 2008-05-07 |
| DE102007050868B4 (de) | 2014-07-03 |
| CN101174619A (zh) | 2008-05-07 |
| JP2008135682A (ja) | 2008-06-12 |
| CN101174619B (zh) | 2010-06-02 |
| US20080100147A1 (en) | 2008-05-01 |
| DE102007050868A1 (de) | 2008-05-08 |
| US7910949B2 (en) | 2011-03-22 |
| KR100962525B1 (ko) | 2010-06-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
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|
| A977 | Report on retrieval |
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| R150 | Certificate of patent or registration of utility model |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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