JP5423377B2

JP5423377B2 - イグナイタ用電力半導体装置

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Publication number: JP5423377B2
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Inventors: 伸介神戸; 幸央安田; 厚信河本
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Priority date: 2009-12-15
Filing date: 2009-12-15
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Description

この発明は、内燃機関のイグニッションシステムにおいて、過渡的な電源の過電圧からスイッチング素子を保護する機能を備えたイグナイタおよび該イグナイタ用電力半導体装置に関するものである。

自動車エンジン等の内燃機関用イグニッションシステム（点火システム）は、点火プラグに印加する高電圧を発生させるため、点火コイル（誘導負荷）とこれを駆動する電力半導体スイッチング素子とその制御回路素子（半導体集積回路）とを搭載する電力半導体装置、いわゆるイグナイタとエンジン制御コンピュータ（ＥＣＵ）から構成されている。そして通常、このようなイグナイタ用電力半導体装置においてはその信頼性項目の一つとして、電源電圧に発生する過渡的な過電圧サージであるロードダンプサージに対しての耐性を保証している。そのため、電力半導体装置に内蔵される半導体スイッチング素子またはこれを制御する集積回路の保護を目的として電源電圧を直接監視し、過電圧時にその動作を停止させる方法が一般的である。

上記イグナイタ用電力半導体装置の電源は一般的に自動車バッテリーから供給されているが、電源変動やサージ電圧が大きいため、ツェナーダイオードでクランプしたのち定電圧回路でレギュレーションし、集積回路内に供給される場合が多い。直接バッテリー電圧を監視するためには、別途専用の信号取り込み端子が必要になり、さらに端子には電力容量が大きな保護素子も必要となることからコストアップが避けられなかった。また、前記集積回路の電源としてバッテリー電圧を入力する端子には、前記ツェナーダイオードが具備されているため、その電圧はツェナークランプ電圧にほぼ固定されており、過大電圧に対して感度が得られないため、高精度な電圧検出には向かなかった。

前記問題の対策として、前記半導体スイッチング素子の主端子間電流を監視し、所定の電流値以上が流れた場合は前記半導体スイッチング素子の制御端子電圧を制限することで、前記スイッチング素子を保護するといった技術が考案されている（例えば特許文献１、特許文献２）。

また、前記半導体スイッチング素子のオフ時の高電位側主端子電圧を取り出すために、前記半導体スイッチング素子とは別のサイリスタ素子を同一基板上に形成し、前記サイリスタ素子の出力により間接的に電源電圧をモニタする、といった技術の開示がなされている（例えば特許文献３）。

特開平５−２５９８５３号公報特開平７−８６５８７号公報特開２０００−１８３３４１号公報

従来例に係る技術においては、過渡的な電源の過電圧からの保護という観点からは不十分な点があった。すなわち、前記特許文献１および２においては、電源電圧が上昇した状態で前記半導体スイッチング素子がオンした場合、通常オン動作時よりも大きい主端子間電流が流れたときにおいて、あくまで主端子間の電流値を制限するのみである。このとき、前記半導体スイッチング素子は電流制限された状態でオンしており、前記電源電圧の上昇分の電圧はほとんど主端子間に印加されるので大きなジュール損失が発生する。このジュール損失はすべて熱として消費されるので、消費電力の増大といった問題があるほか、放熱性向上のため大規模な放熱機構を準備したり、短絡耐量の大きな前記半導体スイッチング素子を選択したりするなどの対策をとらざるを得ず、前記イグナイタ用電力半導体装置の小型化や簡素化が困難になるといった問題があった。

前記特許文献３に係る技術においては、点火コイルの一次電流を通電・遮断する前記半導体スイッチング素子基板上に、高電位側主端子の電圧をモニタするためのサイリスタ素子を搭載する。主端子電圧をモニタする際は前記サイリスタ素子をオンさせるためのトリガ信号が必要であるが、そのため別途バイアス源や抵抗素子などが必要である。また、半導体スイッチング素子上に形成されたサイリスタ素子と制御を行う集積回路との間を接続する配線なども必要であり、やはり前記イグナイタ用電力半導体装置の小型化や簡素化の阻害となっていた。

この発明は、上述のような課題を解決するためになされたもので、装置全体の小型化や簡素化を阻害することなく簡易な構成で電源の過電圧からの保護を実現し、信頼性の高いイグナイタ用電力半導体装置を得ることを目的としたものである。

この発明に係るイグナイタ用電力半導体装置においては、点火コイルの一次側電流を通電・遮断する第１の半導体スイッチング素子と、前記第１の半導体スイッチング素子を駆動制御する集積回路とを有するイグナイタ用電力半導体装置であって、前記集積回路は、前記第１の半導体スイッチング素子の主端子間に並列に接続され、前記第１の半導体スイッチング素子より電流容量の小さい第２の半導体スイッチング素子と、制御入力信号を遅延させ、前記第１のスイッチング素子より前記第２のスイッチング素子を先に通電させるための遅延手段と、前記第２の半導体スイッチング素子の高電位側主端子に一方の主端子が接続され、前記第２の半導体スイッチング素子が通電した際に流れる主電流の一部により主端子間が導通するサイリスタ構造を有する第３の半導体スイッチング素子と、前記第３の半導体スイッチング素子の導通により前記第２の半導体スイッチング素子の高電位側主端子電圧をモニタし、所定の電圧値以上であれば前記第１の半導体スイッチング素子を駆動させないようにする第１の過電圧検知手段とを有する。

本発明に係るイグナイタ用電力半導体装置にあっては、点火コイルの一次電流を通電・遮断する前記第１の半導体スイッチング素子に先んじて、集積回路内に搭載された前記第２の半導体スイッチング素子を通電させる。これにより電源の過電圧発生を前記第１の半導体スイッチング素子がオンする前に検知し、これを事前に遮断させることができるので、無駄なジュール損失が発生することがない。また、前記集積回路内に搭載された前記第２の半導体スイッチング素子が通電することで前記第３の半導体スイッチング素子が導通するので、別途バイアス源等を用意する必要がないほか、同一集積回路内の制御回路とのインターフェースが容易に実現できる。

本発明の実施例１の構成を説明する回路図である。本発明の実施例１におけるコレクタ電圧検出手段である第２の半導体スイッチング素子と第３の半導体スイッチング素子の動作を説明するための等価的な回路である。本発明の実施例１における集積回路の断面構造図である。本発明の実施例１の動作を説明するタイミングチャートである。本発明の実施例１の動作を説明する図４のタイミングチャートにおける一部拡大図である。本発明の実施例１の変形例を説明する回路図である。本発明の実施例１の別の変形例を説明する回路図である。本発明の第２の実施例の構成を説明する回路図である。本発明の第３の実施例の構成を説明する回路図である。本発明の第４の実施例の構成を説明する回路図である。本発明の第４の実施例の動作を説明するタイミングチャートである。

図１は、この発明に係るイグニッションシステムの１実施例を示すものである。図１のイグニッションシステムにおいて、点火コイル６は、一次側コイル６１の一端にバッテリー等の電源Ｖｂａｔが接続され、他端にはイグナイタ用電力半導体装置５が接続されている。また、二次側コイル６２の一端が同様に電源Ｖｂａｔに接続され、他端には一端が接地された点火プラグ７が接続されている。さらに、ＥＣＵ１は半導体スイッチング素子４１を駆動させる制御入力信号を前記イグナイタ用電力半導体装置５に出力する。

この中でイグナイタ用電力半導体装置５は、一次側コイル６１に流れる電流を通電・遮断する主ＩＧＢＴ４１を含む第１の半導体スイッチング素子４と、ＥＣＵ１からの制御入力信号とその他動作条件に応じて主ＩＧＢＴ４１を駆動制御するための集積回路３を備えている。

第１の半導体スイッチング素子４の主たる構成要素である主ＩＧＢＴ４１には、電極端子として一般的なコレクタ、エミッタ、ゲートの他に、コレクタ電流Ｉｃを検知する目的でこれに比例（たとえば、１／１０００程度）した電流が流れるセンスエミッタを有したものを採用している。加えて、サージ電圧保護を目的としたツェナーダイオード４２がコレクタ−ゲート間に逆方向接続されている。

また、前記集積回路３内には第２の半導体スイッチング素子として副ＩＧＢＴ３５ならびに、第３のスイッチング素子であるｐｎｐトランジスタ３３およびｎｐｎトランジスタ３４によって構成されるサイリスタ構造素子３００とからなるコレクタ電圧検出手段２がモノリシックに集積されている。前記副ＩＧＢＴ３５のコレクタ端子と前記サイリスタ構造素子３００の一方の主端子である前記ｐｎｐトランジスタ３３のエミッタ端子は、前記主ＩＧＢＴ４１のコレクタ端子に接続される。

さらに前記サイリスタ構造素子３００を構成する前記ｎｐｎトランジスタ３４のベース端子と前記ｐｎｐトランジスタ３３のコレクタ端子の接続点にはツェナーダイオードを直列接続したクランプ手段３６が接続される。これにより、前記サイリスタ構造素子３００の他方の主端子である前記ｎｐｎトランジスタ３４のエミッタ端子の出力電圧は最大で（前記クランプ手段３６のクランプ電圧）−（前記ｎｐｎトランジスタ３４のＶｂｅ電圧）に制限される。

次に図２および図３を参照して、前記コレクタ電圧検出手段２の詳細な構成を説明する。図２において、前記副ＩＧＢＴ３５は等価的にＮｃｈＭＯＳトランジスタ３５２とこれにより駆動されるｐｎｐトランジスタ３５１として表現される。

図３の前記集積回路３の縦構造断面図において、ｐ型基板８２上にｎ＋エピ領域８３およびｎ−エピ領域８４が形成されている。このｎ−エピ領域８４においてｐ型領域８５が形成されており、さらにこのｐ型領域８５内にｎ型領域８６が形成されている。そして、その上にゲート酸化膜で絶縁されたポリシリコンなどから成るゲート電極８７が形成されており、さらに前記副ＩＧＢＴ３５のエミッタ端子電極となるアルミ配線８８が形成されている。これにより集積回路３内に副ＩＧＢＴ３５が形成されている。

さらに、図３において、前記副ＩＧＢＴ３５の近傍に分離領域となるｐ型領域９９を介して前記サイリスタ構造素子３００が形成される。すなわち、前記ｎ−エピ領域８４においてｐ型領域９０が形成されており、さらにこのｐ型領域９０内にｎ型領域８９が形成されている。前記ｐ型領域９０と前記ｎ型領域８９の電位はそれぞれベース端子、エミッタ端子として取り出されるようアルミ配線９１、９２が形成されている。これにより、裏面側からｐｎｐｎ構造となるサイリスタ構造素子３００が前記副ＩＧＢＴ３５とモノリシックに形成されている。

さらに図３において、前記ｎ−エピ領域８４上には前記サイリスタ構造素子３００から分離領域となるｐ型領域を介してｐ型アイランド領域９３が形成されており、この上に制御回路部となるＮｃｈＭＯＳおよびＰｃｈＭＯＳなどもモノリシックに形成されている。前記ｐ型アイランド層９３は本集積回路３の最低電位である基準電源電位ＧＮＤに接続されることで前記コレクタ電圧検出手段２とは電気的に絶縁されるので、両者の動作が互いに干渉することはない。

前記サイリスタ構造素子３００の一方の主端子と前記副ＩＧＢＴ３５のコレクタ電極は裏面メタライズ層８１およびｐ型基板８２で共有されている。そして図示しない前記主ＩＧＢＴ４１と同一の導体フレーム上に載置されることで、追加配線無しに前記主ＩＧＢＴ４１のコレクタ電極と電気的に接続される。

図２および図３を参照して、前記副ＩＧＢＴ３５および前記サイリスタ構造素子３００の動作を説明する。前記ゲート電極８７に電圧が印加されると、前記ＮｃｈＭＯＳ３５２がオンし、前記エミッタ電極８８から電子が注入される。この注入された電子が前記ｎ−領域８４およびｎ＋領域８３に到達すると、電気的中性条件を満たすため裏面から少数キャリアである正孔が注入される。この注入された正孔による正孔電流Ｉｈ１の一部はモノリシックに形成された前記サイリスタ構造素子３００を構成する前記ｐｎｐトランジスタ３３のベース電流Ｉｔ１となることで、前記サイリスタ構造素子３００がトリガされオンし、一方の主端子（前記裏面メタライズ電極８１）と他方の主端子（前記エミッタ電極９２）間を低インピーダンスに導通させる。

次に図４および図５のタイミングチャートを参照して、前記集積回路３の機能および本イグニッションシステム全体の点火動作について説明する。

まずは通常動作時の説明を行う。時刻ｔ１においてＥＣＵ１から集積回路３の入力端子に印加されるハイレベルの制御入力信号は、シュミットトリガ回路１１によって波形整形された後分岐され、一方は遅延回路３０を介して前記主ＩＧＢＴ４１を駆動するための第１のＰｃｈＭＯＳ１２のゲート端子および第１のＮＯＲ回路３１の入力端子に接続され、他方は第１の前記ＮＯＲ回路３１の他方の入力端子に接続される。

前記第１のＮＯＲ回路３１の出力により、第１のＮｃｈＭＯＳ２６がオフする。これにより、第１の定電流源３２の出力電流Ｉｂ２が第２のＰｃｈＭＯＳ２８ならびに第３のＰｃｈＭＯＳ２９からなる第１のカレントミラー回路に入力され、ミラー比に応じた出力電流Ｉｂ３が第１の抵抗２４に通電される。これにより、前記副ＩＧＢＴ３５のゲート駆動電圧が発生することで前記副ＩＧＢＴ３５がオン動作する。

また、前記遅延回路３０は入力信号の立ち上がりのみを遅延させるように構成されている。すなわち時刻ｔ１から時刻ｔ２までの期間（具体的には数十マイクロｓｅｃ程度）は前記遅延回路３０の出力はローレベルであり前記第１のＰｃｈＭＯＳ１２がオンしているため、前記主ＩＧＢＴ４１はオフ状態を維持する。

前述の動作説明により、前記副ＩＧＢＴ３５がオンすることで前記サイリスタ構造素子３００が導通する。このとき、前記副ＩＧＢＴ３５は前記主ＩＧＢＴ４１より電流容量が小さく設定され、具体的には１００ｍＡ程度で飽和するようにトランジスタサイズが設定されている。ここで負荷である前記点火コイル６の一次側コイル６１の巻き線抵抗は０．４〜０．５オーム程度であり前記副ＩＧＢＴ３５がオンしても電圧降下は数十ｍＶ程度であるため、コレクタ電位はほぼ電源電圧を維持している。

ゆえに、前記サイリスタ構造素子３００の他方の主端子電圧は、（コレクタ電位）−（前記ｐｎｐトランジスタ３３のＶｓａｔ電圧）−（前記ｎｐｎトランジスタ３４のＶｂｅ電圧）となる。上式の第２項および第３項はそれぞれ０．２Ｖ、０．７Ｖ程度のほぼ一定電圧であるので、前記サイリスタ構造素子３００の他方の主端子電圧を第１の過電圧検知手段２７でモニタすることにより、前記電源電圧に対応した電圧を監視することができる。通常動作時において前記電源電圧は過電圧と判断される電圧以下であるので、前記第１の過電圧検知手段２７から出力される第１の過電圧検知信号ＯＶ１は通常状態を意味するローレベルを出力する。

次に時刻ｔ２において、前記遅延回路３０の出力がハイレベルとなったときの動作を説明する。前記第１のＮＯＲ回路３１の出力はローレベルを維持するため、前記第１のＮｃｈＭＯＳ２６はオフ状態であり前記副ＩＧＢＴ３５にゲート電圧が発生している状態である。

一方、前記第１のＰｃｈＭＯＳ１２はオフする。また、前記第１の過電圧検知信号ＯＶ１はローレベルであり、第１のＮＯＴ回路１５を介して出力される反転過電圧検知信号／ＯＶはハイレベルである。（一般に反転信号は元信号名の上にオーバーバーを加えることで表現されるが、ここでは元信号名の前にスラッシュ「／」を加えることで表現する。）よって、前記反転過電圧検知信号／ＯＶにより第４のＰｃｈＭＯＳ１６もオフさせられる。

これにより、第５のＰｃｈＭＯＳ１７および第６のＰｃｈＭＯＳ１８で構成される第２のカレントミラー回路が動作する。

前記第２のカレントミラー回路の基準側電流値Ｉｇ１は、第２の定電流源１９の出力電流値Ｉｂ１から、後述する電流制限回路の出力電流値Ｉｆ２を減じた電流値となる。この基準側電流Ｉｇ１に対し、前記第２のカレントミラー回路のミラー比に応じた電流Ｉｇ２が出力電流となる。

前記第２のカレントミラー回路の出力電流Ｉｇ２が第２の抵抗２３に流れることにより主ＩＧＢＴ４１のゲート駆動電圧が発生することで前記主ＩＧＢＴ４１がオン動作する。このとき、一次側コイル６１のインダクタンスと配線抵抗で決まる時定数に従って、図４および図５のような主ＩＧＢＴコレクタ電流Ｉｃ１が一次側コイル６１および前記主ＩＧＢＴ４１に流れる。

このとき、前記主ＩＧＢＴ４１のコレクタ端子電圧はほぼ０Ｖとなるので、このコレクタ端子に接続された前記副ＩＧＢＴ３５の副ＩＧＢＴコレクタ電流Ｉｃ２はほぼ０となり、また前記サイリスタ構造素子３００についても同様にオフし主端子間が非導通となる。すなわち、通常動作時において前記コレクタ電圧検出手段２が有効化しているのは前記遅延回路３０によって決められる遅延期間のみであるので、集積回路３全体の消費電力を増大させることはない。

次に時刻ｔ３においてＥＣＵ１からローレベルの制御入力信号が印加されると、前記第１のＰｃｈＭＯＳ１２がオンすることで前記第１のカレントミラー回路が停止する。主ＩＧＢＴ４１のゲートに蓄積された電荷は、前記第２の抵抗２３を通じて、極短い時間で放電されるので主ＩＧＢＴ４１が急速に遮断される。

このとき、一次側コイル６１によって、今まで流れていた電流を流し続けようとする向きに５００Ｖ程度の高電圧が主ＩＧＢＴ４１のコレクタ端子に発生する。この電圧は点火コイル６の巻線比に応じて３０ｋＶ程度まで昇圧され、二次側コイル６２に接続された点火プラグ７を飛火させる。

次に図４を参照して、時刻ｔ４において比較的長い通電時間となるハイレベル制御入力信号がＥＣＵ１から印加される場合を説明する。

先の説明と同様に、ＥＣＵ１からのハイレベルの制御入力信号印加により、主ＩＧＢＴコレクタ電流Ｉｃ１は時刻ｔ４より徐々に増加していくが、点火コイル６の巻線溶断やトランスの磁気飽和を防止するため、前記主ＩＧＢＴコレクタ電流Ｉｃ１が一定値以上にならないよう電流制限値が設定されている。

主ＩＧＢＴコレクタ電流Ｉｃ１の制限は、以下のメカニズムで実現される。主ＩＧＢＴ４１のセンス電流Ｉｅｓは集積回路３内の第３の抵抗２５に通電され、主ＩＧＢＴコレクタ電流Ｉｃ１に応じた電圧が前記第３の抵抗２５に発生する。この電圧はアンプ２１によって第１の基準電圧源２２の電圧Ｖｒｅｆ１と比較され、その差に応じた電流Ｉｆ１がＶ−Ｉ変換回路２０によって出力される。この電流Ｉｆ１は第７のＰｃｈＭＯＳ１３および第８のＰｃｈＭＯＳ１４によって構成される第３のカレントミラー回路によってそのミラー比に応じた出力電流が電流制限信号Ｉｆ２として出力される。前記電流制限信号Ｉｆ２は、主ＩＧＢＴ４１のゲート駆動電圧を発生させる電流Ｉｇ２を減らす方向に働くため、ゲート電圧は低下し主ＩＧＢＴコレクタ電流Ｉｃ１の増加を妨げる。すなわち、主ＩＧＢＴコレクタ電流Ｉｃ１に関し系全体として負帰還動作するように働くため、主ＩＧＢＴコレクタ電流Ｉｃ１は所定の一定値に制限されることになる。

時刻ｔ５において、主ＩＧＢＴコレクタ電流Ｉｃ１が前記電流制限値に達したとき、主ＩＧＢＴ４１はゲート電圧が低下しており５極管動作している。すなわち、主ＩＧＢＴコレクタ電流Ｉｃ１が流れている状態でコレクタ電圧が十分低下しておらず、主ＩＧＢＴ４１にジュール損失が発生している状態にある。

またこのとき、前記コレクタ電圧が上昇することで前記副ＩＧＢＴ３５が再び活性化し副ＩＧＢＴコレクタ電流Ｉｃ２が流れるとともに、前記サイリスタ構造素子３００も再び導通する。

次に時刻ｔ６において、ロードダンプなどによる過渡的な過電圧サージが電源電圧に発生した場合の動作について説明する。一般にロードダンプによるサージ電圧発生期間は２００ｍｓｅｃ程度継続し、想定される点火間隔（例えば４サイクルエンジンの場合、３０００ｒｐｍ時で１気筒あたりおよそ４０ｍｓｅｃ）よりも長い場合が多い。すなわち図４に示したとおり、制御入力信号がローレベル期間である時刻ｔ６に発生したサージ電圧は、次の点火シーケンスである時刻ｔ７〜ｔ８の期間も依然過電圧状態を維持している可能性が高い。

ここで、時刻ｔ７において制御入力信号がハイレベルになると、前述の説明のとおり前記主ＩＧＢＴ４１に先んじて前記副ＩＧＢＴ３５がオンし、次いで前記サイリスタ構造素子３００が導通する。

このとき、前記サイリスタ構造素子３００の他方の主端子電圧には前記電源電圧に対応する電圧を出力しているが、前述のクランプ手段３６により適切にクランプされるので、後段の前記第１の過電圧検知手段２７に過剰な高電圧が印加されることを防止できる。前記第１の過電圧検知手段２７により前記電源電圧が過電圧と判断されると、出力される第１の過電圧検知信号ＯＶ１は過電圧状態を意味するハイレベルを出力し、前記反転過電圧信号／ＯＶはローレベルを出力する。

これにより前記第４のＰｃｈＭＯＳ１６がオンし前記第５のＰｃｈＭＯＳ１７と前記第６のＰｃｈＭＯＳ１８で構成される前記第２のカレントミラー回路が停止させられるので、電源電圧が過電圧状態で前記主ＩＧＢＴ４１がオンすることはなく、過電圧から前記イグナイタ用電力半導体装置５を保護する。

なお、前記電源電圧の過電圧が収束すると前述の通常動作状態に戻り、内燃機関を停止させることなく通常の点火シーケンスを継続する。

＜実施例１の変形例１＞
図６にこの発明に係るイグナイタ用電力半導体装置の実施例１の変形例を示す。以下の図面において、実施例１と同一の機能を有する構成には同一符号を付し、重複する説明は省略する。

本変形例に示したとおり、前記第１の過電圧検知手段２７の出力にラッチ手段３６を設け、前記第１の過電圧検知信号ＯＶ１をラッチし、制御入力信号がローレベルになるまで保持するようにしても良い。このような構成にすることで、例えば電源電圧の過電圧期間が比較的短く、前記制御入力信号がローレベルになる前に正常電圧範囲内まで復帰した場合であっても、次の前記制御入力信号がハイレベルになるまでの間確実に前記主ＩＧＢＴ４１をオフ状態に保持することが可能となる。

＜実施例１の変形例２＞
図７にこの発明に係るイグナイタ用電力半導体装置の実施例１の別の変形例を示す。実施例１において説明した前記副ＩＧＢＴ３５のゲート駆動電圧を生成する前記第１の抵抗２４の替わりに、本変形例のとおりダイオード接続された第２のＮｃｈＭＯＳ３９を用いても良い。負荷抵抗として非線形素子である前記第２のＮｃｈＭＯＳ３９を用いることにより、実施例１の抵抗負荷と比較して前記ゲート駆動電圧を高速に立ち上げることが可能であるとともに、前記第２のＮｃｈＭＯＳ３９の駆動能力を絞ることで負荷電流Ｉｂ３が基準電源電位ＧＮＤに流れ込む無効分を低減することが可能である。また、実施例１の第１の抵抗２４を用いる場合よりも実装面積を削減できるので、集積回路３のチップサイズを低減することも可能である。

図８にこの発明に係るイグナイタ用電力半導体装置の第２の実施例を示す。本実施例では、前記副ＩＧＢＴ３５のエミッタ端子と基準電源電位ＧＮＤ間に電流制限手段として第４の抵抗３８を設けたものである。

実施例１において副ＩＧＢＴコレクタ電流Ｉｃ２は前記副ＩＧＢＴ３５のトランジスタサイズでのみ律速していたが、本実施例のようにエミッタ抵抗を設けることで前記副ＩＧＢＴ３５のゲート〜ソース間電圧に負帰還がかかり、前記副ＩＧＢＴコレクタ電流Ｉｃ２を安定化させることが可能である。

なお、本実施例においては電流制限手段として抵抗素子を用いる例を示したが、その他の手段、例えばカレントミラー回路や前述のダイオード接続されたＭＯＳトランジスタなどの能動負荷であっても良い。さらに、前記電流制限手段と並列にツェナーダイオードなどのクランプ手段をさらに設けても良い。

図９にこの発明に係るイグナイタ用電力半導体装置の第３の実施例を示す。本実施例では、前記実施例２において説明した前記副ＩＧＢＴ３５の電流制限手段である前記第４の抵抗３８に発生する電圧降下を検出し、外部に出力する動作状態報知手段をさらに有する。

前記副ＩＧＢＴ３５に電流が流れているときは、前記副ＩＧＢＴコレクタ電流Ｉｃ２に応じた電圧が前記第４の抵抗３８に発生する。この電圧はコンパレータ５３によって第２の基準電圧源５４の電圧Ｖｒｅｆ２と比較され、前記Ｖｒｅｆ２以上であった場合は第２のＮＯＴ回路５２を介して第３のＮｃｈＭＯＳ５１をオンさせる。このとき、前記ＥＣＵ１から見た前記集積回路３の入力インピーダンスは第５の抵抗１０と第６の抵抗５０の並列抵抗値となる。

前記副ＩＧＢＴ３５に電流が流れていないときは、論理が逆転し前記第３のＮｃｈＭＯＳ５１がオフしているので、前記入力インピーダンスは第５の抵抗１０のみの抵抗値となる。

すなわち、副ＩＧＢＴ３５に電流が流れているか否かをＥＣＵ１が入力インピーダンスの変化によって認知することが可能である。

実施例１で説明したとおり、前記副ＩＧＢＴ３５に電流が流れるのは、前記制御入力信号にハイレベルの信号が印加された直後の前記主ＩＧＢＴ４１がまだ動作していない期間および、前記主ＩＧＢＴ４１が電流制限機能によりゲート電圧を制限されてコレクタ電圧が上昇した状態で通電している場合である。

前記ＥＣＵ１に電流制限がかかっているという情報を伝達できれば、前記制御入力信号のパルス幅を最適化することで前記主ＩＧＢＴ４１の温度上昇を抑制したり消費電力を削減したりするといった処置を行うことが可能になる。

ここで、電流制限機能が働いているときだけではなく前述のとおり制御入力信号にハイレベル信号が印加された直後にも前記副ＩＧＢＴ３５に電流が流れ、前記入力インピーダンスの変化は発生する。しかしこのタイミングは前記ＥＣＵ１からの制御入力信号に完全に同期しているのでＥＣＵ１側で容易にマスキングすることが可能であり、電流制限機能が働いていると誤認識することはない。

電流制限機能が働いているか否かという情報は他の手段によっても検知可能であるが、本実施例のように前記副ＩＧＢＴ３５の電流制限手段である第４の抵抗３８に発生する電圧降下は電圧振幅が大きいうえノイズの影響を受けにい。これをモニタする方式はノイズの影響などの変動要因を受けにくく、かつ簡易な構成で電流制限機能の動作報知を行うことが可能である。

なお、ＥＣＵ１への報知手段として本実施例では入力インピーダンスの変化という形で実現しているが、前記ＥＣＵ１の入力ポートやイグナイタ用電力半導体装置５の端子に余裕がある場合は、前記コンパレータ５３の出力や前記第４の抵抗３８の電圧降下値を直接出力するようにしても良い。

図１０にこの発明に係るイグナイタ用電力半導体装置の第４の実施例を示す。本実施例においては、前記主ＩＧＢＴ４１のコレクタ電圧を監視する第１の過電圧検知手段２７に加え、直接電源電圧を監視する第２の過電圧検知手段８をさらに有する。

前記第１の過電圧検知手段２７によって検出できるのは、制御入力信号がハイレベルに遷移した直後に前記遅延回路３０によって前記主ＩＧＢＴ４１の通電が遅延される数十マイクロ秒の間に発生している過電圧のみである。実施例１の説明で述べたとおり、一般的な４サイクルエンジンにおいて想定される点火間隔は数十ｍｓｅｃ程度であるのに対し、ロードダンプなどによる電源の過電圧は２００ｍｓｅｃ程度持続する。ゆえにレアケースとして仮に前記過電圧検知手段２７が検知できない前記主ＩＧＢＴ４１の通電期間中（一般的には数ｍｓ程度）に電源過電圧が発生したとしても、次の点火タイミングで前記主ＩＧＢＴ４１を遮断するため、問題とならない場合が多い。

しかしながら、上記レアケースであっても過電圧発生直後に確実に前記主ＩＧＢＴ４１を遮断する必要がある場合は、本実施例のように直接電源電圧をモニタする前記第２の過電圧検知手段８を設けてもよい。

図１０において、電源電圧Ｖｂａｔは前記イグナイタ用電力半導体装置５上に載置される第７の抵抗１００を介して前記集積回路３上の定電圧回路であるレギュレータ７２に入力される。前記レギュレータ７２の入力電圧はツェナーダイオード７１によってクランプされるが、第８の抵抗７０を直列に接続することでクランプ能力を下げ、過電圧入力時の感度を確保するようにしている。なお、前記第８の抵抗７０の抵抗値は過電圧入力時のジュール損失を抑えるために前記第７の抵抗１００の抵抗値の１／１０程度以下に抑えることが望ましい。

前記第２の過電圧検知手段８において、前記レギュレータ７２の入力電圧は第９の抵抗５７と第１０の抵抗５８で分割されたのち、第２のコンパレータ５５に入力され第３の基準電圧５６の電圧値Ｖｒｅｆ３と比較される。

前記第２の過電圧検知手段８から出力される第２の過電圧検知信号ＯＶ２は前記第１の過電圧検知信号ＯＶ１とともに第２のＮＯＲ回路３１に入力され、その出力は前記第４のＰｃｈＭＯＳ１６を駆動する。

また、前記第２の過電圧検知手段８は前記第８の抵抗７０によって感度を確保されているとはいえ、前記ツェナーダイオード７１により入力電圧がクランプされるので過電圧検知感度は高くない。よって誤検出を防止するため、その過電圧検出値Ｖｏｖ２は前記第１の過電圧検知手段２７における過電圧検出値Ｖｏｖ１より大となるよう設定することが望ましい。

次に図１１を参照して本実施例の動作を説明する。時刻ｔ１１において制御入力信号が入力された後、前記遅延回路３０の遅延時間が経過し前記主ＩＧＢＴ４１が通電し始めている時刻ｔ１２以降において、電源電圧に過電圧が発生した状況を考える。

この際前記第１の過電圧検知手段２７は、前記副ＩＧＢＴ３５および前記サイリスタ構造素子３００が遮断していることから前記第１の過電圧検出信号ＯＶ１を出力しない。しかし、電源電圧が第２の過電圧検出値Ｖｏｖ２に達する時刻ｔ１３において、第２の過電圧検出信号ＯＶ２が出力される。

これにより前記反転過電圧検知信号／ＯＶがローレベルになり前記第４のＰｃｈＭＯＳ１６をオンさせるので前記主ＩＧＢＴ４１が遮断される。なお、この遮断により前記主ＩＧＢＴ４１のコレクタ電圧が上昇するので、前記前記副ＩＧＢＴ３５および前記サイリスタ構造素子３００が再び活性化し前記第１の過電圧検知手段２７も前記第１の過電圧検出信号ＯＶ１を出力するようになる。

電源電圧が時刻ｔ１４において前記第２の過電圧検出値Ｖｏｖ２を下回ると前記第２の過電圧検知信号ＯＶ２は出力されなくなる。次の点火タイミングである時刻ｔ１５においては前述のとおり、未だ第１の過電圧検出値Ｖｏｖ１を上回っているので、前記第１の過電圧検知手段２７により適切に前記主ＩＧＢＴ４１を遮断したままにする。

３．集積回路４．第１の半導体スイッチング素子５．イグナイタ用電力半導体装置６．点火コイル７．点火プラグ２７．第１の過電圧検知手段３０．遅延手段３５．第２の半導体スイッチング素子３００．第３の半導体スイッチング素子

Claims

点火コイルの一次側電流を通電・遮断する第１の半導体スイッチング素子と、
前記第１の半導体スイッチング素子を駆動制御する集積回路と、
を有するイグナイタ用電力半導体装置であって、
前記集積回路は、
前記第１の半導体スイッチング素子の主端子間に並列に接続され、前記第１の半導体スイッチング素子より電流容量の小さい第２の半導体スイッチング素子と、
制御入力信号を遅延させ、前記第１のスイッチング素子より前記第２のスイッチング素子を先に通電させるための遅延手段と、
前記第２の半導体スイッチング素子の高電位側主端子に一方の主端子が接続され、前記第２の半導体スイッチング素子が通電した際に流れる主電流の一部により主端子間が導通するサイリスタ構造を有する第３の半導体スイッチング素子と、
前記第３の半導体スイッチング素子の導通により前記第２の半導体スイッチング素子の高電位側主端子電圧をモニタし、所定の電圧値以上であれば前記第１の半導体スイッチング素子を駆動させないようにする第１の過電圧検知手段と、
を有することを特徴とするイグナイタ用電力半導体装置。
前記第２の半導体スイッチング素子は、低電位側主端子と基準電源電位間に接続された電流制限手段を有することを特徴とする請求項１に記載のイグナイタ用電力半導体装置。
前記第２の半導体スイッチング素子が通電した際に前記電流制限手段に発生する電圧降下量に応じた信号を出力することで、前記集積回路の動作状態を報知する動作状態報知手段
を有することを特徴とする請求項２に記載のイグナイタ用電力半導体装置。
主電源電位を直接モニタし、所定の電圧値以上であれば前記第１の半導体スイッチング素子を駆動させないようにする第２の過電圧検知手段を有することを特徴とする請求項１〜３いずれか一項に記載のイグナイタ用電力半導体装置。