JP5618963B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP5618963B2
JP5618963B2 JP2011234814A JP2011234814A JP5618963B2 JP 5618963 B2 JP5618963 B2 JP 5618963B2 JP 2011234814 A JP2011234814 A JP 2011234814A JP 2011234814 A JP2011234814 A JP 2011234814A JP 5618963 B2 JP5618963 B2 JP 5618963B2
Authority
JP
Japan
Prior art keywords
semiconductor layer
semiconductor
semiconductor substrate
semiconductor device
transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2011234814A
Other languages
English (en)
Other versions
JP2013093448A (ja
JP2013093448A5 (ja
Inventor
山本　剛司
剛司 山本
河本　厚信
厚信 河本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP2011234814A priority Critical patent/JP5618963B2/ja
Priority to US13/534,695 priority patent/US8536655B2/en
Priority to DE102012218765.0A priority patent/DE102012218765B4/de
Priority to CN201210416161.XA priority patent/CN103077946B/zh
Publication of JP2013093448A publication Critical patent/JP2013093448A/ja
Publication of JP2013093448A5 publication Critical patent/JP2013093448A5/ja
Application granted granted Critical
Publication of JP5618963B2 publication Critical patent/JP5618963B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
    • H01L27/0705—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type
    • H01L27/0711—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with bipolar transistors and diodes, or capacitors, or resistors
    • H01L27/0716—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with bipolar transistors and diodes, or capacitors, or resistors in combination with vertical bipolar transistors and diodes, or capacitors, or resistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Bipolar Integrated Circuits (AREA)

Description

本発明は、電力用の半導体装置に関し、特に同一の半導体基板内に電力素子と回路素子とを形成する半導体装置に関する。
近年、電力用の半導体装置では、接続する負荷に電力を供給する電力素子と、電力素子を制御する回路素子とを同一の半導体基板に形成する構造が開発されている。電力素子と、回路素子とを同一の半導体基板に形成した半導体装置では、通常の動作において、回路素子を構成するｐ型の深い半導体層（ＧＮＤ接地）の電位に対して、半導体基板の電位が低くなることはない。そのため、回路素子を構成するＮＭＯＳ（N-channel Metal-Oxide-Semiconductor）と半導体基板との間に形成される寄生素子（寄生ＮＰＮトランジスタ）は、通常動作において作動することがなく、半導体装置が誤動作することはない。
しかし、半導体装置に負電流が流れた場合、回路素子を構成するｐ型の深い半導体層の電位に対して、半導体基板の電位が低くなり、ｐ型の半導体層から半導体基板に寄生電流が流れて寄生素子が作動する。半導体装置は、寄生素子が作動すると、誤動作する可能性がある。
特許文献１および特許文献２には、半導体装置に形成される寄生素子を作動させず、半導体装置の誤動作を防止する構成が開示してある。
特許文献１に開示されている半導体装置では、寄生素子を作動させないために、電力素子のトランジスタと回路素子との間に第１のダミー領域を形成し、トランジスタと半導体基板の端との間に第２のダミー領域とを形成してある。そして、第１及び第２のダミー領域は、半導体基板とは異なった導電型であり、第２のダミー領域はトランジスタと第１のダミー領域との間にある半導体基板部分とに接続されている。
また、特許文献２に開示してある半導体装置では、寄生素子を作動させないために、素子分離領域と内部回路のＧＮＤラインが、ＧＮＤパッドから配線層により直接接続せず、抵抗素子を介して接続してある。
特開２００６−１５６９５９号公報 特開平０６−３５００３２号公報
電力素子と、回路素子とを同一の半導体基板に形成した半導体装置では、回路素子を構成するＮＭＯＳと半導体基板との間に寄生素子が形成される。この半導体装置において、負電流が流れた場合、回路素子を構成するｐ型の深い半導体層の電位に対して、半導体基板の電位が低くなり寄生素子が作動して、半導体装置の誤動作が発生する。
それゆえに、本発明は、上記問題点を解決するためになされたものであり、半導体装置に負電流が流れた場合でも、回路素子を構成する深い半導体層の電位に対して、半導体基板の電位が低くなるのを抑制して寄生素子を作動させず、半導体装置の誤動作を防止する。
上記課題を解決するために、本発明は、第１導電型の半導体基板と、半導体基板の一面に形成し、接続する負荷に電力を供給する電力素子と、電力素子を形成した半導体基板の一面に形成し、第１導電型のソース・ドレイン領域を有するＭＯＳトランジスタを少なくとも１つ含む回路素子と、電力素子を形成した半導体基板の一面に形成し、電力素子および回路素子に対し独立して配置した第２導電型の第１半導体層と、半導体基板および第１半導体層と接続する外部回路とを備えている。外部回路は、第１電源と、第１電源に一端を接続する第１抵抗素子と、第１抵抗素子の他端にアノード電極を接続し、カソード電極をＧＮＤ接地する第１ダイオードとを有し、第１抵抗素子の他端に第１半導体層を接続する。
本発明に係る半導体装置によれば、半導体装置に負電流が流れた場合でも、回路素子を構成する深い半導体層の電位に対して、半導体基板の電位が低くなるのを抑制して寄生素子を作動させず、半導体装置の誤動作を防止する。
本発明の実施の形態１に係る半導体装置の構成を示す概略図である。 本発明の実施の形態１に係る半導体装置の回路構成を示す回路図である。 本発明の実施の形態２に係る半導体装置の構成を示す概略図である。 本発明の実施の形態２に係る半導体装置の回路構成を示す回路図である。 本発明の実施の形態３に係る半導体装置の回路構成を示す回路図である。 本発明の実施の形態４に係る半導体装置の構成を示す概略図である。 本発明の実施の形態４に係る半導体装置の回路構成を示す回路図である。 本発明の実施の形態５に係る半導体装置の構成を示す概略図である。 本発明の実施の形態５に係る半導体装置の回路構成を示す回路図である。 本発明の実施の形態６に係る半導体装置の回路構成を示す回路図である。
以下、本発明に係る実施の形態について図面を参照して説明する。
（実施の形態１）
図１は、本発明の実施の形態１に係る半導体装置の構成を示す概略図である。図１に示す半導体装置１０は、電力用であり、接続する負荷に電力を供給する電力素子１と、電力素子１を制御する回路素子２とを同一の半導体基板３に形成してある。さらに、半導体基板３には、電力素子１を形成した一面に、電力素子１および回路素子２に対し独立して配置したｐ型の半導体層４が形成してある。
半導体基板３は、ｎ型のシリコン基板であり、一面に電力素子１および回路素子２を形成してある。また、半導体基板３は、電力素子１および回路素子２を形成した一面の反対側の面に、ｐ型の半導体層５、裏面電極６を積層してある。
電力素子１には、ｐ型の半導体層１ａ内に、ｎ型のソース・ドレイン領域１ｂを有するＭＯＳトランジスタ１ｃが形成してある。
回路素子２には、ｐ型の半導体層２ａ内に、ｎ型のソース・ドレイン領域２ｂを有するＭＯＳトランジスタ２ｃが形成してある。ここで、ｐ型の半導体層２ａは、ｐ型の半導体層１ａに比べて深く形成してある。さらに、半導体基板３には、ｐ型の半導体層２ａ内にｎ型の半導体層２ｄを形成し、形成した半導体層２ｄ内にｐ型のソース・ドレイン領域２ｅを有するＭＯＳトランジスタ２ｆが形成してある。なお、ｐ型のソース・ドレイン領域２ｅの間には、ゲート電極２ｇが形成してある。同様に、ｎ型のソース・ドレイン領域１ｂの間、およびｎ型のソース・ドレイン領域２ｂの間にもゲート電極１ｄ，２ｈが形成してある。
図１に示した電力素子１および回路素子２の構成は例示であり、ＭＯＳトランジスタ１ｃ，２ｃ，２ｆに限定されるものではなく、他の構成の素子を形成してもよい。ただし、回路素子２には、ＭＯＳトランジスタ２ｃを少なくとも１つ含むものとする。そのため、回路素子２には、ＭＯＳトランジスタ２ｃと半導体基板３との間に寄生素子が形成され、具体的に、ｎ型のソース・ドレイン領域２ｂと、ｐ型の半導体層２ａと、ｎ型の半導体基板３とで構成される寄生ＮＰＮトランジスタ７が半導体基板３に形成される。
ｐ型の半導体層４は、ｎ型の半導体基板３に形成してあるので、ｐｎ接合のダイオード８を構成する。
図１には図示していないが、半導体装置１０には、半導体基板３および半導体層４と接続する外部回路を備えている。外部回路を含めた半導体装置１０の等価回路を説明する。図２は、本発明の実施の形態１に係る半導体装置１０の回路構成を示す回路図である。
図２に示す外部回路９は、電源９ａと、電源９ａに一端を接続する抵抗素子９ｂと、抵抗素子９ｂの他端にアノード電極を接続し、カソード電極をＧＮＤ接地するダイオード９ｃとを有している。また、抵抗素子９ｂの他端は、ダイオード８のアノード電極（半導体層４）と電気的に接続してある。
図２に示す半導体装置１０では、電源９ａに抵抗素子９ｂおよびダイオード９ｃを直列に接続することによって、ダイオード９ｃのアノード電極での電位が、たとえばダイオード９ｃの順方向降下電圧ＶＦに対応する０．７Ｖ程度（常温）となる。これにより、半導体層４の電位を０．７Ｖ程度に固定し、半導体基板３の電位を、半導体層４の電位から０．７Ｖ程度低下した０Ｖ程度にする。
半導体装置１０は、電力素子１が通常動作によるオン状態の間、半導体基板３の電位が電力素子１のコレクタ−エミッタ間飽和電圧ＶＣＥ（saturation）となる。また、半導体装置１０は、電力素子１が通常動作によるオフ状態の間、裏面電極６の電位が半導体基板３の電位に比べて高電位となるため、半導体基板３の電位が負電位となることはない。
しかし、半導体装置１０に負電流が流れた場合、半導体基板３の電位が負電位となる。負電流が流れ半導体基板３の電位が負電位となった場合、外部回路９を備えていない従来の半導体装置では、半導体層２ａの電位に対して半導体基板３の電位が低くなるので寄生ＮＰＮトランジスタ７がオン状態となり、半導体層２ａから半導体基板３へ寄生電流が流れて、寄生ＮＰＮトランジスタ７が作動する。
半導体装置１０では、負電流が流れた場合でも、ダイオード９ｃによって半導体層４の電位を０．７Ｖ程度に固定することができるため、半導体基板３の電位が負電位となることなく、０Ｖ程度に維持することができる。これにより、半導体装置１０では、半導体層２ａの電位と半導体基板３の電位とをほぼ同電位にすることができ、寄生ＮＰＮトランジスタ７がオン状態とならず、半導体層２ａから半導体基板３へ寄生電流が流れないため、寄生ＮＰＮトランジスタ７が作動しない。
以上のように、本発明の実施の形態１に係る半導体装置１０では、ダイオード９ｃによって半導体層４の電位を０．７Ｖ程度に固定することができるため、負電流が流れた場合でも、回路素子を構成するｐ型の半導体層２ａの電位に対して、半導体基板３の電位が低くなるのを抑制して寄生ＮＰＮトランジスタ７を作動させず、半導体装置１０の誤動作を防止する。なお、半導体装置１０は、誤動作を防止することで、誤動作による特性の劣化を抑えることができ、より長期間使用することが可能となる。
（実施の形態２）
実施の形態１に係る半導体装置１０では、負電流が流れた場合、半導体層４に構成されるダイオード８の順方向に電流が導通し、ダイオード８を流れる電流が増加する。ダイオード８を流れる電流が増加すると、抵抗素子９ｂによる電圧降下によってダイオード９ｃのアノード電極の電位（半導体層４の電位）が下がる。
抵抗素子９ｂによる電圧降下によってダイオード９ｃのアノード電極の電位が、ダイオード９ｃの順方向降下電圧ＶＦ（たとえば、０．７Ｖ）以下になると、ダイオード９ｃがオフ状態となり電流が導通しなくなる。ダイオード９ｃの順方向に電流が導通しなくなると、半導体層４の電位を固定することができなくなる。
さらに、抵抗素子９ｂによる電圧降下が大きくなることによってダイオード９ｃのアノード電極の電位が０Ｖ以下になると、半導体基板３の電位が、半導体層２ａの電位に対して０．７Ｖ以上低下することになるため、寄生ＮＰＮトランジスタ７が作動する。つまりは、抵抗素子９ｂによる電圧降下が大きくなることで、半導体装置１０が誤動作する恐れがある。
そこで、本発明の実施の形態２に係る半導体装置では、半導体層４に構成されるダイオード８に代えて、半導体層４にトランジスタを構成する。図３は、本発明の実施の形態２に係る半導体装置の構成を示す概略図である。図３に示す半導体装置２０は、電力用であり、接続する負荷に電力を供給する電力素子１と、電力素子１を制御する回路素子２とを同一の半導体基板３に形成してある。さらに、半導体基板３には、電力素子１を形成した一面に、電力素子１および回路素子２に対し独立して配置したｐ型の半導体層４が形成してある。また、半導体装置２０は、半導体層４内に、ｎ型の半導体層２１を形成してある。
なお、本発明の実施の形態２に係る半導体装置２０は、実施の形態１に係る半導体装置１０と同じ構成要素について同じ符号を付して、詳細な説明を省略する。
ｐ型の半導体層４内にｎ型の半導体層２１を形成してあるので、ｎ型の半導体層２１と、ｐ型の半導体層４と、ｎ型の半導体基板３とで構成されるＮＰＮトランジスタ２２が半導体基板３に形成される。
図３には図示していないが、半導体装置２０には、半導体基板３および半導体層４と接続する外部回路を備えている。外部回路を含めた半導体装置２０の等価回路を説明する。図４は、本発明の実施の形態２に係る半導体装置２０の回路構成を示す回路図である。
図４に示す外部回路９は、電源９ａと、電源９ａに一端を接続する抵抗素子９ｂと、抵抗素子９ｂの他端にアノード電極を接続し、カソード電極をＧＮＤ接地するダイオード９ｃとを有している。また、抵抗素子９ｂの一端は、ＮＰＮトランジスタ２２のコレクタ電極（半導体層２１）と電気的に接続し、抵抗素子９ｂの他端は、ＮＰＮトランジスタ２２のベース電極（半導体層４）と電気的に接続してある。
図４に示す半導体装置２０では、電源９ａに抵抗素子９ｂおよびダイオード９ｃを直列に接続することによって、ダイオード９ｃのアノード電極での電位が、たとえば０．７Ｖ程度（常温）とする。これにより、半導体層４の電位を０．７Ｖ程度に固定し、半導体基板３の電位を、半導体層４の電位から０．７Ｖ程度低下した０Ｖ程度にする。
半導体装置２０は、電力素子１が通常動作によるオン状態の間、半導体基板３の電位が電力素子１のコレクタ−エミッタ間飽和電圧ＶＣＥ（saturation）となる。また、半導体装置２０は、電力素子１が通常動作によるオフ状態の間、裏面電極６の電位が半導体基板３の電位に比べて高電位となるため、半導体基板３の電位が負電位となることはない。
半導体装置２０では、負電流が流れた場合でも、ダイオード９ｃによって半導体層４の電位を０．７Ｖ程度に固定することができるため、半導体基板３の電位が負電位となることなく、０Ｖ程度に維持することができる。これにより、半導体装置２０では、半導体層２ａの電位と半導体基板３の電位とをほぼ同電位にすることができ、寄生ＮＰＮトランジスタ７がオン状態とならず、半導体層２ａから半導体基板３へ寄生電流が流れないため、寄生ＮＰＮトランジスタ７が作動しない。
また、半導体装置２０では、ｐ型の半導体層４内にｎ型の半導体層２１を形成しＮＰＮトランジスタ２２を構成することで、抵抗素子９ｂへ流れる電流を低減することができ、抵抗素子９ｂでの電圧降下を抑制できる。そのため、半導体装置２０では、負電流が流れた場合でも、半導体装置１０のダイオード８を用いた場合に比べて、直流電流増幅率（ｈＦＥ）倍までのコレクタ電流を流すことが可能となり、寄生ＮＰＮトランジスタ７の作動を抑えることができる。
以上のように、本発明の実施の形態２に係る半導体装置２０では、半導体装置１０のダイオード８に代えてＮＰＮトランジスタ２２を用いることで、抵抗素子９ｂによる電圧降下を抑制して寄生ＮＰＮトランジスタ７を作動させず、半導体装置２０の誤動作をより確実に防止する。
（実施の形態３）
外部回路９の一部構成を半導体基板３内に形成する場合について説明する。図５は、本発明の実施の形態３に係る半導体装置の回路構成を示す回路図である。図５（ａ）に示す半導体装置１０ａは、図２に示す半導体装置１０の外部回路９の一部構成を半導体基板３内に形成してある。具体的に、半導体装置１０ａは、抵抗素子９ｂおよびダイオード９ｃを半導体基板３に形成してある。抵抗素子９ｂは、半導体基板３にポリシリコン膜を形成することで構成し、ダイオード９ｃは、半導体基板３に注入する不純物の濃度を拡散することで構成してある。
同様に、図５（ｂ）に示す半導体装置２０ａは、図４に示す半導体装置２０の外部回路９の一部構成を半導体基板３内に形成してある。具体的に、半導体装置２０ａは、抵抗素子９ｂおよびダイオード９ｃを半導体基板３に形成してある。
なお、本発明の実施の形態３に係る半導体装置１０ａ，２０ａは、実施の形態１に係る半導体装置１０および実施の形態２に係る半導体装置２０と同じ構成要素について同じ符号を付して、詳細な説明を省略する。
以上のように、本発明の実施の形態３に係る半導体装置１０ａ，２０ａでは、外部回路９の一部構成を半導体基板３内に形成することで、外部回路９のサイズの縮小化、短配線化、低コスト化が可能である。
なお、本発明の実施の形態３に係る半導体装置１０ａ，２０ａでは、抵抗素子９ｂおよびダイオード９ｃを半導体基板３内に形成する場合について説明したが、本発明はこれに限定されるものではなく、抵抗素子９ｂおよびダイオード９ｃのうち少なくとも一方を半導体基板３に形成すればよい。
（実施の形態４）
図６は、本発明の実施の形態４に係る半導体装置の構成を示す概略図である。図６に示す半導体装置４０は、電力用であり、接続する負荷に電力を供給する電力素子１と、電力素子１を制御する回路素子２とを同一の半導体基板３に形成してある。
なお、本発明の実施の形態４に係る半導体装置４０は、実施の形態１に係る半導体装置１０と同じ構成要素について同じ符号を付して、詳細な説明を省略する。
電力素子１には、ｐ型の半導体層１ｆと、ｐ型の半導体層１ｆ内に形成したｎ型の半導体層１ｅとが形成してある。そのため、電力素子１には、ｎ型の半導体層１ｅと、ｐ型の半導体層１ｆと、ｎ型の半導体基板３とで構成されるＮＰＮトランジスタ４１が形成される。さらに、ｐ型の半導体層１ｆと、ｎ型の半導体基板３と、ｐ型の半導体層５とで構成するＰＮＰトランジスタ４２が半導体基板３に形成される。同様に、電力素子１には、ｐ型の半導体層１ｇ内に、ｎ型の半導体層１ｈを形成してある。そのため、電力素子１には、ｎ型の半導体層１ｈと、ｐ型の半導体層１ｇと、ｎ型の半導体基板３とで構成されるＮＰＮトランジスタ４３が形成される。さらに、ｐ型の半導体層１ｇと、ｎ型の半導体基板３と、ｐ型の半導体層５とで構成するＰＮＰトランジスタ４４が半導体基板３に形成される。なお、ＮＰＮトランジスタ４１のコレクタ電極と、ＮＰＮトランジスタ４３のコレクタ電極とは、ｐ型の半導体層５を介して電気的に接続している。
なお、図示していないが、電力素子１には、図１で示したように、ｐ型の半導体層１ａ内に、ｎ型のソース・ドレイン領域１ｂを有するＭＯＳトランジスタ１ｃが形成してある。
図６には図示していないが、半導体装置４０には、半導体基板３および半導体層１ｆと接続する外部回路を備えている。外部回路を含めた半導体装置４０の等価回路を説明する。図７は、本発明の実施の形態４に係る半導体装置４０の回路構成を示す回路図である。
図７に示す外部回路９は、電源９ａと、電源９ａに一端を接続する抵抗素子９ｂと、抵抗素子９ｂの他端にアノード電極を接続するダイオード９ｃと、ダイオード９ｃのカソード電極にアノード電極を接続し、カソード電極をＧＮＤ接地するダイオード９ｄとを有している。また、抵抗素子９ｂの他端は、ＮＰＮトランジスタ４１のベース電極（半導体層１ｆ）と電気的に接続してある。
図７に示す半導体装置４０では、電源９ａに抵抗素子９ｂおよびダイオード９ｃ，９ｄを直列に接続することによって、ダイオード９ｃのアノード電極での電位が、たとえばダイオード９ｃ，９ｄの順方向降下電圧ＶＦの和に対応する１．４Ｖ程度（常温）となる。これにより、ＮＰＮトランジスタ４１は、ベース電極に１．４Ｖ程度の電圧が印加され、エミッタ電極に接続された電流源４５によって半導体基板３から電流を引抜くことができる。ＮＰＮトランジスタ４１により半導体基板３から電流を引抜くことで、半導体基板３に注入されたホール電流の一部が、ＮＰＮトランジスタ４３のベース電極に流れ、ＮＰＮトランジスタ４３を動作させる。
ＮＰＮトランジスタ４３が動作することで、ＮＰＮトランジスタ４３のエミッタ電極から出力する電圧は、ＮＰＮトランジスタ４３のコレクタ電極の電圧に限りなく近い電圧となる。そのため、ＮＰＮトランジスタ４３のエミッタ電極に、たとえば出力端子電圧を検出する機能回路４６を設けることで、半導体装置４０は、出力端子電圧に比例した信号を取込んで過電圧を制御する過電圧保護機能を設けることができる。なお、ＮＰＮトランジスタ４３のベース電極は、複数のツェナーダイオード４７を介してＧＮＤ接地してある。
半導体装置４０は、半導体装置４０に負電流が流れた場合、ＮＰＮトランジスタ４１のベース電極（ｐ型の半導体層１ｆ）とｎ型の半導体基板３とで構成されるｐｎ結合によって、半導体基板３の電位がＮＰＮトランジスタ４１のベース電極の電位（１．４Ｖ程度（常温））から０．７Ｖ程度（常温）に低下した電位を維持しようとする。そのため、半導体装置４０は、ｐ型の半導体層２ａとｎ型の半導体基板３とが逆バイアス状態となり、半導体層２ａから半導体基板３へ寄生電流が流れないため、寄生ＮＰＮトランジスタ７が作動しない。
以上のように、本発明の実施の形態４に係る半導体装置４０では、電力素子１にＮＰＮトランジスタ４１およびＮＰＮトランジスタ４３を設けることで、負電流が流れた場合でも、回路素子を構成するｐ型の半導体層２ａの電位に対して、半導体基板３の電位が低くなるのを抑制して寄生ＮＰＮトランジスタ７を作動させず、半導体装置４０の誤動作を防止する。
なお、本発明の実施の形態４に係る半導体装置４０では、ＮＰＮトランジスタ４１およびＮＰＮトランジスタ４３を電力素子１に設けたが、本発明はこれに限定されるものではなく、電力素子１および回路素子２以外に設けてもよい。
また、ＮＰＮトランジスタ４１およびＮＰＮトランジスタ４３は、必要な性能を得るため、電力素子１および回路素子２と別の製造工程で形成することが望ましい。しかし、十分な性能が得られるのであれば、ＮＰＮトランジスタ４１およびＮＰＮトランジスタ４３は、電力素子１または回路素子２と同じ製造工程で形成してもよい。また、ＮＰＮトランジスタ４１およびＮＰＮトランジスタ４３を電力素子１に形成することで、電力素子１を構成する他の素子と同じ製造工程で形成することができ、製造コストを低減することができる。
さらに、ＮＰＮトランジスタ４１は、エミッタ電極に接続された電流源４５によって半導体基板３から電流を引抜いているが、電流源４５に代えて抵抗素子をエミッタ電極に接続して、半導体基板３から電流を引抜いてもよい。なお、ＮＰＮトランジスタ４１のエミッタ電極に抵抗素子を接続した場合に比べて、電流源４５を接続した方が回路構成のサイズを縮小することができる。
また、複数のツェナーダイオード４７は、ポリツェナーダイオードとして半導体基板３上に形成してもよい。同様に、電流源４５に代えてＮＰＮトランジスタ４１のエミッタ電極に接続する抵抗素子もポリシリコン抵抗として半導体基板３上に形成してもよい。
（実施の形態５）
図８は、本発明の実施の形態５に係る半導体装置の構成を示す概略図である。図８に示す半導体装置５０は、電力用であり、接続する負荷に電力を供給する電力素子１と、電力素子１を制御する回路素子２とを同一の半導体基板３に形成してある。さらに、半導体基板３には、電力素子１を形成した一面に、電力素子１および回路素子２に対し独立して配置したｐ型の半導体層４が形成してある。また、半導体装置５０は、半導体層４内に、ｎ型の半導体層２１を形成してある。
なお、本発明の実施の形態５に係る半導体装置５０は、実施の形態２に係る半導体装置２０および実施の形態４に係る半導体装置４０と同じ構成要素について同じ符号を付して、詳細な説明を省略する。
電力素子１には、図６に示す半導体装置４０と同様に、ＮＰＮトランジスタ４１，４３、ＰＮＰトランジスタ４２，４４を含んでいる。なお、図示していないが、電力素子１には、図１で示したように、ｐ型の半導体層１ａ内に、ｎ型のソース・ドレイン領域１ｂを有するＭＯＳトランジスタ１ｃが形成してある。
また、図３に示す半導体装置２０と同様、ｐ型の半導体層４内にｎ型の半導体層２１を形成してあるので、ｎ型の半導体層２１と、ｐ型の半導体層４と、ｎ型の半導体基板３とで構成されるＮＰＮトランジスタ２２が半導体基板３に形成される。
図８には図示していないが、半導体装置５０には、半導体基板３および半導体層１ｆ，４と接続する外部回路を備えている。外部回路を含めた半導体装置５０の等価回路を説明する。図９は、本発明の実施の形態５に係る半導体装置５０の回路構成を示す回路図である。
図９に示す外部回路９は、電源９ａと、電源９ａに一端を接続する抵抗素子９ｂと、抵抗素子９ｂの他端にアノード電極を接続するダイオード９ｃと、ダイオード９ｃのカソード電極にアノード電極を接続し、カソード電極をＧＮＤ接地するダイオード９ｄとを有している。また、抵抗素子９ｂの他端は、ＮＰＮトランジスタ４１のベース電極（半導体層１ｆ）と電気的に接続してある。さらに、抵抗素子９ｂの一端は、ＮＰＮトランジスタ２２のコレクタ電極（半導体層２１）と電気的に接続し、抵抗素子９ｂの他端は、ＮＰＮトランジスタ２２のベース電極（半導体層４）と電気的に接続してある。
実施の形態４に係る半導体装置４０では、負電流が流れた場合、抵抗素子９ｂを流れる電流が大きくなると、抵抗素子９ｂによる電圧降下によってダイオード９ｃのアノード電極の電位、つまりＮＰＮトランジスタ４１のベース電極の電位が下がる。
ＮＰＮトランジスタ４１のベース電極の電位が下がると、半導体基板３の電位が、半導体層２ａの電位に対して低下するため、寄生ＮＰＮトランジスタ７が作動する。つまりは、抵抗素子９ｂによる電圧降下が大きくなることで、半導体装置４０が誤動作する恐れがある。
そこで、半導体装置５０では、ｐ型の半導体層４内にｎ型の半導体層２１を形成しＮＰＮトランジスタ２２を構成することで、抵抗素子９ｂへ流れる電流を低減することができ、抵抗素子９ｂでの電圧降下を抑制できる。そのため、半導体装置５０では、負電流が流れた場合でも、実施の形態４に係る半導体装置４０の構成を用いた場合に比べて、抵抗素子９ｂでの電圧降下を抑制し、寄生ＮＰＮトランジスタ７の作動を抑えることができる。
以上のように、本発明の実施の形態５に係る半導体装置５０では、半導体装置４０の構成に加えてＮＰＮトランジスタ２２を設けることで、抵抗素子９ｂによる電圧降下を抑制して寄生ＮＰＮトランジスタ７を作動させず、半導体装置５０の誤動作をより確実に防止する。
（実施の形態６）
図１０は、本発明の実施の形態６に係る半導体装置６０の回路構成を示す回路図である。図１０に示す半導体装置６０は、外部回路９以外の構成が実施の形態５に係る半導体装置５０と同じであるため、半導体装置５０と同じ構成要素について同じ符号を付して、詳細な説明を省略する。
図１０に示す外部回路９は、電源９ａと、電源９ａに一端を接続する抵抗素子９ｂと、抵抗素子９ｂの他端にアノード電極を接続するダイオード９ｃと、ダイオード９ｃのカソード電極にアノード電極を接続し、カソード電極をＧＮＤ接地するダイオード９ｄとを有している。さらに、外部回路９は、ＮＰＮトランジスタ４３のエミッタ電極に、一端を接続する抵抗素子９ｅと、抵抗素子９ｅの他端にアノード電極を接続し、抵抗素子９ｂの一端にカソード電極を接続したダイオード９ｆとを有している。また、外部回路９は、電源９ａに対して並列に接続した容量素子９ｇと、容量素子９ｇに対して並列に接続したツェナーダイオード９ｈと、電源９ａとツェナーダイオード９ｈとの間に接続した抵抗素子９ｉとを有している。
抵抗素子９ｂの他端は、ＮＰＮトランジスタ４１のベース電極（半導体層１ｆ）と電気的に接続してある。さらに、抵抗素子９ｂの一端は、ＮＰＮトランジスタ２２のコレクタ電極（半導体層２１）と電気的に接続し、抵抗素子９ｂの他端は、ＮＰＮトランジスタ２２のベース電極（半導体層４）と電気的に接続してある。
半導体装置６０では、ＮＰＮトランジスタ４３のエミッタ電極に接続されている抵抗素子９ｅがダイオード９ｆに流れる電流を制限している。また、ツェナーダイオード９ｈは、電源９ａの電圧（たとえば１４Ｖ）に対し、たとえば７Ｖ程度でクランプする。
ＮＰＮトランジスタ４３のエミッタ電極の電位が、容量素子９ｇのキャパシタ電位より高い場合、容量素子９ｇへ充電が行なわれ、容量素子９ｇに充電した電荷を、制御回路などを含む回路素子２の電源として用いることもできる。なお、容量素子９ｇのキャパシタ電圧は、ツェナーダイオード９ｈでクランプされるため最大７Ｖ程度までしか上昇することがなく、電源９ａ側へ容量素子９ｇのキャパシタ電流が逆流することはない。
以上のように、半導体装置６０では、容量素子９ｇに充電した電荷を利用するため、電源９ａ直近の抵抗素子９ｉで消費される電力を低減することができ、回路全体の消費電力を抑制することができる。
なお、半導体装置６０では、負電流が流れた場合でも、ダイオード９ｆを設けているので、ＮＰＮトランジスタ４３のエミッタ電極へ電流が流れることがなく、ＮＰＮトランジスタ２２の動作により、抵抗素子９ｂによる電圧降下を抑制して寄生ＮＰＮトランジスタ７を作動させず、半導体装置６０の誤動作を防止する。
また、抵抗素子９ｂ，９ｅ，９ｉは、ポリシリコン抵抗として半導体基板３上に形成してもよい。同様に、ダイオード９ｃ，９ｄ，９ｆも、拡散ダイオードとして半導体基板３上に形成してもよい。さらに、容量素子９ｇは、シリコン基板とポリシリコンを利用したコンデンサとして半導体基板３上に形成してもよい。同様に、ツェナーダイオード９ｈも、ポリツェナーダイオードとして半導体基板３上に形成してもよい。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した実施の形態ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
１ 電力素子、４，５，２１ 半導体層、７ 寄生ＮＰＮトランジスタ、２２，４１，４３ ＮＰＮトランジスタ、４２，４４ ＰＮＰトランジスタ、１ｄ，２ｈ，２ｇ ゲート電極、２ 回路素子、３ 半導体基板、６ 裏面電極、８，９ｃ，９ｄ，９ｆ ダイオード、９ 外部回路、９ａ 電源、９ｂ，９ｅ，９ｉ 抵抗素子、９ｇ 容量素子、９ｈ，４７ ツェナーダイオード、１０，２０，４０，５０，６０ 半導体装置、４５ 電流源、４６ 機能回路。

Claims (8)

  1. 第１導電型の半導体基板と、
    前記半導体基板の一面に形成し、接続する負荷に電力を供給する電力素子と、
    前記電力素子を形成した前記半導体基板の前記一面に形成し、第１導電型のソース・ドレイン領域を有するＭＯＳトランジスタを少なくとも１つ含む回路素子と、
    前記電力素子を形成した前記半導体基板の前記一面に形成し、前記電力素子および前記回路素子に対し独立して配置した第２導電型の第１半導体層と、
    前記半導体基板および前記第１半導体層と電気的に接続する外部回路と
    を備え、
    前記外部回路は、第１電源と、前記第１電源に一端を接続する第１抵抗素子と、前記第１抵抗素子の他端にアノード電極を接続し、カソード電極をＧＮＤ接地する第１ダイオードとを有し、
    前記第１抵抗素子の他端に前記第１半導体層を接続する、半導体装置。
  2. 前記外部回路の前記第１抵抗素子および前記第１ダイオードのうち少なくとも一方を、前記半導体基板内に形成してある、請求項１に記載の半導体装置。
  3. 前記第１半導体層内に形成した第１導電型の第２半導体層をさらに備え、
    前記第２半導体層と、前記第１半導体層と、前記半導体基板とで第１トランジスタを構成し、
    前記第１抵抗素子の一端に前記第２半導体層を接続し、前記第１抵抗素子の他端に前記第１半導体層を接続する、請求項１または請求項２に記載の半導体装置。
  4. 前記電力素子を形成した前記半導体基板の前記一面に形成し、少なくとも前記回路素子および前記第１半導体層に対し独立して配置した第２導電型の第３半導体層と、
    前記第３半導体層内に形成した第１導電型の第４半導体層と、
    前記電力素子を形成した前記半導体基板の前記一面に形成し、少なくとも前記回路素子、前記第１半導体層および前記第３半導体層に対し独立して配置した第２導電型の第５半導体層と、
    前記第５半導体層内に形成した第１導電型の第６半導体層とをさらに備え、
    前記第４半導体層と、前記第３半導体層と、前記半導体基板とで第２トランジスタを、前記第６半導体層と、前記第５半導体層と、前記半導体基板とで第３トランジスタをそれぞれ構成し、
    前記第２トランジスタおよび前記第３トランジスタのコレクタ電極は、前記半導体基板を介して接続し、
    前記第１抵抗素子の他端に、前記第２トランジスタのベース電極を接続し、前記第２トランジスタのエミッタ電極に第２電源または第２抵抗素子を接続する、請求項３に記載の半導体装置。
  5. 前記第３トランジスタのエミッタ電極に、一端を接続する第３抵抗素子と、
    前記第３抵抗素子の他端にアノード電極を接続し、前記第１抵抗素子の一端にカソード電極を接続した第２ダイオードと、
    前記第１電源に対して並列に接続した容量素子と、
    前記容量素子に対して並列に接続した第３ダイオードと、
    前記第３ダイオードと前記第１電源との間に接続した第４抵抗素子と
    をさらに備える、請求項４に記載の半導体装置。
  6. 前記第２抵抗素子、前記第３抵抗素子、前記第２ダイオード、前記第３ダイオードおよび前記容量素子のうち少なくとも１つは、前記半導体基板内に形成してある、請求項５に記載の半導体装置。
  7. 前記第１トランジスタ、前記第２トランジスタおよび前記第３トランジスタは、前記電力素子に形成する、請求項４〜請求項６のいずれか１項に記載の半導体装置。
  8. 前記第１半導体層内に形成した第１導電型の第２半導体層と、
    前記電力素子を形成した前記半導体基板の前記一面に形成し、少なくとも前記回路素子および前記第１半導体層に対し独立して配置した第２導電型の第３半導体層と、
    前記第３半導体層内に形成した第１導電型の第４半導体層とをさらに備え、
    前記第２半導体層と、前記第１半導体層と、前記半導体基板とで第１トランジスタを、前記第４半導体層と、前記第３半導体層と、前記半導体基板とで第２トランジスタをそれぞれ構成し、
    前記第１トランジスタおよび前記第２トランジスタのコレクタ電極は、前記半導体基板を介して接続し、
    前記第１抵抗素子の他端に、前記第１トランジスタのベース電極を接続し、前記第１トランジスタのエミッタ電極に第２電源または第２抵抗素子を接続する、請求項１に記載の半導体装置。
JP2011234814A 2011-10-26 2011-10-26 半導体装置 Active JP5618963B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2011234814A JP5618963B2 (ja) 2011-10-26 2011-10-26 半導体装置
US13/534,695 US8536655B2 (en) 2011-10-26 2012-06-27 Semiconductor device with power element and circuit element formed within the same semiconductor substrate
DE102012218765.0A DE102012218765B4 (de) 2011-10-26 2012-10-15 Halbleitervorrichtung mit innerhalb desselben Halbleitersubstrats ausgebildetem Leistungselement und Schaltungselement
CN201210416161.XA CN103077946B (zh) 2011-10-26 2012-10-26 在同一半导体衬底内形成电力和电路元件的半导体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2011234814A JP5618963B2 (ja) 2011-10-26 2011-10-26 半導体装置

Publications (3)

Publication Number Publication Date
JP2013093448A JP2013093448A (ja) 2013-05-16
JP2013093448A5 JP2013093448A5 (ja) 2014-01-30
JP5618963B2 true JP5618963B2 (ja) 2014-11-05

Family

ID=48084554

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011234814A Active JP5618963B2 (ja) 2011-10-26 2011-10-26 半導体装置

Country Status (4)

Country Link
US (1) US8536655B2 (ja)
JP (1) JP5618963B2 (ja)
CN (1) CN103077946B (ja)
DE (1) DE102012218765B4 (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9391448B2 (en) * 2013-09-17 2016-07-12 The Boeing Company High current event mitigation circuit
JP5989265B2 (ja) * 2014-05-30 2016-09-07 三菱電機株式会社 電力用半導体素子の駆動回路
EP3382750B1 (en) * 2015-12-28 2020-10-14 Rohm Co., Ltd. Semiconductor device
JP7227117B2 (ja) * 2019-11-08 2023-02-21 株式会社東芝 半導体装置

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4933573A (en) * 1987-09-18 1990-06-12 Fuji Electric Co., Ltd. Semiconductor integrated circuit
JPH06350032A (ja) 1993-06-08 1994-12-22 Toshiba Corp 半導体装置の配線構体
US5467050A (en) * 1994-01-04 1995-11-14 Texas Instruments Incorporated Dynamic biasing circuit for semiconductor device
JP3400853B2 (ja) * 1994-04-27 2003-04-28 三菱電機株式会社 半導体装置
JP3532276B2 (ja) * 1995-01-06 2004-05-31 株式会社ルネサステクノロジ 基板バイアス回路
JP4128700B2 (ja) * 1999-09-08 2008-07-30 ローム株式会社 誘導性負荷駆動回路
JP4607291B2 (ja) 2000-06-29 2011-01-05 三菱電機株式会社 半導体装置
JP2005252044A (ja) * 2004-03-05 2005-09-15 Fujitsu Ten Ltd 半導体集積回路の寄生トランジスタ発生防止装置、及び半導体集積回路の寄生トランジスタ発生防止方法
JP2006156959A (ja) 2004-10-26 2006-06-15 Matsushita Electric Ind Co Ltd 半導体装置
US7173315B2 (en) 2004-10-26 2007-02-06 Matsushita Electric Industrial Co., Ltd. Semiconductor device
JP2006332539A (ja) * 2005-05-30 2006-12-07 Sanken Electric Co Ltd 半導体集積回路装置
JP5011748B2 (ja) * 2006-02-24 2012-08-29 株式会社デンソー 半導体装置
JP2008140824A (ja) * 2006-11-30 2008-06-19 Toshiba Corp 半導体装置
JP2008311300A (ja) * 2007-06-12 2008-12-25 Toyota Motor Corp パワー半導体装置、パワー半導体装置の製造方法、およびモータ駆動装置
JP2010118548A (ja) * 2008-11-13 2010-05-27 Mitsubishi Electric Corp 半導体装置
JP5423377B2 (ja) 2009-12-15 2014-02-19 三菱電機株式会社 イグナイタ用電力半導体装置

Also Published As

Publication number Publication date
US20130106499A1 (en) 2013-05-02
JP2013093448A (ja) 2013-05-16
DE102012218765A1 (de) 2013-05-02
DE102012218765B4 (de) 2019-02-07
CN103077946B (zh) 2015-09-16
US8536655B2 (en) 2013-09-17
CN103077946A (zh) 2013-05-01

Similar Documents

Publication Publication Date Title
JP4942007B2 (ja) 半導体集積回路
JP5438469B2 (ja) 負荷駆動装置
JP6213136B2 (ja) 半導体装置
US7456441B2 (en) Single well excess current dissipation circuit
JP4383159B2 (ja) チャージポンプ回路
JP7031983B2 (ja) ボルテージレギュレータ
JP5618963B2 (ja) 半導体装置
TWI765956B (zh) 半導體裝置
JP2006080160A (ja) 静電保護回路
JP4775684B2 (ja) 半導体集積回路装置
JP6397926B2 (ja) センサ装置
JP2006269902A (ja) 半導体集積回路
JP4723443B2 (ja) 半導体集積回路
JP2019103015A (ja) 電源逆接続保護機能を備えた負荷駆動回路
JP3739365B2 (ja) 半導体装置
WO2022134606A1 (zh) 静电保护结构、静电保护电路、芯片
JP3680036B2 (ja) 半導体回路、及び、フォトカップラー
JP4775682B2 (ja) 半導体集積回路装置
KR20120068142A (ko) 방전소자
KR101349998B1 (ko) 정전기 방전 보호 장치
JP2007189048A (ja) 半導体装置
JP2010177561A (ja) 半導体装置
JP2014053497A (ja) Ｅｓｄ保護回路
JP5252830B2 (ja) 半導体集積回路
JP2005109051A (ja) 半導体集積回路装置

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20131206

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20131206

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20140417

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140422

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140530

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140819

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140916

R150 Certificate of patent or registration of utility model

Ref document number: 5618963

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250