JP3532276B2 - 基板バイアス回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体記憶装置に用い
る基板バイアス回路に関し、特にＤＲＡＭに用いられる
基板バイアス回路に関する。

【０００２】

【従来の技術】従来の技術について説明する。従来の基
板バイアス回路は、例えば、特開昭５７−３９５６６に
示されているように、接地電位端と半導体基板の基板電
位端との間に所定数のＭＯＳトランジスタよりなるクラ
ンプ回路を接続して、基板電位を常に一定値にクランプ
することによって基板電位の安定化を図っていた。

【０００３】

【発明が解決しようとする課題】しかしながら、上述の
クランプ回路では、基板電位が負方向に下降する場合
は、基板電位をクランプして、基板電位が負電圧方向に
深くなるになることを防止できるが、基板電位が正方向
に上昇する場合は、基板電位をクランプできず、基板電
位が正電圧になるという問題がある。

【０００４】基板電位が正方向に上昇する場合の例とし
て、特開昭６１−４９４５６に示されているように、電
源投入時に基板電圧が正方向に上昇するために、突入電
流が生じ、場合によっては、永久破壊を引き起こす。

【０００５】この発明は、以上のような問題を解決する
ためになされたものであり、電源電圧の立上り時に基板
電位が正電圧になることを防止する基板バイアス回路を
得ることを目的とする。

【０００６】

【課題を解決するための手段】本発明の請求項１に係る
課題解決手段は、接地電位端と基板電位端との間に接続
され、基板電位が負方向に深くなることを防止する負電
圧バイアスクランプ回路を備えた基板バイアス回路であ
って、前記負電圧バイアスクランプ回路は、前記基板電
位端側と前記接地電位端側とを導通状態にすることが可
能な導通回路と、電源電圧の立上りに応答して、前記導
通回路に前記基板電位端側と前記接地電位端側とを導通
状態にさせるための導通制御信号である第１制御信号を
生成する導通制御信号生成回路とを備え、前記基板バイ
アス回路は、前記電源電圧の立ち上がりから所定の所要
時間の間は第１レベルになり、その後は前記第１レベル
とは異なる第２レベルになる第２制御信号を生成するパ
ワーオンリセット回路を備え、前記導通回路は、前記第
１制御信号を制御電極に受けると、前記基板電位端側に
接続する第１電流電極と前記接地電位端側に接続する第
２電流電極との間を導通状態にする第１のトランジスタ
と、前記第２制御信号を受ける制御電極、前記第１のト
ランジスタの制御電極に接続する第１電流電極、並びに
前記第１のトランジスタの第２電流電極に接続する第２
電流電極を有する第２のトランジスタとを備え、前記第
２のトランジスタは、前記第２制御信号が前記第１レベ
ルの間は、前記第１のトランジスタの制御端子と第２電
流電極間を非導通状態することによって、前記第１のト
ランジスタの制御電極が前記第１制御信号を受けるよう
にし、前記第２制御信号が前記第２レベルになると、前
記第１のトランジスタの制御端子と第２電流電極間を導
通状態にすることによって、前記第１のトランジスタに
前記基板電位の負電圧バイアスをクランプさせる。

【０００７】

【０００８】

【０００９】

【００１０】

【００１１】本発明の請求項２に係る課題解決手段にお
いて、前記導通制御信号生成回路は、一端が電源電位端
に接続された容量を備え、前記容量の他端から前記第１
制御信号を出力する。

【００１２】本発明の請求項３に係る課題解決手段にお
いて、前記導通制御信号生成回路は、第１電流電極が電
源電位端に接続され、第２電流電極から前記第１制御信
号を出力し、制御電極に前記第２制御信号を受ける第３
のトランジスタを備える。

【００１３】本発明の請求項４に係る課題解決手段にお
いて、前記パワーオンリセット回路は、前記電源電圧の
立上りの緩急に依存せず、前記第２制御信号を出力する
ことを特徴とする。また、本発明の請求項５に係る課題
解決手段において、前記負電圧バイアスクランプ回路
は、前記導通回路および前記導通制御信号生成回路の組
を複数有し、前記複数の導通回路それぞれの前記第１の
トランジスタは、前記接地電位端と前記基板電位端との
間に互いに直列に接続される。

【００１４】

【作用】本発明請求項１に係る基板バイアス回路では、
第２のトランジスタは、第２制御信号が第１レベルの間
は、第１のトランジスタの制御電極が第１制御信号を受
けるようにし、第２制御信号が第２レベルになると、第
１のトランジスタに基板電位の負電圧バイアスをクラン
プさせる。つまり、当該基板バイアス回路は、基板電位
が負方向に深くなることを防止し、電源電圧の立上り状
態の期間においては、負電圧バイアスクランプ回路が基
板電位端と接地電位端を導通状態にする。

【００１５】

【００１６】

【００１７】

【００１８】

【００１９】本発明請求項２に係る基板バイアス回路で
は、容量は交流に対しては、その両端が導通状態になる
ため、電源の立上り状態に対しては、その電源電圧が容
量を介して、第１制御信号として、出力される。また、
電源が安定状態に対しては、容量は非導通状態になるた
め、第１制御信号を出力しない。

【００２０】本発明請求項３に係る基板バイアス回路で
は、パワーオンリセット回路が出力する第２制御信号が
第１レベルの場合、第３のトランジスタは導通状態にな
り、電源電圧が第３のトランジスタを介して、第１制御
信号として、出力される。また、第２制御信号が第２レ
ベルの場合、第３のトランジスタは非導通状態になるた
め、第１制御信号を出力しない。

【００２１】本発明請求項４に係る基板バイアス回路で
は、前記パワーオンリセット回路は、電源電圧の立上り
の緩急に依存せずに、第２制御信号を出力するため、そ
の制御信号を受ける負電圧バイアスクランプ回路は、実
の電源の立上り時において、正確にその制御信号に基づ
いて電源の立上り状態を知ることができ、負電圧バイア
スクランプ回路が果たすべき電源電圧の立上り状態にお
ける基板電位端と接地電位端とを導通にすることを正確
に行なう。また、本発明請求項５に係る基板バイアス回
路では、接地電位端と基板電位端との間に互いに直列に
接続された複数の第１トランジスタを介して、基板電位
が負方向に深くなることを防止し、電源電圧の立上り状
態の期間においては、負電圧バイアスクランプ回路が基
板電位端と接地電位端を導通状態にする。

【００２２】

【実施例】

｛第１の実施例｝本発明の第１の実施例について説明す
る。図１は本発明の第１の実施例における基板バイアス
回路の構成を示す図である。図１中の１はリング発振
器、２はバッファ回路、３はポンプ回路、１１、１２、
１３及び１４はｎチャンネルのＭＯＳ型のＦＥＴ、１
５、１６はコンデンサ、１０は基板バイアス発生回路、
３０はシャント機能付負電圧バイアスクランプ回路、４
０はパワーオンリセット回路、ＶBBは基板電位端、オー
バーラインが付されているＰＯＲはＰＯＲＢ信号出力端
子（他の図面においても以下同様）、ＶCCは電源電位
端、ＧＮＤは接地電位端である。

【００２３】まず図１に示す基板バイアス回路の構成に
ついて説明する。リング発振器１の出力端子はバッファ
回路２に入力され、バッファ回路２の出力端子はポンプ
回路３の入力端子に接続され、ポンプ回路３が生成する
出力信号は基板電位端ＶBBに出力される。リング発振器
１、バッファ回路２及びポンプ回路３より基板バイアス
発生回路１０を構成する。パワーオンリセット回路４０
が生成するＰＯＲＢ信号はＰＯＲＢ信号出力端子に出力
される。

【００２４】ＦＥＴ１１のソースは基板電位端ＶBBに接
続され、ＦＥＴ１１のドレインはＦＥＴ１２のソース及
びＦＥＴ１３のドレインに接続され、ＦＥＴ１１のゲー
トはＦＥＴ１３のソース及びコンデンサ１５の一端に接
続されている。ＦＥＴ１２のドレインはＦＥＴ１４のド
レイン及び接地電位端ＧＮＤに接続され、ＦＥＴ１２の
ゲートは、ＦＥＴ１４のソース及びコンデンサ１６の一
端に接続されている。ＦＥＴ１３のゲートはＰＯＲＢ信
号出力端子及びＦＥＴ１４のゲートに接続されている。
コンデンサ１５及びコンデンサ１６の他端は電源電位端
ＶCCに接続されている。

【００２５】ＦＥＴ１１、ＦＥＴ１２、ＦＥＴ１３、Ｆ
ＥＴ１４、コンデンサ１５及びコンデンサ１６よりシャ
ント機能付負電圧バイアスクランプ回路３０を構成す
る。ＦＥＴ１１及びＦＥＴ１３により一つの導通回路を
構成する。ＦＥＴ１２及びＦＥＴ１４により一つの導通
回路を構成する。コンデンサ１５のみより一つの導通制
御信号生成回路を構成する。コンデンサ１６のみより一
つの導通制御信号生成回路を構成する。また図示してい
ないが基板電位端ＶBBはＤＲＡＭメモリセル等が配置さ
れた基板電位端に接続されている。

【００２６】次に基板バイアス発生回路１０について図
２を参照して詳細に説明する。図２は基板バイアス発生
回路１０の構成を詳細に示した図である。図２中の１
ａ、１ｂ及び１ｃはインバータ回路、２ａはバッファ、
３ａはコンデンサ、３ｂ及び３ｃはｎチャンネルのＭＯ
Ｓ型のＦＥＴ、その他の各符号は図１に示す各符号に対
応している。

【００２７】図２に示すように、インバータ回路１ａの
出力端子をインバータ回路１ｂの入力端子に接続し、イ
ンバータ回路１ｂの出力端子をインバータ回路１ｃの入
力端子に接続し、インバータ回路１ｃの出力端子をイン
バータ回路１ａの入力端子に接続する。このようにリン
グ発振器１はインバータ回路１ａ、インバータ回路１ｂ
及びインバータ回路１ｃをリング状に接続した回路であ
るが、インバータ回路が奇数個リング状に接続してあれ
ばよい。リング発振器１の接続ノードのうちの一つをバ
ッファ２ａの入力端子に接続する。バッファ２ａのみよ
りバッファ回路２を構成する。

【００２８】バッファ２ａの出力端子はコンデンサ３ａ
の一端に接続され、コンデンサ３ａの他端はＦＥＴ３ｂ
のドレイン、ＦＥＴ３ｂのゲート及びＦＥＴ３ｃのドレ
インに接続されている。ＦＥＴ３ｂのソースは接地電位
端ＧＮＤに接続されている。ＦＥＴ３ｃのゲートはＦＥ
Ｔ３ｃのソースと基板電位端ＶBBに接続されている。コ
ンデンサ３ａ、ＦＥＴ３ｂ及びＦＥＴ３ｃからポンプ回
路３を構成する。

【００２９】次に基板バイアス発生回路１０の動作につ
いて説明する。インバータ回路１ｃの出力端子から発振
信号を取り出して、バッファ回路２に入力する。発振信
号は、通常、”Ｈ”レベルと”Ｌ”レベルとの電位差が
小さいため、バッファ回路２に入力して、増幅し、その
増幅した発振信号をポンプ回路３に入力する。ポンプ回
路３はコンデンサ３ａの一端に増幅された発振信号を受
けることにより、基板電位端ＶBBに接地電位端ＧＮＤよ
り低い負電圧を基板電位端ＶBBに出力する。

【００３０】次にパワーオンリセット回路４０について
説明する。一般にパワーオンリセット回路４０は半導体
集積回路の初期設定に使用されており、電源の立上りに
応答し、電源の立上げから電源電圧が安定が安定した
後、所定の所要時間の経過し、所定レベルの信号を生成
して出力し、その信号に基づいて、初期設定を行うもの
である。

【００３１】パワーオンリセット回路４０の一例として
図３にパワーオンリセット回路４０の内部の構成を示
す。図３中の４０ａは抵抗器、４０ｂはコンデンサ、４
０ｃ及び４０ｄはインバータ回路、ａは抵抗器４０ａと
コンデンサ４０ｂとの接続点、その他の各符号は図１中
の各符号に対応している。抵抗器４０ａの一端は電源電
位端ＶCCに接続され、抵抗器４０ａの他端はコンデンサ
４０ｂの一端及びインバータ回路４０ｃの入力端子に接
続されている。コンデンサ４０ｂの他端は接地電位端Ｇ
ＮＤに接続されている。インバータ回路４０ｃの出力端
子はインバータ回路４０ｄの入力端子に接続され、イン
バータ回路４０ｄの出力端子はＰＯＲＢ信号出力端子に
接続されている。

【００３２】電源電位端ＶCCに電源電圧が立ち上がると
接続点ａに発生する過渡反応による過渡電圧が発生し、
その過渡電圧をインバータ回路４０ｃ及びインバータ回
路４０ｄを介してＰＯＲＢ信号を生成しＰＯＲＢ信号出
力端子に出力する。図４は基板バイアス回路の電源電位
端ＶCC、ＰＯＲＢ信号出力端子、ＦＥＴ１１のゲート及
びＦＥＴ１２のゲートの動作波形を示す図である。図４
に示すように、ＰＯＲＢ信号は電源の立上りから所定時
間経過前までは、”Ｌ”レベルの電圧を出力し、所定時
間が経過すると”Ｈ”レベルの電圧を出力する。

【００３３】次にシャント機能付負電圧バイアスクラン
プ回路３０の動作について図１及び図４を参照して説明
する。まず電源電位端ＶCCの電圧値が電源の立上りから
の電源電圧（ｂ点）に達するまでの電源電圧の立上り状
態の場合を説明する。パワーオンリセット回路４０のＰ
ＯＲＢ出力は”Ｌ”レベルのため、ＦＥＴ１３及びＦＥ
Ｔ１４はソース・ドレイン間が非導通状態であり、ＦＥ
Ｔ１１及びＦＥＴ１２のゲート電圧に影響を与えない。
一方、電源電位端ＶCCの電圧が立上り状態の場合はコン
デンサ１５及びコンデンサ１６のインピーダンスが低い
ため、コンデンサ１５を介してＦＥＴ１１のゲート電圧
が、コンデンサ１６を介してＦＥＴ１２のゲート電圧が
電源電位端ＶCCの電圧値に伴い上昇する。このＦＥＴ１
１、ＦＥＴ１２に印加されるゲート電圧をそれぞれ導通
制御信号と称す。ＦＥＴ１１及びＦＥＴ１２に上記ゲー
ト電圧が圧が印加されるため、ＦＥＴ１１及びＦＥＴ１
２のソース・ドレイン間とが導通し、基板電位端ＶBBと
接地電位端ＧＮＤとが導通状態になる。このように、電
源電圧の立上り状態において、シャント機能付負電圧バ
イアスクランプ回路３０には基板電位端ＶBBと接地電位
端ＧＮＤとを導通状態し、基板電圧が正電圧になること
を防止するシャント機能が働く。

【００３４】次に電源電位端ＶCCの電圧値が一定値に達
した後の定常状態について説明する。電源電位端ＶCCの
電圧が安定すると、コンデンサ１５及びコンデンサ１６
のインピーダンスが高くなるため、電源電位端ＶCCの電
圧のＦＥＴ１１及びＦＥＴ１２のゲート電圧に対する影
響はなくなる。一方、パワーオンリセット回路４０は電
源電位端ＶCCの電圧が電源電圧に達して、所定時間が経
過すると、図４に示すようにＰＯＲＢ信号が”Ｈ”レベ
ルレベルの信号に変化し、ＦＥＴ１３及びＦＥＴ１４の
ゲート電圧に印加されるため、ＦＥＴ１３及びＦＥＴ１
４のソース・ドレイン間が導通状態になって、ＦＥＴ１
１はＦＥＴ１３を介してゲート・ドレイン間が導通し、
ＦＥＴ１１のソース電位はＦＥＴ１１のドレイン電位よ
り下がり、それと共に、ＦＥＴ１２もＦＥＴ１４を介し
てゲート・ドレイン間が導通し、ＦＥＴ１２のソース電
位もＦＥＴ１２のドレイン電位より下がる。従って、基
板電位端ＶBBの電圧は、ＦＥＴ１１及びＦＥＴ１２によ
るバイアス電圧がかかり、基板電位が負方向に深くなる
ことを防止する。この状態は特開昭５７−３９５６６に
示される接地電位端ＧＮＤと基板電位端ＶBB間に設けら
れ基板電位が負方向に深くなることを防止するクランプ
回路と等価である。

【００３５】このように、電源電圧の立上り時におい
て、シャント機能付負電圧バイアスクランプ回路３０は
基板電位端ＶBBと接地電位端ＧＮＤを導通状態にするシ
ャント機能が働くことで、基板電位が正電圧になること
を防止し、電源電圧の安定状態においては、基板電位が
負方向に深くなることを防止する。

【００３６】｛第２の実施例｝次に本発明の第２の実施
例について説明する。図５は本発明の第２の実施例にお
ける基板バイアス回路の構成を示す図である。図５中の
１７及び１８はｎチャンネルのＭＯＳ型のＦＥＴ、３１
はシャント機能付き負電圧バイアスクランプ回路、４１
はＰＯＲＢ信号とその相補信号であるＰＯＲＢ信号を生
成し出力するパワーオンリセット回路、ＰＯＲはＰＯＲ
信号出力端子であり、その他の各符号は図１中の各符号
に対応している。

【００３７】図５に示す基板バイアス回路の構成につい
て説明する。基板バイアス発生回路１０が生成する出力
信号は基板電位端ＶBBに出力される。ＦＥＴ１１のソー
スは基板電位端ＶBBに接続され、ＦＥＴ１１のドレイン
はＦＥＴ１２のソース及びＦＥＴ１３のドレインに接続
され、ＦＥＴ１１のゲートはＦＥＴ１３のソース及びＦ
ＥＴ１７のドレインに接続されている。ＦＥＴ１２のド
レインは接地電位端ＧＮＤ及びＦＥＴ１４のドレインに
接続され、ＦＥＴ１２のゲートはＦＥＴ１４のソース及
びＦＥＴ１８のドレインに接続されている。ＦＥＴ１３
のゲートはＦＥＴ１４のゲート及びＰＯＲ信号出力端子
に接続されている。ＦＥＴ１７のソースは電源電位端Ｖ
CCに接続され、ＦＥＴ１７のゲートはＦＥＴ１８のゲー
ト及びＰＯＲ信号出力端子に接続されている。ＦＥＴ１
８のソースは電源電位端ＶCCに接続されている。パワー
オンリセット回路が生成するＰＯＲ信号はＰＯＲ信号出
力端子に出力され、ＰＯＲＢ信号はＰＯＲＢ信号出力端
子に出力される。

【００３８】ＦＥＴ１１、ＦＥＴ１２、ＦＥＴ１３、Ｆ
ＥＴ１４、ＦＥＴ１７及びＦＥＴ１８によりシャント機
能付負電圧バイアスクランプ回路３１を構成する。ＦＥ
Ｔ１１及びＦＥＴ１３により一つの導通回路を構成す
る。ＦＥＴ１２及びＦＥＴ１４により一つの導通回路を
構成する。ＦＥＴ１７のみより一つの導通制御信号生成
回路を構成する。ＦＥＴ１８のみより一つの導通制御信
号生成回路を構成する。また図示していないが基板電位
端ＶBBはＤＲＡＭメモリセル等が配置された基板電位端
に接続されている。

【００３９】基板バイアス発生回路１０の内部の構成及
び動作は第１の実施例の説明した内容と同様である。パ
ワーオンリセット回路４１の動作は、電源の立上りから
所定時間経過前までは、”Ｌ”レベルの電圧であり、所
定時間が経過すると”Ｈ”レベルの電圧に変化するＰＯ
ＲＢ信号を生成してＰＯＲＢ信号出力端子に出力し、Ｐ
ＯＲＢ信号の相補信号、すなわち電源の立上りから上記
の所定時間経過前までは”Ｈ”レベルの電圧であり、所
定時間経過後は”Ｌ”レベルの電圧に変化するＰＯＲ信
号を生成してＰＯＲ信号出力端子に出力する。なお電源
電圧が電源の立上りから安定状態に達した後、上記所定
時間が経過する。

【００４０】次にシャント機能付負電圧バイアスクラン
プ回路３１の動作について説明する。まず電源電位端Ｖ
CCの電圧値が電源の立上りからの電源電圧に達するまで
の電源電圧の立上り状態の場合を説明する。パワーオン
リセット回路のＰＯＲＢ出力は”Ｌ”レベルのため、Ｆ
ＥＴ１３及びＦＥＴ１４はソース・ドレイン間が非導通
状態であり、ＦＥＴ１１及びＦＥＴ１２のゲート電圧に
影響を与えない。一方、ＰＯＲ信号は”Ｈ”レベルのた
め、ＦＥＴ１７及びＦＥＴ１８のソース・ドレイン間が
導通状態となり、ＦＥＴ１７を介してＦＥＴ１１のゲー
ト電圧が、ＦＥＴ１８を介してＦＥＴ１２のゲート電圧
が電源電位端ＶCCの電圧値に伴い上昇する。このＦＥＴ
１１、ＦＥＴ１２に印加されるゲート電圧をそれぞれ導
通制御信号と称す。ＦＥＴ１１及びＦＥＴ１２に上記ゲ
ート電圧が圧が印加されるため、ＦＥＴ１１及びＦＥＴ
１２のソース・ドレイン間とが導通し、基板電位端ＶBB
と接地電位端ＧＮＤとが導通状態になる。このように、
電源電圧の立上り状態において、シャント機能付負電圧
バイアスクランプ回路３１には基板電位端ＶBBと接地電
位端ＧＮＤとを導通状態し、基板電圧が正電圧になるこ
とを防止するシャント機能が働く。

【００４１】次に電源電位端ＶCCの電圧値が一定値に達
した後の定常状態について説明する。電源電位端ＶCCの
電圧が安定した後、上述した所定時間経過前までは、依
然ＰＯＲ信号は”Ｈ”レベル、ＰＯＲＢ信号は”Ｌ”レ
ベルのため、シャント機能付負電圧バイアスクランプ回
路３１にはシャント機能が働く。上記所定時間が経過す
ると、ＰＯＲ信号は”Ｌ”レベルレに変化し、ＰＯＲＢ
信号は”Ｈ”レベルに変化する。このため、ＦＥＴ１７
及びＦＥＴ１８のソース・ドレイン間が非導通状態とな
り、電源電位端ＶCCの電圧のＦＥＴ１１及びＦＥＴ１２
のゲート電圧に対する影響はなくなる。一方、ＰＯＲＢ
信号がＦＥＴ１３及びＦＥＴ１４のゲートに印加される
ため、ＦＥＴ１３及びＦＥＴ１４のソース・ドレイン間
が導通状態になって、ＦＥＴ１１はＦＥＴ１３を介して
ゲート・ドレイン間が導通し、ＦＥＴ１１のソース電位
はＦＥＴ１１のドレイン電位より下がり、それと共に、
ＦＥＴ１２もＦＥＴ１４を介してゲート・ドレイン間が
導通し、ＦＥＴ１２のソース電位もＦＥＴ１２のドレイ
ン電位より下がる。従って、基板電位端ＶBBの電圧は、
ＦＥＴ１１及びＦＥＴ１２によるバイアス電圧がかか
り、基板電位が負方向に深くなることを防止する。この
状態は特開昭５７−３９５６６に示される接地電位端Ｇ
ＮＤと基板電位端ＶBB間に設けられ基板電位が負方向に
深くなることを防止するクランプ回路と等価である。

【００４２】このように、電源電圧の立上り時におい
て、シャント機能付負電圧バイアスクランプ回路３１は
基板電位端ＶBBと接地電位端ＧＮＤを導通状態にするシ
ャント機能が働くことで、基板電位が正電圧になること
を防止し、電源電圧の安定状態においては、基板電位が
負方向に深くなることを防止する。

【００４３】なお、シャント機能付負電圧バイアスクラ
ンプ回路３１のシャント機能を電源電圧の立上り時に機
能させるためには、電源電圧の立上り時に”Ｈ”レベル
のＰＯＲ信号を出力する応答性のよいパワーオンリセッ
ト回路４１が必要となる。ＰＯＲ信号とＰＯＲＢ信号を
出力する回路を構成するために、ＰＯＲ信号がＰＯＲＢ
信号の相補信号であることを利用して、パワーオンリセ
ット回路４０の回路に基づき、ＰＯＲ信号を生成して出
力する回路を付加して得られる回路が考えられるが、そ
の場合、作成された回路は、電源の立上りが遅い場合、
立上り時に出力されるべきＰＯＲ信号の”Ｈ”レベルの
信号が出力されないことが起こり得る。

【００４４】図６に応答性のよいパワーオンリセット回
路４１の一具体例を示す。図６中の４１ａ、４１ｂ及び
４１ｃはコンデンサ、４１ｄ、４１ｅ、４１ｆ及び４１
ｇはインバータ回路、４１ｈ、４１ｉ、４１ｊ及び４１
ｋはＦＥＴ、その他の各符号は図５中の各符号に対応し
ている。

【００４５】このパワーオンリセット回路４１はＵＳＰ
４、８１８、９０４に記載されているものであり、特徴
として、電源電圧の緩急、つまり早い立上りにも遅い立
上りにも応答し、電源電圧の立上り時が”Ｈ”レベルで
あるＰＯＲ信号が提供できることが示されいる。図７に
図６に示すパワーオンリセット回路４１の電源電圧の立
上りが遅い場合の電源電位端ＶCCの電圧とＰＯＲ信号と
ＰＯＲＢ信号の動作波形を示す。図７によると電源電圧
の遅い立上り時に応答してＰＯＲ信号が”Ｈ”レベルに
なることが示されている。従って、図６に示すパワーオ
ンリセット回路４１を用いれば、パワーオンリセット回
路４０と比較して、電源電圧ＶCCの立上りの影響をあま
り受けずにシャント機能を働かせることができる。

【００４６】｛第３の実施例｝次に本発明の第３の実施
例について説明する。図８は第３の実施例における基板
バイアス回路を示す図である。図８中の各符号は図５中
の各符号に対応している。基板バイアス発生回路１０が
生成する出力信号は基板電位端ＶBBに出力される。ＦＥ
Ｔ１１のソースは基板電位端ＶBBに接続され、ＦＥＴ１
１のドレインはＦＥＴ１２及びＦＥＴ１３のドレインに
接続され、ＦＥＴ１１のゲートはＦＥＴ１３のソース及
びＦＥＴ１７のドレインに接続されている。ＦＥＴ１２
のドレインは接地電位端ＧＮＤに接続され、ＦＥＴ１２
のゲートはＦＥＴ１７のゲート及びＰＯＲ信号出力端子
に接続されている。ＦＥＴ１３のゲートはＰＯＲＢ信号
出力端子に接続されている。ＦＥＴ１７のソースは電源
電位端ＶCCに接続されている。パワーオンリセット回路
が生成するＰＯＲ信号はＰＯＲ信号出力端子に出力さ
れ、ＰＯＲＢ信号はＰＯＲＢ信号出力端子に出力され
る。

【００４７】ＦＥＴ１１、ＦＥＴ１２、ＦＥＴ１３及び
ＦＥＴ１７よりシャント機能付負電圧バイアスクランプ
回路３２を構成する。ＦＥＴ１１及びＦＥＴ１３により
一つの導通回路を構成する。ＦＥＴ１２のみより一つの
導通回路を構成する。ＦＥＴ１７のみより一つの導通制
御信号生成回路を構成する。また図示していないが基板
電位端ＶBBはＤＲＡＭメモリセル等が配置された基板電
位端に接続されている。

【００４８】以上のようにシャント機能付負電圧バイア
スクランプ回路３２の構成は、図５に示すシャント機能
付負電圧バイアスクランプ回路３１のＦＥＴ１４及びＦ
ＥＴ１８を省略し、ＦＥＴ１２のゲートに直接パワーオ
ンリセット回路のＰＯＲ信号を受けるようにしたもので
ある。

【００４９】基板バイアス発生回路１０の構成及び動作
は第１の実施例の説明と同様である。パワーオンリセッ
ト回路４１の構成及び動作は第２の実施例の説明と同様
である。

【００５０】次にシャント機能付負電圧バイアスクラン
プ回路３２の動作について説明する。まず電源電位端Ｖ
CCの電圧値が電源の立上りからの電源電圧に達するまで
の電源電圧の立上り状態の場合を説明する。パワーオン
リセット回路４１のＰＯＲＢ出力は”Ｌ”レベルのた
め、ＦＥＴ１３はソース・ドレイン間が非導通状態であ
り、ＦＥＴ１１のゲート電圧に影響を与えない。一方、
ＰＯＲ信号は”Ｈ”レベルのため、ＦＥＴ１７のソース
・ドレイン間が導通状態となり、ＦＥＴ１１のゲート電
圧が電源電位端ＶCCの電圧値に伴い上昇する。このＦＥ
Ｔ１１及びＦＥＴ１２に印加されるゲート電圧を導通制
御信号と称す。ＦＥＴ１１に上記ゲート電圧が印加され
るため、ＦＥＴ１１のソース・ドレイン間とが導通する
と共にＦＥＴ１２も”Ｈ”レベルのＰＯＲ信号がゲート
に印加されているためにＦＥＴ１２のソース・ドレイン
間も導通し、基板電位端ＶBBと接地電位端ＧＮＤとが導
通状態になる。このように、電源電圧の立上り状態にお
いて、シャント機能付負電圧バイアスクランプ回路３２
には基板電位端ＶBBと接地電位端ＧＮＤとを導通状態
し、基板電圧が正電圧になることを防止するシャント機
能が働く。

【００５１】次に電源電位端ＶCCの電圧値が一定値に達
した後の定常状態について説明する。電源電位端ＶCCの
電圧が安定した後、所定時間経過前までは、依然ＰＯＲ
信号は”Ｈ”レベル、ＰＯＲＢ信号は”Ｌ”レベルのた
め、シャント機能付負電圧バイアスクランプ回路３２に
はシャント機能が働く。所定時間が経過すると、ＰＯＲ
信号は”Ｌ”レベルレに変化し、ＰＯＲＢ信号は”Ｈ”
レベルに変化する。このため、ＦＥＴ１７のソース・ド
レイン間は非導通状態となり、電源電位端ＶCCの電圧の
ＦＥＴ１１のゲート電圧に対する影響はなくなる。一
方、ＰＯＲＢ信号がＦＥＴ１３のゲートに印加されるた
め、ＦＥＴ１３のソース・ドレイン間が導通状態になっ
て、ＦＥＴ１１はＦＥＴ１３を介してゲート・ドレイン
間が導通し、ＦＥＴ１１のソース電位はＦＥＴ１１のド
レイン電位より下がる。それと共に、ＦＥＴ１２のゲー
トに”Ｌ”レベルのＰＯＲ信号が印加されていること
は、実質的に第２の実施例と同様にＦＥＴ１２のゲート
・ドレイン間がＦＥＴ１４を介して導通しているのと同
じ状態になるため、ＦＥＴ１２のソース電位もＦＥＴ１
２のドレイン電位より下がる。従って、基板電位端ＶBB
の電圧は、ＦＥＴ１１及びＦＥＴ１２によるバイアス電
圧がかかり、基板電位が負方向に深くなることを防止す
る。

【００５２】このように、電源電圧の立上り時におい
て、シャント機能付負電圧バイアスクランプ回路３２は
基板電位端ＶBBと接地電位端ＧＮＤを導通状態にするシ
ャント機能が働くことで、基板電位が正電圧になること
を防止し、電源電圧の安定状態においては、基板電位が
負方向に深くなることを防止する。さらに、シャント機
能付負電圧バイアスクランプ回路３２は図１に示すシャ
ント機能付負電圧バイアスクランプ回路３０及び図５に
示すシャント機能付負電圧バイアスクランプ回路３１に
比べ、少ない素子数で、シャント機能付負電圧バイアス
クランプ回路３２が得られる。

【００５３】｛第４の実施例｝次に本発明の第４の実施
例について説明する。図９は第４の実施例における基板
バイアス回路を示す図である。図９中のＦＥＴ１９はｐ
チャンネルのＭＯＳ型のＦＥＴ、３３はシャント機能付
負電圧バイアス発生回路、その他の各符号は図８中の各
符号に対応している。図９の基板バイアス回路の構成
は、図８に示す基板バイアス回路と主たる構成は同じで
あり、図８のＦＥＴ１７のゲートとＰＯＲ信号出力端子
との接続状態をＦＥＴ１７のゲートとＰＯＲＢ信号出力
端子との接続状態に変更し、それからＦＥＴ１７をＦＥ
Ｔ１９に置き換えて得られる。ＦＥＴ１１、ＦＥＴ１
２、ＦＥＴ１３及びＦＥＴ１９よりシャント機能付負電
圧バイアスクランプ回路３３を構成する。またＦＥＴ１
９のみにより導通制御信号生成回路を構成する。

【００５４】基板バイアス発生回路１０の構成及び動作
は第１の実施例の説明と同様である。パワーオンリセッ
ト回路４１の構成及び動作はは第２の実施例の説明と同
様である。

【００５５】次にシャント機能付負電圧バイアスクラン
プ回路３３の動作について説明する。主たる動作は第３
の実施例で説明したシャント機能付負電圧バイアスクラ
ンプ回路３２の動作と同様であり、異なる動作は、ＦＥ
Ｔ１７に相当するＦＥＴ１９の動作に対する制御をＰＯ
ＲＢ信号よりしていることであが、ＰＯＲＢ信号が”
Ｈ”レベル、即ち、ＰＯＲ信号が”Ｌ”レベルの場合
は、ＦＥＴ１９のソース・ドレイン間は非導通状態であ
り、ＰＯＲＢ信号が”Ｌ”レベル、即ち、ＰＯＲ信号
が”Ｈ”レベルの場合は、ＦＥＴ１９のソース・ドレイ
ン間は導通状態であるので、実質的な動作は、第３の実
施例で説明したシャント機能付負電圧バイアスクランプ
回路３２の動作と同じである。

【００５６】このシャント機能付負電圧バイアスクラン
プ回路３３によると、電源電圧の立上り時において、シ
ャント機能付負電圧バイアスクランプ回路３３は基板電
位端ＶBBと接地電位端ＧＮＤを導通状態にするシャント
機能が働くことで、基板電位が正電圧になることを防止
し、電源電圧の安定状態においては、基板電位が負方向
に深くなることを防止する。また、シャント機能付負電
圧バイアスクランプ回路３３は図１に示すシャント機能
付負電圧バイアスクランプ回路３０及び図５に示すシャ
ント機能付負電圧バイアスクランプ回路３１に比べ、少
ない素子数で、シャント機能付の負電圧バイアスクラン
プ回路が得られる。さらに、第３の実施例の場合は、Ｆ
ＥＴ１７を動作させてＦＥＴ１１を応答させる為には、
少なくともＦＥＴ１１とＦＥＴ１２のスレッショルドレ
ベルの合計された電圧がＦＥＴ１７のゲートに印加され
ないと動作を開始しない。一方、実施例４の場合は、Ｆ
ＥＴ１９を動作させてＦＥＴ１１を応答させる為には、
少なくともＦＥＴ１１のスレッショルドレベルの電圧の
みの電圧がＦＥＴ１９のゲートに印加されれば動作を開
始するため、実施例４の方が実施例３より、ＦＥＴ１１
に対する応答性が優れている。

【００５７】｛第５の実施例｝次に本発明の第５の実施
例について説明する。図１０は第５の実施例における基
板バイアス回路を示す図である。図１０中の１９及び２
０はｐチャンネルのＭＯＳ型のＦＥＴ、３４はシャント
機能付負電圧バイアス発生回路、４０はパワーオンリセ
ット回路、その他の各符号は図５中の各符号に対応して
いる。図１０の基板バイアス回路の構成は、図５に示す
基板バイアス回路と主たる構成は同じであり、図５のＦ
ＥＴ１７のゲートとＰＯＲ信号出力端子との接続状態を
ＦＥＴ１７のゲートとＰＯＲＢ信号出力端子との接続状
態に変更し、ＦＥＴ１８のゲートとＰＯＲ信号出力端子
との接続状態をＦＥＴ１８のゲートとＰＯＲＢ信号出力
端子との接続状態に変更し、それからＦＥＴ１７をＦＥ
Ｔ１９に、ＦＥＴ１８をＦＥＴ２０に、パワーオンリセ
ット回路４１をパワーオンリセット回路４０に置き換え
て得られる。

【００５８】ＦＥＴ１１、ＦＥＴ１２、ＦＥＴ１３、Ｆ
ＥＴ１４、ＦＥＴ１９及びＦＥＴ２０よりシャント機能
付負電圧バイアスクランプ回路３４を構成する。ＦＥＴ
１９のみより一つの導通制御信号生成回路を構成する。
ＦＥＴ２０のみより一つの導通制御信号生成回路を構成
する。なおパワーオンリセット回路４０をパワーオンリ
セット回路４１に置き換えて、ＰＯＲＢ信号のみを使用
した構成にしても良い。

【００５９】基板バイアス発生回路１０の構成及び動作
は第１の実施例の説明と同様である。パワーオンリセッ
ト回路の構成及び動作はは第２の実施例の説明と同様で
ある。

【００６０】次にシャント機能付負電圧バイアスクラン
プ回路３４の動作について説明する。主たる動作は第２
の実施例で説明したシャント機能付負電圧バイアスクラ
ンプ回路３１の動作と同様であり、異なる動作は、ＦＥ
Ｔ１７に相当するＦＥＴ１９の動作に対する制御をＰＯ
ＲＢ信号よりしていることであが、ＰＯＲＢ信号が”
Ｈ”レベル、即ち、ＰＯＲ信号が”Ｌ”レベルの場合
は、ＦＥＴ１９のソース・ドレイン間は非導通状態であ
り、ＰＯＲＢ信号が”Ｌ”レベル、即ち、ＰＯＲ信号
が”Ｈ”レベルの場合は、ＦＥＴ１９のソース・ドレイ
ン間は導通状態である。同様に、ＦＥＴ１８に相当する
ＦＥＴ２０の動作に対する制御をＰＯＲＢ信号よりして
いることであが、ＰＯＲＢ信号が”Ｈ”レベル、即ち、
ＰＯＲ信号が”Ｌ”レベルの場合は、ＦＥＴ２０のソー
ス・ドレイン間は非導通状態であり、ＰＯＲＢ信号が”
Ｌ”レベル、即ち、ＰＯＲ信号が”Ｈ”レベルの場合
は、ＦＥＴ２０のソース・ドレイン間は導通状態であ
る。以上のように実質的な動作は、第２の実施例で説明
したシャント機能付負電圧バイアスクランプ回路３１の
動作と同じである。

【００６１】このシャント機能付負電圧バイアスクラン
プ回路３４によると、電源電圧の立上り時において、シ
ャント機能付負電圧バイアスクランプ回路３１は基板電
位端ＶBBと接地電位端ＧＮＤを導通状態にするシャント
機能が働くことで、基板電位が正電圧になることを防止
し、電源電圧の安定状態においては、基板電位が負方向
に深くなることを防止する。

【００６２】また、第２乃至第４の実施例のシャント機
能付負電圧バイアスクランプ回路３１、３２及び３３で
は、ＰＯＲ信号を入力しているために、電源電圧の立上
りの影響を受ける。しかし第５の実施例のシャント機能
付負電圧バイアスクランプ回路３４は、ＰＯＲ信号の入
力を必要としないために、電源の立上りの影響を受けず
に、シャント機能を働かせることができる。

【００６３】また、第１の実施例では、電源電圧の立上
りの速さに応じて、コンデンサ１５及びコンデンサ１６
のインピーダンスが変化する為、電源電圧の立上りの速
さが電源の立上げ毎に違う場合、インピーダンスも立上
り毎に変化する。電源電圧をそのインピーダンスにより
変化させて得られる電圧をＦＥＴ１１及びＦＥＴ１２の
ゲートに印加するため、ＦＥＴ１１及びＦＥＴ１２の応
答も変化する。即ち、第１の実施例では、ＦＥＴ１１及
びＦＥＴ１２の応答は電源電圧の立上りの影響を受け
る。一方、第５の実施例では、ＦＥＴ１９及びＦＥＴ２
０は電源電圧の立上り開始からそれらのソース・ドレイ
ン間が導通状態であるため、電源電圧がＦＥＴ１９を介
してＦＥＴ１１に、及びＦＥＴ２０を介してＦＥＴ１２
のゲートに印加される。従って、ＦＥＴ１１及びＦＥＴ
１２の電源電圧の立上りの影響を受ずにシャント機能を
働かせることができる。

【００６４】｛変形例｝なお、第１乃至第５の実施例に
おけるシャント機能付負電圧バイアスクランプ回路に含
まれているクランプ回路は、ＦＥＴ１１及びＦＥＴ１２
のように、２個の導通回路を接地電位端ＧＮＤと基板電
位端ＶBBとの間に直列に接続して構成したものである
が、１個の導通回路をＦＥＴを接地電位端ＧＮＤと基板
電位端ＶBBとの間に接続して構成してもよく、３個以上
の導通回路を接地電位端ＧＮＤと基板電位端ＶBBとの間
に直列に接続して構成してもよい。また、その接地電位
端ＧＮＤと基板電位端ＶBBとの間に接続されるＦＥＴ
は、ｐチャンネルのＭＯＳ型のＦＥＴでも同様に構成で
きる。

【００６５】

【発明の効果】本発明の請求項１によると、第２のトラ
ンジスタは、第２制御信号が第１レベルの間は、第１の
トランジスタの制御電極が第１制御信号を受けるように
し、第２制御信号が第２レベルになると、第１のトラン
ジスタに基板電位の負電圧バイアスをクランプさせる。
それにより、基板電位が負方向に深くなることを防止
し、電源電圧の立上り状態の期間においては、基板電位
端と接地電位端とが導通することで、基板電位が正電圧
になることを防止できるという効果がある。

【００６６】

【００６７】

【００６８】

【００６９】即ち、第１及び第２のトランジスタによ
り、電源電圧の立上り状態の期間、基板電位端側と接地
電位端側とを導通状態にすることが実現でき、第１のト
ランジスタの第２電流電極の電位より第１のトランジス
タの第１電流電極の電位が下がることで、基板電位が負
方向に深くなることを防止する負電圧バイアスクランプ
回路を実現できるという効果がある。

【００７０】本発明の請求項２によると、コンデンサを
使用することにより、電源電圧が立上り状態の場合に第
１制御信号を出力できる導通制御信号生成回路を実現で
きるという効果がある。

【００７１】本発明の請求項３によると、トランジスタ
を使用することにより、電源電圧が立上り状態の場合に
第１制御信号を出力できる導通制御信号生成回路を実現
できるという効果がある。

【００７２】本発明の請求項４によると、負電圧バイア
スクランプ回路が果たすべき電源電圧の立上り状態にお
ける基板電位端と接地電位端とを導通にすることを正確
に行なえ、信頼性の高い基板バイアス回路が得られると
いう効果がある。また、本発明の請求項５によると、接
地電位端と基板電位端との間に互いに直列に接続された
複数の第１トランジスタを介して基板電位が負方向に深
くなることを防止する負電圧バイアスクランプ回路を実
現できる。

【図面の簡単な説明】

【図１】 本発明の第１の実施例における基板バイアス
回路の構成を示す図である。

【図２】 図１に示す基板バイアス発生回路の構成を詳
細に示した図である。

【図３】 図１に示すパワーオンリセット回路の構成を
詳細に示した図である。

【図４】 図１に示す基板バイアス回路の動作波形を示
す図である。

【図５】 本発明の第２の実施例における基板バイアス
回路の構成を示す図である。

【図６】 電源の立上り時の応答性のよいパワーオンリ
セット回路の一具体例をを示す図である。

【図７】 図６に示すパワーオンリセット回路の電源電
圧の立上りが遅い場合の動作波形を示す図である。

【図８】 本発明の第３の実施例における基板バイアス
回路の構成を示す図である。

【図９】 本発明の第４の実施例における基板バイアス
回路の構成を示す図である。

【図１０】 本発明の第５の実施例における基板バイア
ス回路の構成を示す図である。

【符号の説明】

１ リング発振器、１ａ，１ｂ，１ｃ インバータ回
路、２ バッファ回路、２ａ バッファ、３ ポンプ回
路、３ａ コンデンサ、３ｂ，３ｃ ＦＥＴ、１０ 基
板バイアス発生回路、１１，１２，１３，１４，１７，
１８ ＦＥＴ、１５，１６ コンデンサ、１９，２０
ＦＥＴ、３０，３１，３２，３３，３４シャント機能付
負電圧バイアスクランプ回路、４０ パワーオンリセッ
ト回路、４０ａ 抵抗器、４０ｂ コンデンサ、４０
ｃ，４０ｄ インバータ回路、４１パワーオンリセット
回路、４１ａ，４１ｂ，４１ｃ コンデンサ、４１ｄ，
４１ｅ，４１ｆ，４１ｇ インバータ回路、４１ｈ、４
１ｉ、４１ｊ、４１ｋ ＦＥＴ。

フロントページの続き (56)参考文献 特開 平２−186672（ＪＰ，Ａ) 特開 昭64−13757（ＪＰ，Ａ) 特開 平４−247652（ＪＰ，Ａ) 特開 昭60−117655（ＪＰ，Ａ) 特開 昭62−16556（ＪＰ，Ａ) 特開 昭63−246919（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/822 G11C 11/407 H01L 27/04 H02M 3/07

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】 接地電位端と基板電位端との間に接続さ
   れ、基板電位が負方向に深くなることを防止する負電圧
   バイアスクランプ回路を備えた基板バイアス回路であっ
   て、 前記負電圧バイアスクランプ回路は、前記基板電位端側と前記接地電位端側とを導通状態にす
   ることが可能な導通回路と、 電源電圧の立上りに応答して、前記導通回路に前記基板
   電位端側と前記接地電位端側とを導通状態にさせるため
   の導通制御信号である第１制御信号を生成する導通制御
   信号生成回路とを備え、 前記基板バイアス回路は、 前記電源電圧の立ち上がりから所定の所要時間の間は第
   １レベルになり、その後は前記第１レベルとは異なる第
   ２レベルになる第２制御信号を生成するパワーオンリセ
   ット回路を備え、 前記導通回路は、 前記第１制御信号を制御電極に受けると、前記基板電位
   端側に接続する第１電流電極と前記接地電位端側に接続
   する第２電流電極との間を導通状態にする第１のトラン
   ジスタと、 前記第２制御信号を受ける制御電極、前記第１のトラン
   ジスタの制御電極に接続する第１電流電極、並びに前記
   第１のトランジスタの第２電流電極に接続する第２電流
   電極を有する第２のトランジスタとを備え、 前記第２のトランジスタは、 前記第２制御信号が前記第１レベルの間は、前記第１の
   トランジスタの制御端子と第２電流電極間を非導通状態
   することによって、前記第１のトランジスタの制御電極
   が前記第１制御信号を受けるようにし、 前記第２制御信号が前記第２レベルになると、前記第１
   のトランジスタの制御端子と第２電流電極間を導通状態
   にすることによって、前記第１のトランジスタに前記基
   板電位の負電圧バイアスをクランプさせることを特徴と
   する 基板バイアス回路。
2. 【請求項２】 前記導通制御信号生成回路は、 一端が電源電位端に接続された容量を備え、前記容量の
   他端から前記第１制御信号を出力する請求項１記載の基
   板バイアス回路。
3. 【請求項３】 前記導通制御信号生成回路は、 第１電流電極が電源電位端に接続され、第２電流電極か
   ら前記第１制御信号を出力し、制御電極に前記第２制御
   信号を受ける第３のトランジスタを備える請求項１記載
   の基板バイアス回路。
4. 【請求項４】 前記パワーオンリセット回路は、前記 電源電圧の立上りの緩急に依存せず、前記第２制御
   信号を出力することを特徴とする請求項１から請求項３
   のいずれか記載の基板バイアス回路。
5. 【請求項５】 前記負電圧バイアスクランプ回路は、前
   記導通回路および前記導通制御信号生成回路の組を複数
   有し、 前記複数の導通回路それぞれの前記第１のトランジスタ
   は、前記接地電位端と前記基板電位端との間に互いに直
   列に接続される請求項１から請求項４のいずれか記載の
   基板バイアス回路。