JPH0834060B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0834060B2 JPH0834060B2 JP2164677A JP16467790A JPH0834060B2 JP H0834060 B2 JPH0834060 B2 JP H0834060B2 JP 2164677 A JP2164677 A JP 2164677A JP 16467790 A JP16467790 A JP 16467790A JP H0834060 B2 JPH0834060 B2 JP H0834060B2
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- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
- Y02E50/00—Technologies for the production of fuel of non-fossil origin
- Y02E50/30—Fuel from waste, e.g. synthetic alcohol or diesel
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- Microelectronics & Electronic Packaging (AREA)
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Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、半導体記憶装置に関し、特に、メモリセル
アレイ等の内部回路とそれから読み出したデータを外部
に出力する出力回路とでそれぞれ別個の電源を有する半
導体記憶装置においてデータ出力時に発生するノイズに
ついて対策を施した半導体記憶装置に関する。
アレイ等の内部回路とそれから読み出したデータを外部
に出力する出力回路とでそれぞれ別個の電源を有する半
導体記憶装置においてデータ出力時に発生するノイズに
ついて対策を施した半導体記憶装置に関する。
（従来の技術） 一般に、半導体記憶装置においては、チップの小型
化、高速化、高集積化等を追及して開発が進められてい
る。これに伴って、近年は非常に高性能な製品が登場し
ている。高性能な製品ほどノイズ対策を充分に考えて開
発する必要がある。即ち、例えば、高速化によって動作
時のピーク電流が増えると、電流の急激な変動により電
源ノイズが発生する。この電源ノイズ対策の一つとし
て、内部回路用と出力回路用の電源を別にし、異なる電
源の電源端子から電力を取り入れる方法が多く用いられ
ている。しかしながら、電源ノイズは必ずしも規則的に
発生するわけではない。例えば、マルチポートメモリに
おいては、各ポートが非同期に回路動作し、不規則な周
期で電源ノイズを発生する。このように非同期的な回路
動作によって不規則なノイズを発生させる装置において
は、たまたまノイズが重なって、データ出力に誤りが生
じることもある。このため、マルチポートメモリ等にお
いては、電源を別にするだけでは不足であり、更に別の
ノイズ対策を考える必要がある。
化、高速化、高集積化等を追及して開発が進められてい
る。これに伴って、近年は非常に高性能な製品が登場し
ている。高性能な製品ほどノイズ対策を充分に考えて開
発する必要がある。即ち、例えば、高速化によって動作
時のピーク電流が増えると、電流の急激な変動により電
源ノイズが発生する。この電源ノイズ対策の一つとし
て、内部回路用と出力回路用の電源を別にし、異なる電
源の電源端子から電力を取り入れる方法が多く用いられ
ている。しかしながら、電源ノイズは必ずしも規則的に
発生するわけではない。例えば、マルチポートメモリに
おいては、各ポートが非同期に回路動作し、不規則な周
期で電源ノイズを発生する。このように非同期的な回路
動作によって不規則なノイズを発生させる装置において
は、たまたまノイズが重なって、データ出力に誤りが生
じることもある。このため、マルチポートメモリ等にお
いては、電源を別にするだけでは不足であり、更に別の
ノイズ対策を考える必要がある。
以下に、半導体記憶装置として、電源を２組有し且つ
マルチポートメモリのようにそれぞれのポートが非同期
に回路動作する装置を例にとってノイズが重畳して誤動
作する場合について明する。
マルチポートメモリのようにそれぞれのポートが非同期
に回路動作する装置を例にとってノイズが重畳して誤動
作する場合について明する。
第３図は、かかる従来の半導体記憶装置における特に
データ出力回路部分を詳しく示す。ここには複数のポー
トのうちの１つのポートに関連する部分を示している。
この第３図において、内部回路10のメモリセルアレイ４
は、複数のメモリセルがほぼ行列状に配列されたもので
あり、行アドレスA1及び列アドレスA2によりデコーダ５
を介してメモリセルが選択され、選択されたメモリセル
の相補データD,が出力制御回路３に加えられる。出力
制御回路３は、メモリセルアレイ４からのデータの読み
出しを行なうためのものである。出力制御回路３は各種
の構成をとることができるが、その一例を第図に示
す。これは２つのアンド回路AND I,IIのそれぞれに、
データD,を入力し且つイネーブル端ENBLからイネーブ
ル信号を加えるようにしたものである。この出力制御回
路は、第１のノードと第２のノード２の２つの出力ノー
ドを有する。第１のノード１は、出力回路20はＮ−chト
ランジスタT1のゲートに接続され、第２のノード２はＮ
−chトランジスタT0のゲートに接続されている。トラン
ジスタT1、T0の接続点をデータ出力端子Doutとしてい
る。半導体メモリセルアレイ４ならびに出力制御回路３
には、内部回路専用電源P1（Vcc1,Vss1）から電力の供
給が行なわれる。一方、トランジスタT1、T0には、上記
内部回路専用電源P1とは別の出力専用電源P2（Vcc2,Vss
2）から電力の供給が行なわれる。他のポートも、ポー
ト毎に、上記と同様の内部回路10と出力回路20を有する
ものとして構成される。
データ出力回路部分を詳しく示す。ここには複数のポー
トのうちの１つのポートに関連する部分を示している。
この第３図において、内部回路10のメモリセルアレイ４
は、複数のメモリセルがほぼ行列状に配列されたもので
あり、行アドレスA1及び列アドレスA2によりデコーダ５
を介してメモリセルが選択され、選択されたメモリセル
の相補データD,が出力制御回路３に加えられる。出力
制御回路３は、メモリセルアレイ４からのデータの読み
出しを行なうためのものである。出力制御回路３は各種
の構成をとることができるが、その一例を第図に示
す。これは２つのアンド回路AND I,IIのそれぞれに、
データD,を入力し且つイネーブル端ENBLからイネーブ
ル信号を加えるようにしたものである。この出力制御回
路は、第１のノードと第２のノード２の２つの出力ノー
ドを有する。第１のノード１は、出力回路20はＮ−chト
ランジスタT1のゲートに接続され、第２のノード２はＮ
−chトランジスタT0のゲートに接続されている。トラン
ジスタT1、T0の接続点をデータ出力端子Doutとしてい
る。半導体メモリセルアレイ４ならびに出力制御回路３
には、内部回路専用電源P1（Vcc1,Vss1）から電力の供
給が行なわれる。一方、トランジスタT1、T0には、上記
内部回路専用電源P1とは別の出力専用電源P2（Vcc2,Vss
2）から電力の供給が行なわれる。他のポートも、ポー
ト毎に、上記と同様の内部回路10と出力回路20を有する
ものとして構成される。
以上のような構成において、メモリセルアレイ４に格
納されているデータは、出力制御回路３を通じて読み出
される。読み出されたデータは、第１のノード１、第２
のノード２を介してトランジスタT1、T0のゲートを制御
し、データ出力端子Doutに出力される。
納されているデータは、出力制御回路３を通じて読み出
される。読み出されたデータは、第１のノード１、第２
のノード２を介してトランジスタT1、T0のゲートを制御
し、データ出力端子Doutに出力される。
今、データ出力端子Doutの出力が“1"から“0"にフル
振幅で変化する場合を考える。データ出力端子Doutの出
力が“1"の場合には、第１のノード１が電源電圧Vcc1
で、第２のノード２が接地電位Vss1である。これによ
り、トランジスタT1がオンし、トランジスタT0がオフす
る。この状態からデータ出力端子Doutの出力を“0"にす
る場合には、出力制御回路３のノード1,2のレベルが切
り替わる。即ち、第１のノード１が接地電位Vss1にな
り、第２のノード２が電源電圧Vcc1になる。その結果、
トランジスタT1がオフし、同時にトランジスタT0がオン
し、出力端子Doutから“0"が出力される。
振幅で変化する場合を考える。データ出力端子Doutの出
力が“1"の場合には、第１のノード１が電源電圧Vcc1
で、第２のノード２が接地電位Vss1である。これによ
り、トランジスタT1がオンし、トランジスタT0がオフす
る。この状態からデータ出力端子Doutの出力を“0"にす
る場合には、出力制御回路３のノード1,2のレベルが切
り替わる。即ち、第１のノード１が接地電位Vss1にな
り、第２のノード２が電源電圧Vcc1になる。その結果、
トランジスタT1がオフし、同時にトランジスタT0がオン
し、出力端子Doutから“0"が出力される。
（発明が解決しようとする課題） トランジスタT0がオンして出力端子Doutが“1"から
“0"に変化する時における接地電位Vss1,Vss2の電位変
化を、第５図の等価回路を参照して説明する。
“0"に変化する時における接地電位Vss1,Vss2の電位変
化を、第５図の等価回路を参照して説明する。
第５図からわかるように、内部回路10は接地電位Vss1
のパッドPad1を有している。出力回路20は、接地電位Vs
s2のパッドPad2を有している。パッドPad2とトランジス
タT0との間に配線抵抗等の抵抗Ｒの存在が考えられる。
パッドPad2と外部の絶対的なアースとの間にはインナー
リードやワイヤに起因するインダクタンスＬが存する。
さらに、出力回路20には外部負荷30が接続される。この
負荷30は大きな容量、たとえば100pFぐらいの容量を有
していると考えられる。つまり、容量CLは図示の如く十
分に充電された状態となる。この後、トランジスタT1、
T0がオン，オフにそれぞれ切換わり、出力端Doutが“0"
に変化しようとするとする。トランジスタT0のオンによ
り、同図に鎖線で示す放電回路DCが生成する。この放電
回路DCを通じて容量CL中の電荷が放電される。ところ
が、この放電回路DC中には、前述の如く、抵抗Ｒおよび
インダクタンスＬが存する。このため、容量CLは逐次反
対方向に充放電を繰り返すことになる。つまり、出力端
Doutの電位は、第６図（ａ）に示すように振動する。一
方、上記第３図の装置はマルチポートメモリとして構成
されている。このため、第３図に示したポート部分と図
示されていないポート部分とがあり、それらは互いに非
同期に、つまり無関係に動作している。例えば、内部回
路で、図示しないポートに関するセンスアンプが動作し
て、内部回路ノイズが著しく発生したとする。このよう
な場合、第６図（ｂ）に示すように、内部回路専用電源
P1の接地電位Vss1が浮き上がる。この接地電位Vss1の上
昇と、前述の出力端Doutの降下とが同図（ｂ）の位相関
係となったとすると、一対の接地電位Vss1,Vss2間に大
きな電位差が生じる。この影響により、データ出力端子
Doutの電位Vss2が前記振動に伴って更に大きく浮き上が
る。これにより、本来は出力が“0"であるべきはずの出
力が“0"とならず、“1"とみなされ、ロウレベル出力電
圧ＶOL不良となってしまう。
のパッドPad1を有している。出力回路20は、接地電位Vs
s2のパッドPad2を有している。パッドPad2とトランジス
タT0との間に配線抵抗等の抵抗Ｒの存在が考えられる。
パッドPad2と外部の絶対的なアースとの間にはインナー
リードやワイヤに起因するインダクタンスＬが存する。
さらに、出力回路20には外部負荷30が接続される。この
負荷30は大きな容量、たとえば100pFぐらいの容量を有
していると考えられる。つまり、容量CLは図示の如く十
分に充電された状態となる。この後、トランジスタT1、
T0がオン，オフにそれぞれ切換わり、出力端Doutが“0"
に変化しようとするとする。トランジスタT0のオンによ
り、同図に鎖線で示す放電回路DCが生成する。この放電
回路DCを通じて容量CL中の電荷が放電される。ところ
が、この放電回路DC中には、前述の如く、抵抗Ｒおよび
インダクタンスＬが存する。このため、容量CLは逐次反
対方向に充放電を繰り返すことになる。つまり、出力端
Doutの電位は、第６図（ａ）に示すように振動する。一
方、上記第３図の装置はマルチポートメモリとして構成
されている。このため、第３図に示したポート部分と図
示されていないポート部分とがあり、それらは互いに非
同期に、つまり無関係に動作している。例えば、内部回
路で、図示しないポートに関するセンスアンプが動作し
て、内部回路ノイズが著しく発生したとする。このよう
な場合、第６図（ｂ）に示すように、内部回路専用電源
P1の接地電位Vss1が浮き上がる。この接地電位Vss1の上
昇と、前述の出力端Doutの降下とが同図（ｂ）の位相関
係となったとすると、一対の接地電位Vss1,Vss2間に大
きな電位差が生じる。この影響により、データ出力端子
Doutの電位Vss2が前記振動に伴って更に大きく浮き上が
る。これにより、本来は出力が“0"であるべきはずの出
力が“0"とならず、“1"とみなされ、ロウレベル出力電
圧ＶOL不良となってしまう。
本発明は、上記に鑑みてなされたもので、その目的
は、内部回路と出力回路でそれぞれ独立な別の電源を有
する装置において、効果的なノイズ対策を行ない得るよ
うにした半導体記憶装置を得ることにある。
は、内部回路と出力回路でそれぞれ独立な別の電源を有
する装置において、効果的なノイズ対策を行ない得るよ
うにした半導体記憶装置を得ることにある。
（課題を解決するための手段） 本発明の第１の半導体記憶装置は、非接地電位Vcc1端
と接地電位Vss1端を有する内部回路専用電源と、その内
部回路専用電源から電力供給される内部回路であって、
メモリセルアレイ中のメモリセルを入力アドレスに基づ
いて選択し選択したメモリセル中のデータに応じて前記
一対の電位Vcc1,Vss1の一方を出力する第１出力端と他
方を出力する第２出力端とを有する内部回路と、非接地
電位Vcc2端と接地電位Vss2端を有する出力専用電源と、
その出力専用電源から電力供給される出力回路であっ
て、Vcc2端とVss2端間に直列に接続された第１及び第２
スイッチング手段を有し、それらの第１及び第２スイッ
チング手段の制御端子をそれぞれ前記第１及び第２出力
端子と接続し、さらに外部にデータを出力するデータ出
力端子につながる前記第１及び第２スイッチング手段の
接続点と前記第１出力端との間に第３スイッチング手段
を接続し、この第３スイッチング手段の制御端子を前記
第２出力端子に接続したものとして構成される。
と接地電位Vss1端を有する内部回路専用電源と、その内
部回路専用電源から電力供給される内部回路であって、
メモリセルアレイ中のメモリセルを入力アドレスに基づ
いて選択し選択したメモリセル中のデータに応じて前記
一対の電位Vcc1,Vss1の一方を出力する第１出力端と他
方を出力する第２出力端とを有する内部回路と、非接地
電位Vcc2端と接地電位Vss2端を有する出力専用電源と、
その出力専用電源から電力供給される出力回路であっ
て、Vcc2端とVss2端間に直列に接続された第１及び第２
スイッチング手段を有し、それらの第１及び第２スイッ
チング手段の制御端子をそれぞれ前記第１及び第２出力
端子と接続し、さらに外部にデータを出力するデータ出
力端子につながる前記第１及び第２スイッチング手段の
接続点と前記第１出力端との間に第３スイッチング手段
を接続し、この第３スイッチング手段の制御端子を前記
第２出力端子に接続したものとして構成される。
本発明の第２の半導体装置は、前記第１の装置におい
て、前記第１及び第２スイッチ手段は同一導電形チャン
ネルのスイッチ素子であり、前記第１及び第２スイッチ
ング手段の前記制御端子と前記第１及び第２出力端とは
直接接続されているものである。
て、前記第１及び第２スイッチ手段は同一導電形チャン
ネルのスイッチ素子であり、前記第１及び第２スイッチ
ング手段の前記制御端子と前記第１及び第２出力端とは
直接接続されているものである。
本発明の第３の半導体装置は、前記第１の装置におい
て、前記第１及び第２スイッチング手段はＣ−MOSを構
成しており、前記第１及び第２スイッチング手段の前記
制御端子と前記第１及び第２出力端とはインバータを介
して及び直接接続されているものである。
て、前記第１及び第２スイッチング手段はＣ−MOSを構
成しており、前記第１及び第２スイッチング手段の前記
制御端子と前記第１及び第２出力端とはインバータを介
して及び直接接続されているものである。
本発明の第４の半導体装置は、前記第１〜第３の装置
において、前記内部回路は前記第１及び第２出力端の組
の複数を有し、複数の入力アドレスに基づいて互いに無
関係に前記メモリセルアレイ中のメモリセルの選択及び
読み出し動作を行うマルチポートタイプのものとして構
成されているものである。
において、前記内部回路は前記第１及び第２出力端の組
の複数を有し、複数の入力アドレスに基づいて互いに無
関係に前記メモリセルアレイ中のメモリセルの選択及び
読み出し動作を行うマルチポートタイプのものとして構
成されているものである。
（作 用） 内部回路に内部回路専用電源（Vcc1,Vss1）から電力
が供給されている。出力回路に上記とは別の出力専用電
源（Vcc2,Vss2）から電力が供給されている。内部回路
において、出力制御回路がメモリセルアレイ中のメモリ
セルを順次選んで、その中に記憶されているデータに応
じた信号を順次出力する。即ち、例えば、先ず、あるメ
モリセルを選択して、第１出力端からは電位Vcc1の信号
を出力し、第２出力端からは電位Vss1の信号を出力する
とする。そして、次に、他のメモリセルを選択して、第
１出力端からは電位Vss1の信号を出力し、第２出力端か
らは電位Vcc1の信号を出力するとする。このとき、一対
の接地電位Vss2,Vss1間に電位差が生じようとするが、
第３のスイッチ手段によって一対の接地電位端間が導通
されられ、一対の電位Vss2,Vss1が等しくなる。これに
より、出力回路はノイズの影響を受けることなく、適正
にデータを出力する。
が供給されている。出力回路に上記とは別の出力専用電
源（Vcc2,Vss2）から電力が供給されている。内部回路
において、出力制御回路がメモリセルアレイ中のメモリ
セルを順次選んで、その中に記憶されているデータに応
じた信号を順次出力する。即ち、例えば、先ず、あるメ
モリセルを選択して、第１出力端からは電位Vcc1の信号
を出力し、第２出力端からは電位Vss1の信号を出力する
とする。そして、次に、他のメモリセルを選択して、第
１出力端からは電位Vss1の信号を出力し、第２出力端か
らは電位Vcc1の信号を出力するとする。このとき、一対
の接地電位Vss2,Vss1間に電位差が生じようとするが、
第３のスイッチ手段によって一対の接地電位端間が導通
されられ、一対の電位Vss2,Vss1が等しくなる。これに
より、出力回路はノイズの影響を受けることなく、適正
にデータを出力する。
（実施例） 以下、図面を参照しながら本発明の実施例を説明す
る。
る。
第１図は、本発明の一実施例に係る半導体記憶装置の
特にデータ出力回路部分を詳しく示す。第１図におい
て、第３図と同一の構成要素には、第３図と同一の符号
を付している。
特にデータ出力回路部分を詳しく示す。第１図におい
て、第３図と同一の構成要素には、第３図と同一の符号
を付している。
第１図が第３図と異なる点は、以下の通りである。即
ち、データ出力端子DoutにはＮ−chトランジスタT2の一
端（ソース）が接続されている。このトランジスタT2の
他端（ドレイン）には出力制御回路３の第１のノード１
が接続され、ゲートには出力制御回路３の第２のノード
２が接続されている。
ち、データ出力端子DoutにはＮ−chトランジスタT2の一
端（ソース）が接続されている。このトランジスタT2の
他端（ドレイン）には出力制御回路３の第１のノード１
が接続され、ゲートには出力制御回路３の第２のノード
２が接続されている。
メモリセルアレイ４ならびに出力制御回路３等には、
内部回路専用電源P1から電力の供給が行なわれる。一
方、トランジスタT0、T1、T2には、別の出力専用電源P2
から電力の供給が行なわれる。
内部回路専用電源P1から電力の供給が行なわれる。一
方、トランジスタT0、T1、T2には、別の出力専用電源P2
から電力の供給が行なわれる。
以上のような構成において、メモリセルアレイ４に格
納されているデータは、出力制御回路３を通じて読み出
される。そして、トランジスタT1、T0のゲートが制御さ
れ、データ出力端子Doutに出力される。
納されているデータは、出力制御回路３を通じて読み出
される。そして、トランジスタT1、T0のゲートが制御さ
れ、データ出力端子Doutに出力される。
さて、データ出力端子Doutの出力が“1"から“0"にフ
ル振幅で変化する場合を考える。データ出力端子Doutの
出力が“1"の場合には、第１のノード１が電源電圧Vcc1
となっており、第２のノード２が接地電位Vss1となって
いる。これにより、トランジスタT1がオンし、トランジ
スタT0がオフする。この状態からデータ出力端子Doutの
出力を“0"出力にしようとする場合には、出力制御回路
３が切り替わり、第１のノード１を接地電位Vss1にする
と同時に第２のノード２を電源電圧Vcc1にする。その結
果、トランジスタT1がオフし、同時にトランジスタT0が
オンし、出力端子Doutから“0"が出力される。これと同
時に、トランジスタT2もオンする。その結果、出力制御
回路３の第１のノード１とデータ出力端子Doutは同電位
となる。つまり、トランジスタT2がオンすることによ
り、データ出力端子Doutが、内部回路専用電源P1の接地
電位Vss1と同一の電位にされる。一方、データ出力端子
Doutから“0"出力を行なう場合に、第６図（ｃ）に示す
ような内部回路専用電源P1の接地電位Vss1のノイズが発
生したとする。たとえ、このノイズが出力専用電源P2の
ノイズに同期したとしても、トランジスタT2のオンによ
り、前記充放電動作による出力端Doutの電位の振動を、
同図（ａ）の場合と同様に、接地電位Vss1の変動がない
場合と同様に、接地電位Vss1の変動がない場合と同じに
することができる。即ち、出力端子Doutに発生するノイ
ズを許容範囲内に抑制して、“0"データをそのまま正し
く読み出すことができる。
ル振幅で変化する場合を考える。データ出力端子Doutの
出力が“1"の場合には、第１のノード１が電源電圧Vcc1
となっており、第２のノード２が接地電位Vss1となって
いる。これにより、トランジスタT1がオンし、トランジ
スタT0がオフする。この状態からデータ出力端子Doutの
出力を“0"出力にしようとする場合には、出力制御回路
３が切り替わり、第１のノード１を接地電位Vss1にする
と同時に第２のノード２を電源電圧Vcc1にする。その結
果、トランジスタT1がオフし、同時にトランジスタT0が
オンし、出力端子Doutから“0"が出力される。これと同
時に、トランジスタT2もオンする。その結果、出力制御
回路３の第１のノード１とデータ出力端子Doutは同電位
となる。つまり、トランジスタT2がオンすることによ
り、データ出力端子Doutが、内部回路専用電源P1の接地
電位Vss1と同一の電位にされる。一方、データ出力端子
Doutから“0"出力を行なう場合に、第６図（ｃ）に示す
ような内部回路専用電源P1の接地電位Vss1のノイズが発
生したとする。たとえ、このノイズが出力専用電源P2の
ノイズに同期したとしても、トランジスタT2のオンによ
り、前記充放電動作による出力端Doutの電位の振動を、
同図（ａ）の場合と同様に、接地電位Vss1の変動がない
場合と同様に、接地電位Vss1の変動がない場合と同じに
することができる。即ち、出力端子Doutに発生するノイ
ズを許容範囲内に抑制して、“0"データをそのまま正し
く読み出すことができる。
第２図は、本発明の第２実施例を示す。この実施例
は、出力回路20に、ＰチャンネルトランジスタT3とＮチ
ャンネルトランジスタT4を有するＣ−MOSトランジスタT
10を用いたものである。ＰチャンネルトランジスタT3の
ゲートには、アンド回路AND Ｉの出力をインバータIV
を介して伝えるようにしている。
は、出力回路20に、ＰチャンネルトランジスタT3とＮチ
ャンネルトランジスタT4を有するＣ−MOSトランジスタT
10を用いたものである。ＰチャンネルトランジスタT3の
ゲートには、アンド回路AND Ｉの出力をインバータIV
を介して伝えるようにしている。
以上述べたように、本発明の実施例によれば、接地側
の電源端子を複数有する半導体チップにおいて、接地電
位Vss2と同じデータの出力時に、トランジスタT2によっ
て複数の電源の接地電位Vss1,Vss2を同電位にするよう
にしたので、出力ノイズを抑制して出力データの信頼性
を高めることができる。
の電源端子を複数有する半導体チップにおいて、接地電
位Vss2と同じデータの出力時に、トランジスタT2によっ
て複数の電源の接地電位Vss1,Vss2を同電位にするよう
にしたので、出力ノイズを抑制して出力データの信頼性
を高めることができる。
本発明によれば、メモリセルアレイ等の内部回路に電
力を供給する内部回路専用電源と、そのメモリセルから
読み出したデータを外部に出力する出力回路に電力を供
給する出力専用電源とを別々に有する装置において、外
部へのデータ出力が出力専用電源の接地電位であるとき
に、上記２つの電源の接地側電位を互いに導通させて等
しくするようにしたので、出力回路から接地電位をデー
タとして出力する場合においても、ノイズの影響を受け
ることなく、データを適正なものとして出力し、装置の
信頼性を高めることができる。
力を供給する内部回路専用電源と、そのメモリセルから
読み出したデータを外部に出力する出力回路に電力を供
給する出力専用電源とを別々に有する装置において、外
部へのデータ出力が出力専用電源の接地電位であるとき
に、上記２つの電源の接地側電位を互いに導通させて等
しくするようにしたので、出力回路から接地電位をデー
タとして出力する場合においても、ノイズの影響を受け
ることなく、データを適正なものとして出力し、装置の
信頼性を高めることができる。
第１図は本発明の一実施例に係る半導体記憶装置の回路
図、第２図は異種実施例の回路図、第３図は従来の半導
体記憶装置の回路図、第４図は第３図の一部の詳細回路
図、第５図は第３図の等価回路図、第６図は第３図及び
第１図の動作波形図である。 ３……出力制御回路、４……メモリセルアレイ、５……
デコーダ、A1,A2……アドレス、P1……内部回路専用電
源、P2……出力専用電源、T4……Ｎ−chトランジスタ、
T3……Ｐ−chトランジスタ。
図、第２図は異種実施例の回路図、第３図は従来の半導
体記憶装置の回路図、第４図は第３図の一部の詳細回路
図、第５図は第３図の等価回路図、第６図は第３図及び
第１図の動作波形図である。 ３……出力制御回路、４……メモリセルアレイ、５……
デコーダ、A1,A2……アドレス、P1……内部回路専用電
源、P2……出力専用電源、T4……Ｎ−chトランジスタ、
T3……Ｐ−chトランジスタ。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 17/16 Ｈ 9184−5Ｋ 17/687 19/0175 Ｇ１１Ｃ 11/34 ３０５ Ｈ０３Ｋ 19/00 １０１ Ｆ 9184−5Ｋ 17/687 Ｆ
Claims (3)
- 【請求項１】非接地電位Vcc1端と接地電位Vss1端を有す
る内部回路専用電源と、 その内部回路専用電源から電力供給される内部回路であ
って、メモリセルアレイ中のメモリセルを入力アドレス
に基づいて選択し選択したメモリセル中のデータに応じ
て前記一対の電位Vcc1,Vss1の一方を出力する第１出力
端と他方を出力する第２出力端とを有する内部回路と、 非接地電位Vcc2端と接地電位Vss2端を有する出力専用電
源と、 その出力専用電源から電力供給される出力回路であっ
て、Vcc2端とVcc2端間に直列に接続された第１及び第２
スイッチング手段を有し、それらの第１及び第２スイッ
チング手段の制御端子をそれぞれ前記第１及び第２出力
端と接続し、さらに外部にデータを出力するデータ出力
端子につながる前記第１及び第２スイッチング手段の接
続点と前記第１出力端との間に第３スイッチング手段を
接続し、この第３スイッチング手段の制御端子を前記第
２出力端に接続した ことを特徴とする半導体記憶装置。 - 【請求項２】前記第１及び第２スイッチ手段は同一導電
形チャンネルのスイッチ素子であり、前記第１及び第２
スイッチング手段の前記制御端子と前記第１及び第２出
力端とは直接接続されている、請求項１に記載の装置。 - 【請求項３】前記第１及び第２スイッチング手段はＣ−
MOSを構成しており、前記第１及び第２スイッチング手
段の前記制御端子と前記第１及び第２出力端とはインバ
ータを介して及び直接接続されている、請求項１に記載
の装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2164677A JPH0834060B2 (ja) | 1990-06-22 | 1990-06-22 | 半導体記憶装置 |
| DE69121804T DE69121804T2 (de) | 1990-06-22 | 1991-06-19 | Halbleiterspeicheranordnung |
| EP91110045A EP0464468B1 (en) | 1990-06-22 | 1991-06-19 | Semiconductor memory device |
| US07/718,449 US5287306A (en) | 1990-06-22 | 1991-06-20 | Semiconductor memory device |
| KR1019910010266A KR950001128B1 (ko) | 1990-06-22 | 1991-06-21 | 반도체기억장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2164677A JPH0834060B2 (ja) | 1990-06-22 | 1990-06-22 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0457288A JPH0457288A (ja) | 1992-02-25 |
| JPH0834060B2 true JPH0834060B2 (ja) | 1996-03-29 |
Family
ID=15797747
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2164677A Expired - Fee Related JPH0834060B2 (ja) | 1990-06-22 | 1990-06-22 | 半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5287306A (ja) |
| EP (1) | EP0464468B1 (ja) |
| JP (1) | JPH0834060B2 (ja) |
| KR (1) | KR950001128B1 (ja) |
| DE (1) | DE69121804T2 (ja) |
Families Citing this family (5)
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|---|---|---|---|---|
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| US5546036A (en) * | 1992-08-27 | 1996-08-13 | Siemens Aktiengesellschaft | Circuit array for amplifying and holding data with different supply |
| US5440258A (en) * | 1994-02-08 | 1995-08-08 | International Business Machines Corporation | Off-chip driver with voltage regulated predrive |
| KR100211758B1 (ko) * | 1995-08-18 | 1999-08-02 | 윤종용 | 멀티 파워를 사용하는 데이터 출력버퍼 |
| US7639540B2 (en) * | 2007-02-16 | 2009-12-29 | Mosaid Technologies Incorporated | Non-volatile semiconductor memory having multiple external power supplies |
Family Cites Families (4)
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|---|---|---|---|---|
| JPS60115092A (ja) * | 1983-11-28 | 1985-06-21 | Nec Corp | 半導体記憶回路 |
| JP2573320B2 (ja) * | 1988-07-11 | 1997-01-22 | 株式会社東芝 | 出力バッファ回路 |
| JPH0344890A (ja) * | 1989-07-12 | 1991-02-26 | Toshiba Corp | 半導体記憶装置のデータ出力制御回路 |
| JPH0646514B2 (ja) * | 1989-10-19 | 1994-06-15 | 株式会社東芝 | 半導体装置 |
-
1990
- 1990-06-22 JP JP2164677A patent/JPH0834060B2/ja not_active Expired - Fee Related
-
1991
- 1991-06-19 DE DE69121804T patent/DE69121804T2/de not_active Expired - Fee Related
- 1991-06-19 EP EP91110045A patent/EP0464468B1/en not_active Expired - Lifetime
- 1991-06-20 US US07/718,449 patent/US5287306A/en not_active Expired - Lifetime
- 1991-06-21 KR KR1019910010266A patent/KR950001128B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR920001521A (ko) | 1992-01-30 |
| JPH0457288A (ja) | 1992-02-25 |
| US5287306A (en) | 1994-02-15 |
| EP0464468A3 (en) | 1993-03-31 |
| KR950001128B1 (ko) | 1995-02-11 |
| DE69121804D1 (de) | 1996-10-10 |
| EP0464468B1 (en) | 1996-09-04 |
| EP0464468A2 (en) | 1992-01-08 |
| DE69121804T2 (de) | 1997-02-13 |
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Legal Events
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |