JP3167323B2 - ダイナミック半導体メモリ - Google Patents

ダイナミック半導体メモリ

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Description

【発明の詳細な説明】 本発明は、少なくとも１つのワード線ブロックを含む
メモリセル装置と、それぞれｎチャネル部分及びｐチャ
ネル部分から成る読出し増幅器と、読出し増幅器のｎチ
ャネル部分を駆動するためワード線ブロック毎に設けら
れた少なくとも１つのSANドライバと、読出し増幅器の
ｐチャネル部分を駆動するためワード線ブロック毎に設
けられた少なくとも１つのSAPドライバとを有するダイ
ナミック半導体メモリに関する。
この形式のダイナミック半導体メモリはVLSI回路に関
する1989年シンポジゥムのテクニカルペーパー・ダイジ
ェスト（第113〜114頁）のチン（サムスン）（B.Chin
（Samsung））の“減ぜられたピーク電流ノイズを有す
る実験16メガビットDRAM"という標題の刊行物から公知
である。これは、導体抵抗を低くするためブロックごと
にその上に位置する金属の導体路にスルーホール接続さ
れている（メタルストラピング）導線を有し、またトラ
ンジスタから成る分配されたSANおよびSAPドライバを有
し、読出し増幅器ごとに各１つのSANドライバトランジ
スタおよびSAPドライバトランジスタが存在しているダ
イナミック半導体メモリである。従って各読出し増幅器
に対して２つの付加されたトランジスタが必要であるの
で、このことから占有場所がさらに大きくなる。
本発明の課題は、冒頭に記載した種類のダイナミック
半導体メモリであって、最小のチップ占有場所において
評価確実性および短いアクセス時間からの最適化を可能
にすることにある。
この課題を解決するため、本発明によれば、少なくと
も１つのワード線ブロックを含むメモリセル装置と、そ
れぞれｎチャネル部分及びｐチャネル部分から成る読出
し増幅器と、読出し増幅器のｎチャネル部分を駆動する
ためワード線ブロック後に設けられた少なくとも１つの
SANドライバと、読出し増幅器のｐチャネル部分を駆動
するためワード線ブロック毎に設けられた少なくとも１
つのSAPドライバとを有するダイナミック半導体メモリ
において、少なくとも１つのワード線ブロックは多数の
ビット線ブロックを含み、ビット線ブロックは多数のビ
ット線対を含み、ビット線ブロックの各々は、ビット線
ブロックに属する最適化された駆動機能を有するローカ
ルなSANドライバを含み、ローカルなSANドライバは所属
のビット線ブロックに属するすべての読出し増幅器のｎ
チャネル部分をローカルなSANN線を介して駆動し、SAN
ドライバはダイオードと第１のｎチャネルトランジスタ
の直列回路を介して基準電位と接続されたドライバ出力
端を有し、そのダイオードに並列にｎチャネルトランジ
スタが接続され、その並列回路に並列に少なくとも１つ
の別のｎチャネルトランジスタが接続され、各ｎチャネ
ルトランジスタはそれぞれ制御信号により駆動可能とし
たものである。
本発明により達成可能な利点は特に、本発明により構
成されたダイナミック半導体メモリでは、サムスン（Sa
msung）の前記のダイナミック半導体メモリにくらべ
て、最適化された駆動機能を有するブロックごとにしか
必要とされないドライバに基づいて、またいずれにせよ
導体スルーホール接続により形成される読出し増幅器ブ
ロックの間の間隙の利用のもとに、付加の場所が必要と
されないことにある。
本発明のダイナミック半導体メモリの好ましい実施例
は請求の範囲２〜10に記載したとおりである。
以下、図面により本発明を一層詳細に説明する。
第１図は特にグローバルなドライバにおけるドライバ
導線抵抗の作用を説明するための電圧−時間ダイアグラ
ムおよび原理回路図、 第２図は結合されたメモリセルおよびビット線等価回
路を有する読出し増幅器の回路図、 第３図は本発明によるダイナミック半導体メモリにお
けるローカルなSANドライバのブロックごとの配置のた
めの回路図、 第４図は本発明によるダイナミック半導体メモリのｎ
相のローカルSANドライバの詳細回路図、 第５図は第４図のｎ相のローカルなSANドライバを説
明するための電圧−時間ダイアグラム、 第６図は本発明によるダイナミック半導体メモリにお
けるローカルなSANおよびSAPドライバのブロックごとの
配置のための回路図、 第７図は本発明によるダイナミック半導体メモリにお
けるｎ相のローカルなSAPドライバの詳細回路図であ
る。
第１図はグローバルなSAP導線1a、1a′の電圧U1aおよ
びU1a′およびグローバルなSANN導線2a、2a′の電圧U2
a、U2a′を示す電圧−時間ダイアグラムである。その際
にｎチャネル部分SANおよびｐチャネル部分SAPから成る
読出し増幅器LVがｐチャネル−ドライバトランジスタT1
およびｎチャネル−トランジスタT2のすぐ近くに位置し
ている。ドライバの近くのSAP導線セクション1aはトラ
ンジスタT1のソース端子を読出し増幅器LVのｐチャネル
部分SAPと接続し、またドライバの近くのSANN導線セク
ション2aはドライバトランジスタT2のドレイン端子を読
出し増幅器LVのｎチャネル部分SANと接続する。ドライ
バから遠い読出し増幅器LV′はｎチャネル部分SAN′お
よびｐチャネル部分SAP′から成っており、その際にｎ
チャネル部分SAN′はドライバから遠いSANN導線セクシ
ョン2a′と、またｐチャネル部分SAP′はドライバから
遠いSAP導線セクション1a′と接続されている。ドライ
バの近くのSAP導線セクションとドライバから遠いSAP導
線セクションとの間は導線抵抗R1から成っており、また
ドライバの近くのSANN導線セクションとドライバから遠
いSANN導線セクションとの間は導線抵抗R2から成ってい
る。ドライバの近くのSAP導線セクションに生ずる電圧U
1aおよびドライバの近くのSANN導線セクション2aに生ず
る電圧U2aは電圧−時間ダイアグラム中に破線で示され
ており、またドライバから遠いSAP導線セクション1a′
に生ずる電圧U1a′およびドライバから遠いSANN導線セ
クション2a′に生ずる電圧U2a′は実線により示されて
いる。Ｐチャネル−ドライバトランジスタT1のドレイン
端子は供給電圧VDDと、またｎチャネル−ドライバトラ
ンジスタT2のソース端子は基準電位Vssと接続されてお
り、また両トランジスタのゲート端子の接続は詳細には
示されていない。SAP導線の電圧U1aおよびU1a′は時間
と共に予充電レベルUmから供給電圧VDDの方向に変化
し、また電圧U2aおよびU2a′はその際に予充電レベルUm
から基準電位Vssの方向に変化し、その際にこのことは
ドライバの近くの読出し増幅器LVにおいてそれぞれドラ
イバから遠い読出し増幅器LV′における変化よりも速く
行われる。電圧U1aおよびU1a′または電圧経過U2aおよ
びU2a′のの相異なる電圧経過は電流依存性の電圧負帰
還により抵抗R1および抵抗R2における電圧降下に基づい
て行われる。
SAPまたはSANN導線の長さの増大と共に電気抵抗R1ま
たはR2は増大し、またそれと結び付けられる電圧降下に
より読出し増幅器LV′に与えられる制御電圧は減少す
る。その際にドライバから遠い読出し増幅器がドライバ
の近くの読出し増幅器よりも不完全に制御され、従って
また遅く評価し、また外部ノイズに干渉を受けやすいこ
とは非常に不利である。さらに、ドライバと読出し増幅
器との間の電気抵抗が相異なっており、またドライバの
内部抵抗にくらべて無視できないので、すべての読出し
増幅器に対して等しい最適化された駆動機能が与えられ
ない。他方においてドライバトランジスタT1およびT2
が、ドライバから遠い読出し増幅器が十分に制御される
ように強く制御されると、ドライバの近くの読出し増幅
器において、過度に強い制御の結果として、誤評価の危
険がある。極端な場合には、ドライバから最も離れた読
出し増幅器は論理０を、また他の読出し増幅器はそれぞ
れ論理１を評価すべきである。この場合、論理１を評価
すべき読出し増幅器は論理０を評価すべき読出し増幅器
の前に能動化され、それによってたとえば放電電流がSA
NN導線およびドライバトランジスタT2を経て基準電位V
ssへ流れ、またSANN導線上に電圧降下を発生する。論理
０を評価すべき読出し増幅器は制御電圧Ｕ＝Um−UT（Um
＝予充電電圧、UT＝カットオフ電圧）の到達の際に初め
て評価が開始される。たとえば電流依存性の電圧負帰還
がSANN導線2a、2a′の抵抗R2に基づいて大きいならば、
それはこの制御電圧レベルが到達されるまで比較的長く
継続し得る。
第２図には、メモリセルＺとビット線BLを介して結合
されており、また比較ビット線BLNと接続されている読
出し増幅器の１つの可能な詳細回路が示されている。メ
モリセルＺはｎチャネルMOSトランジスタ３から成って
おり、そのソース端子はセルコンデンサ４を介して基準
電位と、そのドレイン端子はビット線BLと、またそのゲ
ートはワード線WLと接続されている。ビット線BLは２つ
の並列コンデンサ５および７および直列抵抗６から成る
Pi等価回路により示されている。比較ビット線BLNは相
応の仕方で２つの並列コンデンサ８および10および直列
抵抗９により表されている。ビット線BLおよび比較ビッ
ト線BLNは２つの交叉結合されたｐチャネルトランジス
タT3およびT4から成る読出し増幅器のｐチャネル部分SA
Pと接続されており、その際にトランジスタT3のドレイ
ン端子およびトランジスタT4のゲート端子はビット線BL
と、トランジスタT4のドレイン端子およびトランジスタ
T3のゲート端子は比較ビット線BLNと、またトランジス
タT3のソース端子はトランジスタT4のソース端子と一緒
にSAP入力端E1と接続されている。トランジスタ12によ
りビット線BLは比較ビット線BLNと短絡可能であり、ト
ランジスタ11によりビット線BLは入力端18に与えられて
いる電圧に予充電可能であり、またトランジスタ13によ
り比較ビット線BLNは入力端19に与えられている予充電
電圧に充電可能である。トランジスタ11ないし13のゲー
トは共通に入力端20を介して駆動可能である。２つのト
ランスファトランジスタ14および15はｐチャネル部分SA
Pのビット線対BLまたはBLNを読出し増幅器のｎチャネル
部分SANのビット線セクション22および23と接続し、ま
たトランジスタ14および15のゲートは入力端21を介して
共通に駆動可能である。読出し増幅器のｎチャネル部分
SANは２つの交叉結合されたｎチャネルトランジスタT5
およびT6を有し、トランジスタ14と接続されているビッ
ト線セクション22はトランジスタT5のドレイン端子およ
びトランジスタT6のゲートと、トランスファトランジス
タ15と接続されているビット線セクション23はトランジ
スタT6のドレインおよびトランジスタT5のゲートと、ま
たトランジスタT5およびT6のソース端子はSAN入力端E2
と接続されている。基準電位に対してビット線セクショ
ン22はキャパシタンス16を有し、またビット線セクショ
ン23は基準電位に対してキャパシタンス17を有する。
高電位にあるメモリセルＺにもかかわらずビット線BL
はビット線セクション22と一緒に、構成要素の対称性の
結果として、付属の比較ビット線セクション23を有する
比較ビット線BLNよりも速く放電される。たとえばキャ
パシタンス７および16から形成されるキャパシタンスが
キャパシタンス10および17により形成されるキャパシタ
ンスよりも小さいならば、またはトランジスタT4の電流
増幅率またはトランジスタT5の電流増幅率がトランジス
タT3またはトランジスタT6の電流増幅率よりも大きいな
らば、SAP入力端E1からの電圧の過度に速い上昇またはS
AN入力端E2における電圧の過度に速い低下が行われるか
ぎり、ビット線BLはビット線セクション22と一緒に誤っ
た仕方で付属のビット線セクション23を有する比較ビッ
ト線BLNよりも速く放電され得る。このことから、入力
端E1およびE2に対する最適化された駆動機能の要求が生
ずる。最適化された駆動機能がすべての読出し増幅器に
対してほぼ等しいように、SAP入力端E1およびSAN入力端
E2の電圧駆動が必要である。ローカルなSANドライバま
たはSAPドライバにより近似的に電圧制御が達成され
る。
第３図には１つの本発明によるダイナミックな半導体
メモリにおけるそれぞれ読出し増幅器LVB、LVB′、LV
B″…の間のローカルなSANドライバLTN、STN′、…の１
つのブロックごとの配置が示されている。読出し増幅器
ブロックLVBはたとえば読出し増幅器LVのようにビット
線対BLおよびBLNと接続されており、またそれぞれSAN入
力端E2を介して駆動可能である多数の読出し増幅器から
成っている。その際にたとえば読出し増幅器LVのような
読出し増幅器ブロックLVBに付属の読出し増幅器のSAN入
力端E2はローカルなSANN線を介してSANドライバ出力端A
2と接続されている。ローカルなSANドライバLTNはｎの
駆動線SENを介してｎ相で駆動され、また基準電位Vssと
接続されている。読出し増幅器LVB、LVB′、LVB″…は
ビット線ブロックTB、TB′、TB″…に対応付けられてお
り、ビット線ブロックTBはたとえばビット線対BLおよび
BLNのような多数のビット線対を、またビット線ブロッ
クTB′はたとえばビット線対BL′およびBLN′のような
多数ビット線対を含んでいる。第３図中では、複数のワ
ード線ブロックを代表して、ワード線ネイルＮとスルー
ホール接続されたワード線WLから成るワード線ブロック
WLBが示されている。すべてのセル領域を代表して、ビ
ット線BLおよびワード線WLを有するメモリセルＺならび
にビット線BL′およびワード線WLを有するメモリセル
Ｚ′が示されている。
より望ましい仕方でビット線ブロックTB′がワード線
WLの２つのスルーホール接続ネイルＮの間のすべてのビ
ット線対の集合に一致していれば、ローカルなSANドラ
イバLTN、LTN′…に対して読出し増幅器ブロックLVB、L
VB′、LVB″…の間のスルーホール接続ネイルＮにより
生ずるまさにそれぞれ１つの間隔が利用され得る。ワー
ド線ネイルＮに対するスルーホール接続個所はワード線
よりもはるかに幅が広く、またワード線間隔の最小化の
ために段状に配置されており、このことから読出し増幅
器ブロックの間に十分な間隙が生ずる。たとえば1024の
読出し増幅器と接続されているグローバルなSANN線の代
わりに、たとえば本発明によるダイナミック半導体メモ
リのなかではそれぞれ64の読出し増幅器LVと接続されて
いる16のローカルなSANドライバLTN、LTN′…および16
のローカルなSANN線２、２′…を有する配置が利用され
る。この例ではローカルなSANN線の抵抗はグローバルな
SANN線にくらべて係数16だけ減少し、またこうしてその
つどのローカルなSANドライバの内部抵抗にくらべてほ
ぼ無視され得る。ローカルなSANN線のはるかにはるかに
低い抵抗により同じく電流に関係する電圧帰還結合が無
視され、また読出し増幅器ブロックのすべての読出し増
幅器LVがそれらのSAN入力端E2にほぼ同一の駆動電圧を
得る。それは最適化された駆動機能を有するSANドライ
バの使用に対する前提である。
ワード線WLがたとえば低抵抗の材料の１つの平面内の
みを導かれているならば、スルーホール接続ネイルＮは
応用されず、従ってワード線より短くなければならず、
また付加のワード線ドライバが必要である。付加のワー
ド線ドライバにより形成される読出し増幅器ブロックの
間の間隙は有利な仕方でローカルなSANまたはSAPドライ
バに対して利用され得る。
第４図には本発明によるダイナミック半導体メモリの
ｎ相のローカルなSANドライバの詳細回路が示されてい
る。ローカルなSANドライバ回路は最小３つまた最大ｎ
のチャネルトランジスタＴを有し、これらのトランジス
タは最小の場合には３つの駆動線SEN1ないしSEN3によ
り、また最大の場合にはｎの駆動線SEN1ないしSENnを介
して駆動可能である。ｎチャネルトランジスタNT1のド
レイン端子はSANドライバ出力端A2と、ソース端子は導
通方向に接続されているダイオードD1を介して基準電位
Vssと、またｎチャネルトランジスタNT1のゲートは駆動
線SEN1と接続されている。ダイオードD1に対して別のｎ
チャネルトランジスタNT2が並列に接続されている。ま
た駆動線SEN2と接続されている。SANドライバ出力端A2
と基準電位Vssとの間に、第３の駆動線SEN3により駆動
可能である第３のｎチャネルトランジスタNT3が位置し
ている。最適な駆動機能の一層良好な近似のために、ゲ
ートで駆動線SENnと接続されているトランジスタNTnま
での別のｎチャネルトランジスタがトランジスタNT3に
並列に接続され得る。駆動線SEN1ないしSENnがローカル
なSANドライバの外側に形成可能であるか否か、または
それらがローカルなSANドライバのなかにそれぞれたと
えば駆動線SEN1の信号から伝播時間回路により形成可能
であるか否かはここでは下位の意義を有する。
ダイオードD1は、本発明によるダイナミック半導体メ
モリの他の個所にも使用されるCMOSプロセスステップに
より実現されたバイポーラダイオードであり、またその
電流収率は、妥当な時間内にSANN線に接続されている接
合キャパシタンスおよび導線キャパシタンスが放電さる
ように設計されていなければならない。個々のトランジ
スタの設計および時間的駆動の選定により制御電圧は段
階的に最初は平らに、また次いで急峻に降下するように
形成され得る。
第４図に示されているローカルなｎ相のSANドライバ
による最適化された駆動機能の段階的な形成は第５図の
電圧−時間ダイアグラムに示されている。この電圧−時
間ダイアグラムは、SANドライバ出力端A2がローカルなS
AN線を介して読出し増幅器と接続されているかぎり、SA
Nドライバ出力端A2における電圧U2を示す。すべての駆
動線SEN1…SENnが低電位にあるならば、電圧U2は予充電
レベルUmに一致しているが、第１の相B1でトランジスタ
NT1が導通状態になると直ちに、出力電圧U2はほぼｎチ
ャネル読出しトランジスタのカットオフ電圧UTだけ減ぜ
られた値Um−UTに低下し、その際に電圧値Um−UTはほぼ
ダイオードD1のしきい電圧に一致している。本来の評価
は、トランジスタNT1のチャネル抵抗がトランジスタNT2
に対して並列に接続されている第２の相B2で開始する。
トランジスタNT3ないしNTnの付加接続によりSANドライ
バの内部抵抗は段階的に意図的に小さくされ、それによ
って出力電圧U2は最適化された駆動機能に従って基準電
位に低下する。
第６図には本発明によるダイナミック半導体メモリに
おけるローカルなSANドライバおよびSAPドライバのブロ
ックごとの配置が示されている。第４図の場合と類似し
て、第６図に付属のビット線ブロックTB、TB′、TB″…
を有する読出し増幅器ブロックLVB、LVB′、LVB″が示
されている。ワード線ブロックWLBは同じくワード線ネ
イルＮとスルーホール接続されたワード線WLから成って
おり、これはすべてのメモリセルに対する代表としてメ
モリセルＺおよびメモリセルＺ′と接続されている。読
出し増幅器ブロックLVBはたとえば読出し増幅器LVのよ
うな多数の読出し増幅器から成っており、これらはたと
えばビット線対BLおよびBLNのようなビット線対と接続
されている。読出し増幅器LVはメモリセルＺと接続され
ているビット線BLをビット線BLNと比較する。また相応
の仕方で読出し増幅器ブロックLVB′のなかで、セル
Ｚ′と接続されているビット線BL′がビット線BLN′と
比較される。第４図との主な相違点は、ローカルなｎ相
のSANドライバに対して付加的に存在するローカルなｐ
相のSAPドライバLTPであり、これらはそれぞれｐ駆動線
SEPにより駆動可能である。読出し増幅器ブロックLVBの
読出し増幅器LVのSAN入力端E2はローカルなSANN線２を
介してローカルなSANドライバLTNのSAN出力端A2と接続
されている。類似の仕方で読出し増幅器ブロックLVBの
読出し増幅器LVのSAP入力端E1はローカルなSAP線１を介
してローカルなSAPドライバLTPのSAP出力端A1と接続さ
れている。相応の仕方でこのことは、ローカルなSAPド
ライバ線１′およびローカルなSANNドライバ線２′を介
してローカルなSAPドライバLTP′およびローカルなSAN
ドライバLTN′と接続されているたとえば読出し増幅器
ブロックLVB′のような他の読出し増幅器ブロックにも
当てはまる。
ローカルなSAPドライバLTP、LTP′により、ローカル
なSANドライバの場合と類似の仕方で、読出し増幅器の
ｐチャネル部分に対する最適化された駆動機能の達成が
可能である。ローカルなSAPドライバは、ｐチャネルド
ライバトランジスタにおけるより低い多数キャリア移動
度に基づいて、相応のローカルなSANドライバよりも約
３倍の場所をとる。本発明によるダイナミック半導体メ
モリにおけるｎ相のローカルなSAPドライバの第７図に
示されている詳細回路は構造的に、第４図に示されてい
るローカルなSANドライバに類似している。ローカルなS
APドライバはｐチャネルトランジスタPT1を有し、その
ドレイン端子はSAPドライバ出力端A1と、そのソース端
子は導通方向に接続されているダイオードD2を介して供
給電圧VDDと、またそのゲートは制御線SEP1と接続され
ている。ダイオードD2に対してｐチャネルトランジスタ
PT2が並列に接続されており、またトランジスタPT2のゲ
ートは駆動線SEP2と接続されている。SAPドライバ出力
端A1と供給電圧VDDとの間にｐチャネルトランジスタPT3
が位置しており、そのゲートは駆動線SEP3を介して駆動
可能である。最適な駆動機能を一層良好に近似するた
め、ゲートで駆動線SEPpと接続されているトランジスタ
PT Pまでの別のｐチャネルトランジスタがトランジスタ
PT3に対して並列に接続され得る。第４図で説明したSAN
ドライバの場合と類似して、SAPドライバの場合にも伝
播時間回路によりたとえば駆動線SEP1の信号から別の駆
動線SEP2…SEPnに対する信号が形成可能である。
駆動線SEP1が低電位を得る第１の相では、トランジス
タPT1は導通状態となり、またSAPドライバ出力端A1にお
ける電圧は予充電電圧Umから、供給電圧VDDよりもダイ
オードD2のしきい電圧だけ低い１つの電圧へ上昇する。
駆動線SEP2が低電位を得る第２の相では、トランジスタ
PT2は導通状態となり、こうしてトランジスタPT1および
PT2のチャネル抵抗の直列回路が生ずる。第３ないし第
ｐの相ではトランジスタPT3ないしPTpが次々と制御線SE
P3ないしSEPp上の低電位により導通状態となり、またそ
れによってSAPドライバの内部抵抗が段階的に減ぜら
れ、その際にSAPドライバ出力端A1における電圧は最適
化された駆動機能に従って供給電圧VDDにもたらされ
る。
SANドライバの場合にもSAPドライバの場合にもMOSト
ランジスタおよびバイポーラトランジスタから成る１つ
の組み合わせが考えられる。MOSトランジスタは完全に
バイポーラトランジスタにより置換され得ない。なぜな
らば、バイポーラトランジスタにおいて生ずるしきい電
圧に基づいて供給電圧KVssへ の低下またはVDDへの上
昇が可能でないからである。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/4091

Claims (10)

    (57)【特許請求の範囲】
  1. 【請求項１】少なくとも１つのワード線ブロック（WL
    B）を含むメモリセル装置と、それぞれｎチャネル部分
    及びｐチャネル部分から成る読出し増幅器と、読出し増
    幅器のｎチャネル部分を駆動するためワード線ブロック
    毎に設けられた少なくとも１つのSANドライバと、読出
    し増幅器のｐチャネル部分を駆動するためワード線ブロ
    ック毎に設けられた少なくとも１つのSAPドライバとを
    有するダイナミック半導体メモリにおいて、 少なくとも１つのワード線ブロックは多数のビット線ブ
    ロック（TB、TB′…）を含み、ビット線ブロックは多数
    のビット線対（BL、BLN）を含み、ビット線ブロック（T
    B）の各々は、ビット線ブロックに属する最適化された
    駆動機能を有するローカルなSANドライバ（LTN）を含
    み、ローカルなSANドライバ（LTN）は所属のビット線ブ
    ロックに属するすべての読出し増幅器（LV）のｎチャネ
    ル部分（SAN）をローカルなSANN線（２）を介して駆動
    し、SANドライバ（LTN）はダイオード（D1）と第１のｎ
    チャネルトランジスタ（NT1）の直列回路を介して基準
    電位（VSS）と接続されたドライバ出力端（A1）を有
    し、そのダイオード（D1）に並列にｎチャネルトランジ
    スタ（NT2）が接続され、前記並列回路（D1、NT1）に並
    列に少なくとも１つの別のｎチャネルトランジスタ（NT
    3、NTn）が接続され、各ｎチャネルトランジスタ（N
    T1、NT2、NT3、NTn）はそれぞれ制御信号（SEN1、SEN
    2、SEN3、SENn）により駆動可能であることを特徴とす
    るダイナミック半導体メモリ。
  2. 【請求項２】ビット線ブロックに属するローカルなSAN
    ドライバ（LTN）が半導体チップ上に空間的に配置さ
    れ、このSANドライバ（LTN）がビット線ブロック（TB）
    に属する読出し増幅器（LVB）とビット線ブロック（T
    B）に隣接するビット線ブロック（TB′）に属する読出
    し増幅器（LVB′）との間に位置することを特徴とする
    請求項１記載のダイナミック半導体メモリ。
  3. 【請求項３】少なくとも１つの別のｎチャネルトランジ
    スタ（NTn）が第３のｎチャネルトランジスタ（NT3）に
    並列に接続され、それぞれ別のｎチャネルトランジスタ
    （NTn）の第１の端子がローカルなSANドライバのドライ
    バ出力端（A2）と接続され、別のｎチャネルトランジス
    タ（NTn）の第２の端子が基準電位（VSS）と接続され、
    別のｎチャネルトランジスタ（NTn）のゲート端子が別
    の制御信号（SENn）により駆動可能であることを特徴と
    する請求項１記載のダイナミック半導体メモリ。
  4. 【請求項４】ローカルなSANドライバのｎチャネルトラ
    ンジスタ（NT1…NTn）が相異なるチャネル幅を有するこ
    とを特徴とする請求項３記載のダイナミック半導体メモ
    リ。
  5. 【請求項５】ビット線ブロック（TB）毎に、ローカルな
    SANドライバ（LTN）に付加して最適化された駆動機構を
    有するSAPドライバ（LTP）が設けられ、このSAPドライ
    バはローカルなSAPドライバ（LTP）を形成し、各ローカ
    ルなSAPドライバがビット線ブロックに属するすべての
    読出し増幅器（LV）のｐチャネル部分（SAP）をローカ
    ルなSAP線（１）を介して駆動することを特徴とする請
    求項１記載のダイナミック半導体メモリ。
  6. 【請求項６】ビット線ブロックに属するローカルなSAP
    ドライバ（LTP）が半導体チップ上に空間的に配置さ
    れ、SAPドライバ（LTP）がビット線ブロック（TB）に属
    する読出し増幅器（LVB）とビット線ブロック（TB）に
    隣接するビット線ブロック（TB′）に属する読出し増幅
    器（LVB′）との間に位置することを特徴とする請求項
    ５記載のダイナミック半導体メモリ。
  7. 【請求項７】それぞれ１つのローカルなSAPドライバが
    ダイオード（D2）を含み、このダイオード（D2）は陽極
    側で供給電圧（VDD）と、陰極側で第１のｐチャネルト
    ランジスタ（PT1）の第１の端子と接続され、第１のチ
    ャネルトランジスタ（PT1）の第２の端子がローカルなS
    APドライバのドライバ出力端（A1）と接続され、第１の
    ｐチャネルトランジスタ（PT1）のゲート端子が第１の
    制御信号（SEP1）により駆動可能であり、 ダイオード（D2）に対して第２のｐチャネルトランジス
    タ（PT2）が並列に接続され、そのゲート端子が第２の
    制御信号（SEP2）により駆動可能であり、 第３のｐチャネルトランジスタ（PT3）の第１の端子が
    ローカルなSAPドライバのドライバ出力端（A1）と接続
    され、第３のｐチャネルトランジスタ（PT3）の第２の
    端子が供給電圧（VDD）と接続され、第３のｐチャネル
    トランジスタ（PT3）のゲート端子が第３の制御信号（S
    EP3）により駆動可能であることを特徴とする請求項５
    記載のダイナミック半導体メモリ。
  8. 【請求項８】少なくとも１つの別のｐチャネルトランジ
    スタ（PTp）が第３のｐチャネルトランジスタ（PT3）に
    並列に接続され、それぞれ別のｐチャネルトランジスタ
    （PTp）の第１の端子がローカルなSAPドライバのドライ
    バ出力端（A1）と接続され、別のｐチャネルトランジス
    タ（PTp）の第２の端子が供給電圧（VDD）と接続され、
    別のｐチャネルトランジスタ（PTp）のゲート端子が別
    の制御信号（SEPp）により駆動可能であることを特徴と
    する請求項７記載のダイナミック半導体メモリ。
  9. 【請求項９】ローカルなSAPドライバのｐチャネルトラ
    ンジスタ（PT1…PTp）が相異なるチャネル幅を有するこ
    とを特徴とする請求項７又は８記載のダイナミック半導
    体メモリ。
  10. 【請求項１０】ワード線（WL）が、その上に位置しワー
    ド線に比べて低抵抗の導体路とワード線ネイル（Ｎ）に
    よりスルーホール接続され、それぞれワード線（WL）の
    ２つのワード線ネイル（Ｎ）の間に位置しているビット
    線対（BL′、BLN′）がビット線ブロック（TB′）を形
    成していることを特徴とする請求項２又は６記載のダイ
    ナミック半導体メモリ。
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