KR100233699B1

KR100233699B1 - 반도체 기억장치

Info

Publication number: KR100233699B1
Application number: KR1019920000699A
Authority: KR
Inventors: 다까유끼 다나까; 준이찌 스야마
Original assignee: 사와무라 시코; 오끼 덴끼 고오교 가부시키가이샤
Priority date: 1991-04-10
Filing date: 1992-01-18
Publication date: 1999-12-01
Also published as: EP0508354A3; DE69222217T2; JPH04311899A; EP0508354B1; JP3096314B2; KR920020494A; EP0508354A2; DE69222217D1; US5276645A

Abstract

[목적]

센스 앰프 활성화용 NMOS(80)를 흐르는 방전전류(ISS)와, 액티브 리스토어 활성화용 PMOS(90)을 흐르는 충전전류(ICC)을 저감하여 NMOS(80)의 소오스측 단자 N1 의 전위상승 및 PMOS(90)의 소오스측 단자 N2의 전위강화를 방지하며, NMOS(80)및 PMOS(90)의 전류구동 능력의 향상과 센스·액티브 리스토어 동작의 고속화를 도모한다.

[구성]

용량(101)을 갖는 방전용 분류 회로(100)을 NM0S(80)와 병렬로 접속하고, 또한 용량(201)을 갖는 충전용 분류 회로(200)를 PMOS(90)와 병렬로 접속한다. 그리고, 센스 앰프(50)의 활성화시에 흐르는 ISS를 용량(101)측으로 분류한다. 또한, 액티브 리스토어(60)의 활성화시에 흐르는 ICC를 용량(201)으로 분류한다.

Description

반도체 기억장치

제1도는 본 발명의 제1의 실시예를 나타내는 DRAM의 요부 회로도이다.

제2도는 종래의 DRAM을 나타내는 요부 회로도이다.

제3도는 제2도의 판독동작 및 재기입 동작을 나타내는 타임 차트이다.

제4도는 제1도의 판독 동작 및 재기입 동작을 나타내는 타임 차트이다.

제5도는 본 발명의 제2의 실시예를 나타내는 것이고, 제1도를 사용한 DRAM의 판독동작과 재기입 동작의 타임차트이다.

제6도는 본 발명의 제3의 실시예를 나타내는 DRAM의 요부 회로도이다.

* 도면의 주요부분에 대한 부호의 설명

10, 10-1 내지 10-n : 메모리셀 어레이

20-1 내지 20-m : 단위칼럼계

40-j(j=1,2…): 메모리 셀

50 : 센스 앰프 60 : 액티브 리스토어(active restore)

80, 80-1 내지 80-n : NMOS(센스 앰프 활성화 수단)

90, 90-1 내지 90-n : PMOS(액티브 리스토어 활성화 수단)

100 : 방전용 분류(分流)회로 101 : 용량

102, 102-1 내지 102-n : NMOS(제 1 의 개폐수단)

103 : NMOS(제 2 의 개폐수단)

200 : 충전용 분류 회로 201 : 용량

202, 202-1 내지 202-n : PMOS(제 1 의 개폐수단)

203 : PMOS(제 2 의 개폐수단)

300 : 충반전용 분류 회로 BLa, BLb : 비트선쌍

WLi(i = 1,2…): 워드선 DBa, DBb : 데이터선

PL1, PL1-1 내지 PL1-n, PL2, PL2-1 내지 PL2-n : 래치 단자

R₁, R₂: 기생저항

VCC : 전원전위 VSS : 접지전위

본 발명은 다이나믹 랜덤 액세스 메모리(이하, DRAM 이라 함)및 스태틱 랜덤 액세스 메모리(이하, SRAM 이라함)등에 있어서, 동작시의 피크 전류의 저감화를 도모한 반도체 기억장치에 관한 것이다.

종래, 예를 들면 MOS 트랜지스터로 구성되는 DRAM으로서는 예를 들면, 제2도와 같은 것이 있었다. 이하 그 구성을 설명한다.

제2도는 종래의 DRAM 의 일 구성예를 나타내는 요부의 회로도이다.

이 DRAM 은 데이터 격납용의 메모리 셀 어레이(10)를 가지며, 그 메모리 셀 어레이(10)가 복수의 단위 칼럼계(20-1 내지 20-m)로 구성되어 있다. 각 단위 칼럼계(20-1 내지 20-m)는 복수의 워드선 WLi(i=1,2…)와, 이것과 직교하는 복수쌍의 상보적인 비트선쌍(BLa, BLb)을 갖고 있다. 각 비트선쌍(BLa, BLb)에는 이퀄라이즈 회로(30), 복수의 메모리 셀(40-j(j=1, 2…)), 센스 앰프(50), 액티브 리스토어(60)및 트랜스퍼 게이트(70)가 접속되어 있다.

이퀄라이즈 회로(30)는 비트선쌍(BLa, BLb)을 리세트 전위 V₁₍예를들면 1/2VCC ; VCC는 전원전위)에 설정하는 회로이며, N 형의 인핸스먼트형 MOS 트랜지스터(이하, NMOS 라 함)(31 내지 33)를 갖고 있다. NMOS(31)의 소오스는 비트선 BLa에, 게이트는 비트선 이퀄라이즈 신호 EQ에, 드레인이 리세트 전위 V₁에, 각각 접속되어 있다. NMOS(32)의 소오스가 비트선 BLb에, 드레인이 리세트 전위 V₁에, 게이트가 비트선 이퀄라이즈 신호 EQ에 각각 접속되어 있다. NMOS(33)의 소오스가 비트선 BLb에, 드레인이 비트선 BLa에, 게이트가 비트선 이퀄라이즈 신호 EQ에 각각 접속되어 있다.

각 메모리 셀(40-j)은 데이터를 격납하는 것이고, 용량(41)및 NMOS(42)로 구성되어 있다. 고정전극(VP)과 메모리 셀 축적단자(MC)와의 사이에는 용량(41)이 접속되고, 그 단자(MC)와 비트선(BLa 또는 BLb)사이에 NMOS(42)의 소오스 드레인이 접속되어 있다. NMOS(42)의 게이트는 도시하지 않은 로우디코더(행디코더)로 선택되는 워드선(WLi)에 접속되어 있다.

센스 앰프(50)는 비트선쌍(BLa, BLb)의 한쪽을 접지전위(VSS)측으로 증폭하는 회로이며, NMOS(51, 52)로 구성되어 있다. NMOS(51)의 소오스는 래치 단자(DL₁)에, 드레인이 비트선(BLa)에, 게이트가 비트선(BLa)에 각각 접속되어 있다. NMOS(52)의 소오스는 래치 단자(PL1)에, 게이트가 비트선(BLa)에, 드레인이 비트선(BLb)에 각각 접속되어 있다.

액티브 리스토어(60)는 비트선쌍(BLa, BLb)의 한쪽을 전원전위(VCC)측으로 증폭하는 회로이고, P형의 인핸스먼트형 MOS 트랜지스터(이하, PMOS 라 함)(61, 62)로 구성되어 있다. PMOS(61)의 소오스는 래치 단자(PL2)에, 게이트가 비트선(BLb)에, 드레인이 비트선(BLa)에, 각각 접속되어 있다. PMOS(62)의 소오스는 래치 단자(PL2)에, 게이트가 비트선(BLa)에, 드레인이 비트선(BL6)에 각각 접속되어 있다.

트랜스퍼 게이트(70)는 비트선쌍(BLa, BLb)와 상보적인 데이터선(DBa, DBb)사이의 데이터 전송을 행하는 회로이고 NMOS(71, 72)로 구성되어 있다. NMOS(71, 72)의 소오스 드레인이 데이터 선(DBa, DBb)과 비트선(BLa, BLb)에 접속되고, 이들의 게이트가 칼럼 디코더(열디코더)출력단자(Y1)에 공통접속되어 있다.

래치 단자(PL1)에는 래치 신호(LT1)에 의하여 온·오프 동작하는 센스 앰프 활성화 수단인 개폐수단, 예를 들면 NMOS(80)의 드레인이 접속되고, 그 소오스가 단자(N1)및 기생저항(R1)을 통해서 접지단위(VSS)에 접속되어 있다. 래치 단자(PL2)에는 래치 신호(LT2)에 의하여 온·오프 동작하는 액티브 리스토어 활성화 수단인 개폐수단, 예를 들면 PMOS(90)의 드레인이 접속되고, 그 소오스가 단자(N2)및 기생저항(R2)를 통해서 전원전위(VCC)에 접속되어 있다.

제3도는 제2도에 나타내는 DRAM의 판독 동작 및 재기입 동작의 타임차트이고 이 그림을 참조하면서 DRAM 의 동작을 설명한다.

DRAM에의 입력 신호인 반전 로우 애드레스 스트로브 신호 RASn이 “H” 상태(리세트 상태)에서는 비트선 이퀄라이즈 신호(EQ)가 VCC 레벨로 충전되어 있고, 비트선(BLa, BLb)는 이퀄라이즈 회로(30)중의 NMOS(31 내지 33)를 통해서 리세트 전위 V1(예를 들면 1/2·VCC)로 충전되어 있다. 워드선(WLi)는 VSS 레벨에 설정되어 있다.

래치 신호(LT1)은 VSS 레벨에 래치 신호(LT2)는 VCC 레벨에 각각 설치되어 있고, NMOS(80)및 PMOS(90)와, 오프상태가 되어 있다. 래치 단자(PL1, PL2)는 1/2·VCC 레벨에 충전되어 있고, 센스 앰프(50)및 액티브 리스토어(60)가 비활성 상태가 되어 있다.

다음에 신호 RASn이 “L” 상태로 천이하여 활성상태가 되면, 비트선 이퀄라이즈 신호 EQ가 VSS 레벨로 천이한다. 도시하지 않은 로우디코더에 의하여 선택된 워드선, 예를 들면 WL1이 활성화하면, 메모리 셀(40-1)내의 NMOS(42)가 온하고 메모리 셀 축적단자(MC)의 데이터가 비트선(BLa)로 전송된다.

래치 신호(LT1)가 VSS에서 VCC 레벨로 천이하면 NMOS(80)가 온하고, 래치 단자(PL1)를 1/2·VCC 레벨에서 VSS 레벨로 천이하므로서, 센스 앰프(50)가 활성화한다. 또 래치 신호(LT2)가 VCC에서 VSS 레벨로 천이하면 PMOS(90)가 온한다. 그러면, 래치 단자(PL2)가 1/2·VCC 레벨에서 VCC 레벨로 천이하로 액티브 리스토어(60)가 활성화한다.

센스 앰프(50)및 액티브 리스토어(60)가 활성화하면 비트선 BLa와 BLb가, 메모리 셀(40-1)의 판독 데이터에 의거하여 각각 VCC 레벨과 VSS 레벨로 천이한다.

칼럼 디코더 출력단자(Y1)가 활성화하면, 트랜스퍼 게이트(70)의 NMOS(71, 72)가 온하고, 비트선(BLa 와 BLb)의 데이터가 데이터선(DBa 와 DBb)로 전송되고 판독 동작과 재기입 동작이 종료한다.

다음에, 다시 신호 RASn이 “H” 상태로 천이하고, 리세트 상태로 회복 한다.

그러나, 상기 구성의 반도체 기억 장치에서는 다음과 같은 과제가 있었다.

종래의 DRAM에서는 각 단위 칼럼계(20-1 내지 20-m)에 존재하는 비트선쌍(BLa, BLb)의 전하를 NMOS(80)를 통해서 접지전위 VSS로 방전하고 또 PMOS(90)를 통해서 전원전위 VCC에 충전한다. 그 때문에 메모리 용량의 대규모화에 의하여 단위 칼럼계(20-1 내지 20-m)의 수가 증가하면, 이에 따라서, 기생저항(R1)을 통해서 접지단위(VSS)로 유출 하는 방전전류(ISS)와, 기생저항(R2)를 통해서 전원전위(VCC)에서 유입하는 충전전류(ICC)가 증가하기 때문에, 단자 N1 이 VSS 레벨로부터 상승하고, 단자 N2가 VCC 레벨로부터 하강한다. 이 결과, NMOS(80)와 PMOS(90)의 전류 구동 능력이 저하하고, 센스·액티브 리스토어 동작이 늦어지고 이것을 해결하기가 곤란했다.

본 발명은 상기 종래기술이 가지고 있던 과제로서 메모리 용량의 증대에 따라서 방전전류 ISS와 충전전류 ICC에 의한 센스·액티브 리스토어 동작이 늦어진다고 하는 점을 해결한 반도체 기억장치를 제공하는 것이다.

제1의 발명은 상기 과제를 해결하기 위하여 복수의 워드선과 복수쌍의 상보적인 비트선쌍과의 교차개소에 각각 접속된 복수의 메모리 셀 및 상기 각 비트선쌍의 한쪽의 비트선을 선택적으로 래치 단자와 통전하는 복수의 센스 앰프를 갖는 메모리 셀 어레이와, 래치 신호에 의거하여 상기 래치 단자를 VSS 측으로 접속하여 상기 센스 앰프를 활성화시키는 센스 앰프 활성화 수단을 구비한 반도체 기억 장치에 있어서, 방전용 분류 회로를 설치하고 있다.

방전용 분류 회로는 상기 센스 앰프 활성화 수단의 동작에 대해서 소정의 타이밍으로 VCC 측 또는 소정전위 측에 접속된 용량을 상기 센스 앰프 활성화 수단과 병렬로 접속하여 상기 센스 앰프 활성화 수단을 흐르는 전류를 분류하는 회로이다.

제2의 발명은 제1의 발명에 있어서, 상기 각 비트선쌍의 다른쪽의 비트선을 선택적으로 다른 래치 단자와 통전하는 복수의 액티브 리스토어를 상기 메모리셀 어레이에 설치하고 또한 액티브리스토어 활성화 수단을 설치하고 있다. 액티브 리스토어 활성화 수단은 상기 래치 신호에 대해서 상보적인 다른 래치 신호에 의거하여 상기 다른 래치 단자를 VCC 측 또는 소정 전위측으로 접속하여 상기 액티브 리스토어를 활성화시키는 기능을 갖고 있다.

제3의 발명은 제2의 발명에 있어서, 충전용 분류 회로를 설치하고 있다. 충전용 분류 회로는 상기 액티브 리스토어 활성화 수단의 동작에 대해서 소정의 타이밍으로 VSS 측에 접속된 용량을 상기 액티브 리스토어 활성 수단과 병렬로 접속하여 상기 액티브 리스토어 활성수단을 흐르는 전류를 분류하는 회로이다.

제4의 발명은 제1, 제2 또는 제3의 발명에 있어서, 상기 메모리 셀 어레이를 복수개 설치하고, 이들을 선택적으로 상기 방전용 분류 회로 또는 충전용 분류 회로에 접속되어 있다.

제5의 발명은 제1, 제2, 제3 및 제4의 발명에 있어서, 상기 방전용 분류 회로가, VCC 측 또는 소정 전위측에 접속된 용량과, 상기 용량을 상기 센스 앰프 활성화 수단에 병렬로 접속하는 제1의 개폐수단과, 상기 용량을 VSS 측으로 접속하는 제2의 개폐수단을 갖추고 있다.

제6의 발명은 제3또는 제4의 발명에 있어서, 상기 충전용 분류 회로가 VSS 측으로 접속된 용량과, 상기 용량을 상기 액티브 리스토어 활성화 수단에 병렬로 접속하는 제1의 개폐수단과 상기 용량을 VCC 측 또는 소정전위측에 접속하는 제2의 개폐수단과를 갖추고 있다.

제1의 발명에 의하면 이상과 같이 반도체 기억 장치를 구성하였으므로 데이터 판독시등에 있어서 래치 신호에 의하여 센스 앰프 활성화 수단이 동작하면 그 센스 앰프 활성화수단에 의하여 센스 앰프가 활성화된다. 그러면, 비트선 쌍의 전위가 증폭된다. 그리고 센스 앰프 활성화 수단의 동작시에 있어서, 이 센스 앰프 활성화 수단을 흐르는 방전 전류가 방전용 분류회로내의 용량을 통하여 분류되고, 이 센스 앰프 활성화 수단의 전위 상승이 경감된다.

제2의 발명에 의하면, 센스 앰프 동작시에 있어서, 액티브 리스토어 활성화 수단에 의하여 액티브 리스토어가 동작하고, 비트선쌍의 전위차의 증폭속도가 향상한다. 이에 의하여 메모리 셀 어레이의 대용량화가 가능해진다.

제3의 발명에 의하면 액티브 리스토어 활성화 수단의 동작시에 있어서, 이것을 흐르는 충전전류가 충전용 분류 회로내의 용량으로 분류되고, 이 액티브 리스토어 활성화 수단의 전위 강화가 경감된다.

제4의 발명에 의하면, 복수의 메모리 셀 어레이를 분할 동작시킬때에 방전용 분류 회로 또는 충전용 분류 회로를 공용이 가능하고, 회로구성의 간단화와 칩크기의 소형화를 도모할 수 있다.

제5의 발명에 의하면, 방전용 분류 회로는 용량의 제1, 제2의 개폐수단을 구비하고 있으므로, 그 제1, 제2의 개폐수단의 온·오프 동작에 따라서 소정의 타이밍으로 용량을 사용한 방전전류의 분류를 실행할 수 있다.

제6의 발명에 의하면 충전용 분류 회로는 용량과 제1, 제2의 개폐수단을 구비하고 있으므로 그 제1, 제2의 개폐수단을 소정의 타이밍으로 온·오프 동작시키므로써 이 용량에 의하여 충전 전류의 분류를 실행할 수 있다. 따라서, 상기 과제를 해결할 수 있는 것이다.

[실시예]

제1도는 본 발명의 제1의 실시예를 나타내는 DRAM의 요부의 회로도이고 종래의 제2도 중의 요소와 공통의 요소에는 공통의 부호가 붙어져 있다.

이 DRAM에서는 센스 앰프 활성화 수단인 NMOS(80)의 드레인과 단자 N2와의 사이에 방전용 분류 회로(100)를 설치하고, 또한 액티브 리스토어 활성화 수단인 PMOS(90)의 드레인과 단자 N1과의 사이에, 충전용 분류 회로(200)를 설치하고 있다.

방전용 분류 회로(100)는, NMOS(80)와 병렬로 설치된 용량(101)에 의하여 방전전류 ISS를 분류하는 회로이다. 용량(101)의 양단은, 단자 N2와 N3에 접속되어 있다. 단자 N3은 래치 신호(LT3)에 의하여 온·오프 동작하는 제1의 개폐수단인 예를 들면 NMOS(102)의 소오스에 접속되고 그 드레인이 래치 단자(PL1)에 접속되어 있다. 또한 단자 N3에는 프리차아지 신호(PR1)에 의하여 온·오프 동작하는 제2의 개폐수단인 예를 들면 NMOS(103)의 드레인이 접속되고, 그 소오스가 접지전위 VSS에 접속되어 있다.

충전용 분류 회로(200)는, 액티브 리스토어 활성화 수단인 PMOS(90)와 병렬로 설치된 용량(201)에 의하여 충전전류(ICC)를 분류하는 회로이다. 용량(201)은 단자 N1과 N4에 접속되어 있다. 단자 N4는 래치 신호(LT4)에 의하여 온·오프 동작하는 제1의 개폐수단인 예를들면 PMOS(202)의 소오스에 접속되고, 그 드레인이 래치 단자(PL2)에 접속되어 있다. 또한 단자 N4에는 프리차아지 신호(PR2)에 의하여 온·오프 동작하는 제2의 개폐수단인 예를 들면 PMOS(203)의 드레인에 접속되고, 그 소오스 전원전위(VCC)에 접속되어 있다.

제4도는 제1도의 판독 동작 및 재기입 동작을 설명하기 위한 타임 차트이고, 이 그림을 참조하면서 제1도의 DRAM의 동작을 설명한다.

DRAM에의 입력 신호인 반전 로우 어드레스 스트로브 신호(RASn)가 “H”(리세트 상태)에서는 비트선 이퀄라이즈 신호(EQ)가 VCC 레벨에 충전되어 있고, 비트선(BLa와 BLb)이 이퀄라이즈 회로(30)에 의하여 리세트 전위 V1(예를 들면 1/2·VCC)에 충전되어 있다. 워드선(WLi)은 VSS레벨에 설정되어 있다. 래치신호(LT1)은 VSS레벨에 LT2는 VCC레벨에 설정되어있고, NMOS(8) 및 PMOS(90)가 오프상태가 되어 있다.

래치단자(PL1과 PL2)는 1/2·VCC 레벨에 충전되어 있고, 센스 앰프(50)및 액티브 리스토어(60)가 비활성 상태가 되어 있다. 프리차아지 신호(PR1)는 VCC 레벨에 설정되어 있고, NMOS(103)을 통해서 단자 N3 이 VSS 레벨에 설정되어 있다. 프리차아지 신호(PR2)는 VSS 레벨에 설정되고, 온 상태의 PMOS(203)를 통해서 단자 N4가 VCC 레벨에 설정되어 있다. 또, 래치 신호 LT3가 VSS 레벨에 LT4가 VCC 레벨에 설정되고, NMOS(102)및 PMOS(202)가 오프상태로 되어 있다.

신호 RASn이 “L”로 천이하여 활성 상태가 되면 비트선 이퀄라이즈 신호(EQ)가 VSS 레벨로 천이한다. 이것과 동시에 프리차아지 신호 PR1이 VSS로, PR2가 VCC 레벨로 천이하고, NMOS(103)및 PMOS(203)가 오프상태가 된다. 다음에 도시하지 않는 로우디코더에 의하여 선택된 워드선, 예를 들면 WL1이 활성화하고, 메모리 셀(40-1)내의 NMOS(42)가 온하고, 메모리 셀 축적 단자(MC)의 데이터가 비트선(BLa)으로 출력된다.

래치 신호(LT3)가 VSS에서 VCC 레벨로 천이하는 동시에, 래치 신호(LT4)가 VCC에서 VSS 레벨로 천이한다. 래치 신호(LT3)가 VCC 레벨이되면, NMOS(102)가 온하고 래치 단자(PL1)와 용량(101)이 결합하고, 단자 N3이 VSS 레벨에서 상승하고 래치 단자(PL1)이 1/2·VCC 레벨에서 하강한다. 단자 N3의 전위 상승시에 용량(101)을 통해서 단자 N2로 용량 귀환을 한다. 다음에, 래치 신호(LT3)가 VCC에서 VSS 레벨로 천이하여 NMOS(102)를 오프상태로 한 후, 래치 신호(LT1)가 VSS에서 VCC 레벨로 천이하고 온 상태가 된 NMOS(80)를 통해서 래치 단자(PL1)의 방전을 계속한다.

한편, 래치 신호(LT4)가 VCC에서 VSS 레벨로 천이하면, PMOS(202)가 온하고, 래치 단자(PL2)와 용량(201)이 결합한다. 그러면, 단자 N4가 VCC 레벨에서 하강하고, 래치 단자(PL2)가 1/2·VCC 레벨에서 상승한다. 단자 N4의 전위 하강시에 용량(201)을 통해서 단자 N1으로 용량 귀환을 한다. 래치 신호(LT4)가 VSS에서 VCC 레벨로 천이하여 PMOS(202)를 오프상태로 한 후, 래치 신호(LT2)가 VCC에서 VSS 레벨로 천이한다. 래치 신호(LT2)가 VSS 레벨이되면 PMOS(90)가 온하고 래치 단자(PL2)의 충전이 계속된다.

이상의 동작에 의하여, 센스 앰프(50)및 액티브 리스토어(60)가 활성화되고, 비트선(BLa 와 BLb)은 메모리 셀(40-1)의 판독데이터에 의거하여 VCC 레벨과 VSS 레벨로 각각 천이 한다. 그후, 칼럼디코더 출력단자(Y1)가 활성화 하고, 트랜스퍼 게이트(70)의 NMOS(71, 72)가 온하며, 비트선(BLa와 BLb)의 데이터가 데이터선(DBa와 DBb)으로 전송되고, 판독 동작과 재기입 동작이 종료한다.

이와 같은 동작과 재기입 동작에 있어서, 단자 N1은 용량(201)에서의 용량귀환시에 VSS 레벨 이상이 되지 않고, 또 단자 N2도 용량(101)으로부터의 용량 귀환시에 VCC 레벨 이하가 되지 않는다. 그 때문에 래치 신호(LT1과 LT2)의 활성화에 의한 NMOS(80)와 PMOS(90)의 전류 구동 능력을 저감할 수 없다.

또한, 래치 신호(LT1 과 LT2)가 활성화된 시점에서, 래치 단자(PL1)는 용량(101)의 효과에 의해서 1/2·VCC 레벨에서 전위 강하되어 있다. 그 때문에, NMOS(80)와 기생저항(R1)을 통해서 VSS로 유출하는 방전전류(ISS)가 종래에 비해서 저감한다. 동시에 래치 단자(PL2)도 용량(201)의 효과에 따라 1/2·VCC 레벨 전위 상승되어 있고, PMOS(90)와 기생저항(R2)을 통해서 VCC에서 유입하는 충전전류 ICC 가 종래에 비해서 저감한다.

따라서, 단자 N1의 VSS 레벨에서의 상승 및 단자 N2의 VCC 레벨에서의 하강이 종래에 비해서 경감된다. 그 때문에 NMOS(80)및 PMOS(90)의 전류 구동능력의 저하가 종래에 비해서 경감되고, 고속으로 센스·액티브 리스토어 동작이 가능해진다.

제4도에 있어서, 다시 신호 RASn이 “H”로 천이하고, 리세트 상태로 회복한다. 그리고, 프리차아지 신호 PR1이 VCC 레벨에 PR2가 VSS 레벨에 설정된다. 프리차아지 신호 PR1이 VCC레벨에 설정되면 NMOS(103)가 온하고, 용량(101)의 한쪽의 단자 N3 이 VSS 로 방전되고, 이 용량(101)에 의한 용량 귀환으로 충전전류(ICC)가 발생한다. 또, 프리차아지 신호 PR2가 VSS로 설정되면 PMOS(203)가 온하고, 용량(201)의 한쪽의 단자 N4가 VCC 레벨에 충전되고, 이때에도 VCC에서의 전류가 발생한다. 이때의 VCC에서의 순간 최대 전류치는 NMOS(103)와 PMOS(203)의 전류 공급능력에 의존하고 있다. 그 때문에 NMOS(103)와 PMOS(203)의 전류 공급능력의 조정, 및 프리차아지 신호(PR1 과 PR2)의 활성화의 타이밍을 분리하므로써, 순간 최대 전류치를 저감할 수 있다. 동일하게 용량(201)에 의한 단자 N1을 통한 VSS에의 용량 귀환과, NMOS(103)을 통한 용량(101)의 VSS에의 방전에 의하여 발생하는 전류에 관해서는 상기와 동일하게 저감화가 가능하다.

제5도는 본 발명의 제2의 실시예를 나타내는 것이고, 제1도의 DRAM을 사용한 판독 동작 및 재기입 동작의 타임 차트이다.

이 실시예가 제1의 실시예에 있어서의 제4도의 타임차트와 상이한점은 래치 신호 LT1과 LT2의 활성화 개시가 래치 신호 LT3과 LT4의 활성화 개시와 동시인 점이다.

본 실시예에서는 래치 신호 LT1, LT2, LT3, LT4의 동시 활성화에 의하여 온상태가 된 NMOS 80와 102를 통해서, 래치 단자(PL1)에서의 방전전류(ISS)를 동시에 분류한다. 또한, 온 상태가 된 PMOS 90와 202를 통해서 래치 단자 PL2에의 충전전류(ISS)를 동시에 분류한다.

이때, 단자 N3이 VSS에서 충전되어 용량(101)을 통해서 단자 N2로 정의 용량 귀환이 걸린다. 한편, 단자 N2에서 PMOS(90)를 통해서 래치 단자 PL2로 전류가 유입한다. 그 결과, 제4도에 있어서 독립이었던 단자 N2의 정방향에의 전위 변화와, 부방향에의 전류 변화가 중첩되기 때문에 단자 N2의 전위 변동이 더욱 저감된다. 동일하게 제4도에 있어서 독립이었던 충전전류(ICC)의 변동도 더욱 저감된다.

또 단자 N4가 VCC 레벨에서 방전되고, 용량(201)을 통해서 단자 N1에의 부의 용량 귀환이 걸린다. 한편, 단자 N1으로 NMOS(80)를 통해서 래치 단자(PL1)에서 전류가 유출한다. 그 결과, 제4도에 있어서 독립이 었던 단자 N1의 부방향에의 전위변화와, 정방향에의 전위변화가 중첩하므로, 단자 N1의 전위 변동이 더욱 저감된다.

동일하게 제4도에 있어서 독립이었던 방전전류(ISS)의 변동도, 제1의 실시예보다도 더욱 저감된다.

제6도는 본 발명의 제3의 실시예를 나타내는 DRAM의 요부 회로도이고, 제1도중의 요소와 공통의 요소에는 공통의 부호가 붙어져 있다.

이 DRAM에서는 제1도의 메모리 셀 어레이(10)가 복수개(10-1 내지 10-n)설치되고, 이들의 각 센스 앰프 활성화 수단 및 액티브 리스토어 활성화 수단에 공통의 충방전용 분류 회로(300)가 설치되어 있다.

즉 각 메모리 셀 어레이(10-2 내지 10-n)로 설치된 래치 단자 PL1-1, PL2-1 내지 PL1-n, PL2-n 중 한쪽의 래치 단자 PL1-1 내지 PL1-n에는 래치 신호 LT1-1 내지 LT1-n에 의하여 온·오프 동작하는 센스 앰프 활성화 수단인 NMOS(80-1 내지 80-n)가 각각 직렬로 접속되고, 그 각 소오스가 단자 N1에 공통 접속되어 있다. 단자 N1은 기생저항(R1)을 통해서 접지전위(VSS)에 접속되어 있다. 각 메모리 셀 어레이(10-1 내지 10-n)의 다른편의 래치 단자 PL2-1 내지 PL2-n에는 래치 신호 LT2-1 내지 LT2-n에 의하여 온·오프 동작하는 액티브 리스토어 활성화 수단인 PMOS(90-1 내지 90-n)이 각각 직렬로 접속되고, 또한 각 소오스가 단자 N2에 공통 접속되어 있다. 단자 N2는 기생저항(R2)를 통해서 전원전위(VCC)에 접속되어 있다. 또한 각 래치 단자 PL1-1 내지 PL1-n, PL2-1 내지 PL2-n에는 각 NMOS(80-1 내지 80-n)및 PMOS(90-1 내지 90-n)와 병렬로 공통의 충방전용 분류 회로(300)가 접속되어 있다.

충방전용 분류 회로(300)는 제1도와 동일하게 공통의 방전측 용량(101)및 충전측 용량(201)을 가지며, 이 용량(101)의 일단이 단자 N2에 접속되고, 그 타단이 프리차아지 신호 PR1에 의하여 온·오프 동작하는 제2의 개폐수단인 NMOS(103)를 통해서 접지전위(VSS)에 접속되어 있다. 또한, 용량(101)의 타단이 단자 N3에 접속되어, 그 단자 N3이, 래치 신호 LT3-1 내지 LT3-n에 의하여 온·오프 동작하는 제1의 개폐수단인 NMOS(102-1 내지 102-n)을 통해서, 각 래치 단자 PL1-1 내지 PL1-n에 각각 접속되어 있다.

충전측 용량(201)의 일단은 단자 N1에 접속되고, 그 단자 N1이 기생저항(R1)을 통해서 접지전위(VSS)에 접속되어 있다. 용량(201)의 타단은 프리차아지 신호 PR2에 의하여 온·오프 동작하는 제1의 개폐수단인 PMOS(203)를 통해서 전원전위(VCC)에 접속되어 있다. 다시, 용량(201)의 타단은 단자 N4에 접속되어 그 단자 N4가 래치 신호 LT4-1 내지 LT4-n에 의하여 온·오프 동작하는 액티브 리스토어 활성화 수단인 PMOS(202-1 내지 202-n)을 통해서 각 래치 단자 PL2-n에 각각 접속되어 있다.

다음에 동작을 설명한다.

각 메모리 셀 어레이(10-1 내지 10-n)는 분할 동작을 하는 것으로 한다. 예를 들면 래치 신호 LT1-1과 LT2-1의 활성화에 의하여 메모리 셀어레이(10-1)의 센스·액티브 리스토어 동작이 활성화 할 때에는 래치 신호 LT1-2 내지 LT1-n, LT2-2 내지 LT2-n 은 비활성 상태이며, 다른 메모리 셀 어레이(10-2 내지 10-n)가 비활성 상태이다. 동일하게 각 메모리 셀 어레이 LT1-2 와 LT2-2, LT1-3 과 LT2-3 ····, LT1-n 와 LT2-n 이 각각 활성화 할 때에도 다른 메모리 셀 어레이는 비활성 상태이다. 또, 래치 신호 LT1-1과 LT2-1 이 활성화 하는 RASn 사이클내에서 래치 신호 LT3-1 과 LT4-1 이 활성화 하는 것으로 한다. 동일하게 래치 신호 LT1-2 와 LT2-2, LT1-3 과 LT2-3, ·····, LT1-n 과 LT2-n에 각각 동기하여 래치 신호 LT3-2 와 LT4-2, LT3-3, LT4-3, ·····, LT3-n 과 LT4-n 이 각각 활성화하는 것으로 한다.

이와 같은 구성에 의하면, 각 메모리 셀 어레이(10-1 내지 10-n)을 분할 동작시켜서 메모리 셀의 판독 동작 및 재기입 동작을 행할때에 공통의 충방전용 분류 회로(300)을 사용하여 각 래치 단자 PL1-1 내지 PL1-n, PL2-1 내지 PL2-n 으로 흐르는 방전 전류 및 충전전류를 분류가능하다. 이에의하여, 메모리 셀 어레이(10-1 내지 10-n)에서 충방전용 분류 회로(300)를 공용화하면서, 상기 제1 또느 제2의 실시예와 동일한 작동을 시킬 수 있다.

이 실시예에서는 용량(101 과 201)에 필요되는 대용량(예를들면, 메모리 셀 어레이(10-1)내의 총 비트선 용량에 대략 동등하다)를 각 메모리 셀 어레이(10-1 내지 10-n)에 각각 독립하여 설치되는 경우에 비해서 1/n 의 패턴 면적으로 달성 가능이고, 이에 의하여 칩 크기의 소형화가 도모된다.

또한, 본 발명은 상기 실시예에 한정되지 않고, 여러 가지의 변형이 가능하다. 그 변형예로서는 예를 들면 다음과 같은 것이 있다.

(a)제1도의 방전용 분류 회로(100)또는 충전용 분류 회로(200)의 어느 한쪽으로 생략해도 좋다. 이 경우 방전전류(ISS)의 저감화 또는 충전전류(ICC)의 저감화의 어느 한쪽의 효과를 얻을 수 있다. 동일하게 제6도의 충방전용 분류 회로(300)에 있어서, 충전용 분류 회로측 또는 방전용 분류 회로측의 어느 한쪽을 생략해도 방전전류(ISS)의 저감화 또는 충전전류(ICC)의 저감화의 어느 한쪽의 효과를 얻을 수 있을 뿐만 아니라, 이 충방전용 분류 회로(300)의 회로 구성의 간략화를 도모할 수 있다.

(b)제1도에 나타내는 DRAM의 리세트 상태에서의 비트선 전위가 VCC 레벨의 경우, 액티브 리스토어(60)를 생략해도 좋다. 이에 의하여 액티브 리스토어(60)에 접속되는 액티브 리스토어 활성화 수단 및 충방전용 분류 회로를 생략할 수 있고, 회로구성의 간략화를 도모할 수 있다. 동일하게 제6도의 DRAM에 있어서도 각 메모리 셀 어레이(10-1 내지 10-n)내의 액티브 리스토어(60)를 생략하는 것도 가능하다.

(c)제1도 및 제6도에 나타내는 전원전위 VCC는 소정의 정(正)의 전위라도 좋다.

(d)제1도의 단위 칼럼계(20-1 내지 20-m)는 도시이외의 회로로 구성해도 좋다.에를 들면, 이퀄라이즈 회로(30)를 PMOS 로 구성한다거나, 혹은 NMOS 및 PMOS 의 짜맞춤 등으로 구성해도 좋다. 메모리 셀(40-j(j= 1,2,·····))은 1트랜지스터형으로 구성되어 있지만, 복수 트랜지스터형으로 구성한다거나 혹은 스태틱형 구성으로 해도 좋다. 센스 앰프(50)및 액티브 리스토어(60)를 다른 트랜지스터 구성으로 한다거나, 트랜스퍼 게이트(70)를 PMOS 등으로 구성해도 좋다.

(e)제1도 및 제6도에 있어서, NMOS(80, 80-1 내지 80-n)는 다른 소자의 센스 앰프 활성화 수단으로 구성해도 좋다. NMOS(90, 90-1 내지 90-n)는 다른 소자의 액티브 리스토어 활성화 수단으로 구성해도 좋다. 동일하게 방전용 분류 회로(100), 충전용 분류 회로(200)혹은 충방전용 분류회로(300)에 있어서, NMOS 및 PMOS 의 짜맞춤 회로로 구성한다거나, 혹은 다른 소자를 사용한 회로 구성으로 해도 좋다.

이상 상세히 설명한 바와 같이 제1의 발명에 의하면 센스 앰프 활성화 수단과 병렬로 방전용 분류 회로를 설치하였으므로, 이 방전용 분류 회로내의 용량이 센스 앰프 활성화 수단을 흐르는 방전전류를 분류한다. 그 때문에 센스 방전 앰프 활성화 수단의 전위 상승이 경감되고 센스 앰프 활성수단의 전류 구동 능력이 향상되며, 고속의 센스 앰프 동작이 가능하다. 또한, 방전용 분류 회로내의 용량의 용량 귀환에 의하여 방전 전류의 순간 최대 전류치를 저감할 수 있고, 순간 최대 전류에 의한 노이즈의 발생을 방지할 수 있다.

제2의 발명에 의하면, 메모리 셀 어레이에 액티브 리스토어를 설치하고, 다시 이것을 활성화하는 액티브 리스토어 활성화 수단을 설치하였으므로 메모리 셀 어레이의 대용량화에 수반하는 비트선의 판독 속도를 고속화 할 수 있다.

제3의 발명에 의하면, 액티브 리스토어 활성화 수단과 병려랗여 용량을 갖는 충전용 분류 회로를 설치하였으므로 이 용량에 의하여 액티브 리스토어 활성화 수단을 흐르는 충전 전류를 분류할 수 있고, 이에 의하여 액티브 리스토어 활성화 수단의 전위 강하를 경감할 수 있다. 이에 따라서, 액티브 리스토어 활성화 수단의 전류 구동 능력을 향상할 수 있고 액티브 리스토어 동작의 고속화가 가능하다. 또한 충전용 분류 회로내에 설치된 용량의 용량 귀환에 의하여 충전전류의 순간 최대 전류치를 저감할 수 있고 이에 따라서 노이즈의 발생을 방지할 수 있다.

제4의 발명에 의하면, 메모리 셀 어레이를 복수개 설치하고, 이들을 분할 동작시킬때에 방전용 분류 회로 또는 충전용 분류회로를 공용화 할 수 있고, 회로 구성이 간단해지는 동시에 회로 패턴 형성 면적을 축소할 수 있다.

제5의 발명에 의하면 방전용 전류 회로를 적어도 용량 및 제1, 제2의 개폐수단으로 구성하였으므로 간단한 회로 구성으로 또한 정확하게 센스 앰프 활성화 수단을 흐르는 방전전류를 감소할 수 있다.

제6의 발명에 의하면, 충전용 분류 회로를 적어도 용량 및 제1, 제2의 개폐수단으로 구성하였으므로 간단한 회로 구성으로 또한 정확하게 액티브 리스토어 활성화 수단을 흐르는 충전전류를 감소할 수 있다.

Claims

복수의 상보적인 비트선쌍과 각각의 상보적인 비트선쌍에 접속된 복수의 센스 앰프를 갖는 메모리 셀 어레이, 상기 복수의 센스 앰프를 제1전위에 접속하여 상기 비트선쌍 각각의 하나의 비트선이 상기 제1전위로 되도록 하는 제1개폐소자, 분류 단자, 상기 분류 단자를 상기 제1전위와 다른 제2전위로 용량적으로 접속하는 캐패시터, 상기 복수의 센스 앰프를 상기 분류 단자에 접속하는 제2 개폐소자, 상기 분류 단자를 상기 제1전위로 접속하는 제3개폐소자를 구비하는 것을 특징으로 하는 반도체 기억장치.
제1항에 있어서, 비 액세스 주기 동안, 상기 제1개폐소자와 상기 제2개폐소자는 오프이고, 상기 제3개폐소자는 온인 것을 특징으로 하는 반도체 기억장치.
제2항에 있어서, 판독 액세스 동안, 상기 제3개폐 소자는 오프로 전환되고, 그런다음 상기 제2개폐소자가 온으로 전환되며, 그런다음 상기 제2개폐소자가 오프로 전환되고, 그런다음 상기 제1개폐소자가 온으로 전환되는 것을 특징으로 하는 반도체 기억장치.
제2항에 있어서, 판독 액세스 동안, 상기 제3개폐소자는 오프로 전환되고, 그런다음 상기 제2개폐소자와 상기 제1개폐소자가 동시적으로 온으로 전환되는 것을 특징으로 하는 반도체 기억장치.
복수의 상보적인 비트선쌍과 각각의 상보적인 비트선쌍에 접속된 제1의 복수의 센스 앰프, 각각의 상보적인 비트선쌍에 또한 접속된 제2의 복수의 센스 앰프를 갖는 메모리 셀 어레이, 상기 제1의 복수의 센스 앰프를 제1전위에 접속하여 상기 비트선쌍 각각의 하나의 비트선이 상기 제1전위로 되도록 하는 제1개폐소자, 제1분류 단자, 상기 제1분류 단자를 상기 제1전위와 다른 제2전위로 용량적으로 접속하는 제1캐패시터, 상기 제1의 복수의 센스 앰프를 상기 제1분류 단자에 접속하는 제2개폐소자, 상기 제1분류 단자를 상기 제1전위로 접속하는 제3개 폐소자, 상기 제2의 복수의 센스 앰프를 상기 제2전위에 접속하여 상기 비트선쌍 각각의 다른 비트선이 상기 제2전위로 되도록 하는 제4개폐소자, 제2분류 단자, 상기 제2분류 단자를 상기 제1전위로 용량적으로 접속하는 제2캐패시터, 상기 제2의 복수의 센스 앰프를 상기 제2분류 단자에 접속하는 제5개폐소자, 상기 제2분류 단자를 상기 제2전위로 접속하는 제6개 폐소자를 구비하는 것을 특징으로 하는 반도체 기억장치.
제5항에 있어서, 비 액세스 주기 동안, 상기 제1개폐소자, 상기 제2개폐소자, 상기 제4개폐소자, 및 상기 제5개폐소자는 오프이고, 상기 제3개폐소자 및 상기 제6개폐소자는 온인 것을 특징으로 하는 반도체 기억장치.
제6항에 있어서, 판독 액세스 동안, 상기 제3개폐 소자와 상기 제6개폐소자는 오프로 전환되고, 그런다음 상기 제2개폐소자와 상기 제5개폐소자가 온으로 전환되며, 그런다음 상기 제2개폐소자와 상기 제5개폐소자가 오프로 전환되고, 그런다음 상기 제1개폐소자와 상기 제4개폐소자가 온으로 전환되는 것을 특징으로 하는 반도체 기억장치.
제6항에 있어서, 판독 액세스 동안, 상기 제3개폐소자와 상기 제6개폐소자는 오프로 전환되고, 그런다음 상기 제1개폐소자, 상기 제2개폐소자, 상기 제4개폐소자, 및 제5개폐소자가 동시적으로 온으로 전환되는 것을 특징으로 하는 반도체 기억장치.
복수의 상보적인 비트선쌍과 그에 접속된 접속된 복수의 센스 앰프를 각각 갖는 N(N 은 양의 정수)개의 메모리 셀 어레이, 각각의 메모리 셀 어레이에 접속되고, 상기 메모리 셀 어레이 각각의 상기 복수의 센스 앰프를 제1전위에 접속하여 상기 비트선쌍 각각의 하나의 비트선이 상기 제1전위로 되도록 하는 N 개의 제1개페소자, 분류 단자, 상기 분류 단자를 상기 제1전위와 다른 제2전위로 용량적으로 접속하는 캐패시터, 각각의 메모리 셀 어레이에 접속되고, 상기 메모리 셀 어레이 각각의 상기 복수의 센스 앰프를 상기 분류 단자에 접속하는 N 개의 제2개폐소자, 상기 분류 단자를 상기 제1전위로 접속하는 제3개폐소자를 구비하는 것을 특징으로 하는 반도체 기억장치.
제9항에 있어서, 비 액세스 주기 동안, 상기 N 개의 제1개폐소자와 상기 N 개의 제2개폐소자는 오프이고, 상기 제3개폐소자는 온인 것을 특징으로 하는 반도체 기억장치.
제10항에 있어서, 판독 액세스 동안, 상기 제3개폐 소자는 오프로 전환되고, 그런다음 상기 N 개의 제2개폐소자 중 하나가 온으로 전환되며, 그런다음 상기 N 개의 제2개폐소자 중 상기 하나는 오프로 전환되고, 그런다음 상기 N 개의 제1개폐소자 중 대응되는 하나가 온으로 전환되는 것을 특징으로 하는 반도체 기억장치.
제10항에 있어서, 판독 액세스 동안, 상기 제3개폐소자는 오프로 전환되고, 그런다음 상기 N 개의 제2개폐소자 중 하나와 상기 N 개의 제1개폐소자 중 대응하는 하나가 동시적으로 온으로 전환되는 것을 특징으로 하는 반도체 기억장치.