JPH06500881A - ダイナミック半導体メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 ローカルかつその駆動機能に関して最適化された読出し増幅器−ドライバ回路を 有するダイナミック半導体メモリ本発明は請求の範囲１の前文によるダイナミッ ク半導体メモリに関する。

この形式のダイナミック半導体メモリはＶＬＳ　［回路に関する１９８９年シン ポジウムのテクニカルペーパー・ダイジェスト（第１１３〜１１４頁）のチン（ サムスン）　（Ｂ、Ｃｈｉ口（Ｓａ偏ｓｕｎｇ）　）の減ぜられたピーク電流ノ イズを有する実験１６メガビツ）ＤＲＡＭ”という標題の刊行物から公知である 。これは、導体抵抗を低くするためブロックごとにその上に位置する金属の導体 路にスルーホール接続されている（メタルストラビング）導線ををし、またトラ ンジスタから成る分配されたＳＡＮおよびＳＡＰドライバを有し、読出し増幅器 ごとに各１つのＳＡＮドライバトランジスタおよびＳＡＰドライバトランジスタ が存在しているダイナミック半導体メモリである。従って各続出し増幅器に対し て２つの付加されたトランジスタが必要であるので、このことから占有場所がさ らに大きくなる。

本発明の課題は、冒頭に記載した種類のダイナミック半導体メモリであって、最 小のチップ占有場所において評価確実性および短いアクセス時間からの最適化を 可能にすることである。この課題は、本発明によれば、請求の範囲１の特徴部分 にあげられている特徴により解決される。

本発明により達成可能な利点は詩に、本発明により構成されたダイナミック半導 体メモリでは、サムスン（Ｓａ＋ｍｓｕｎｇ　）の前記のダイナミック半導体メ モリに（らべて、最適化された駆動機能を有するブロックごとにしか必要とされ なし）ドライバに基づいて、またいずれにせよ導体スルーホール接続により形成 される続出し増幅器ブロックの間の間隙の利用のもとに、付加の場所が必要とさ れなＧ１ことにある。

請求の範囲２ないし１１にはダイナミック半導体メモリの好ましい実施例があげ られている。

以下、図面により本発明を一層詳細に説明する。

第１図は特にグローバルなドライバにおけるドライバ導線抵抗の作用を説明する ための電圧一時間ダイアグラムおよび原理回路図、第２図は結合されたメモリセ ルおよびビット線等価回路を有する読出し増幅器の回路図、 第３図は本発明によるダイナミック半導体メモリにおけるローカルなＳＡＮドラ イバのブロックごとの配置のための回路図、第４ＵｊＪは本発明によるダイナミ ック半導体メモリのｎ相のローカルＳＡＮドライバの詳細回路図、 第５図は第４図のｎ相のローカルなＳＡＮドライバを説明するための電圧一時間 ダイアグラム、 第６図は本発明によるダイナミック半導体メモリにおけるローカルなＳＡＮおよ びＳＡＰドライバのブロックごとの配置のための回路図、第７図は本発明による ダイナミック半導体メモリにおけるｎ相のローカルなＳＡＰドライバの詳細回路 図である。

第１図はグローバルなＳＡＰ導線１ａ、ｌａ′の電圧ＵｌａおよびＵｌａ’およ びグローバルな５ＡＮＮ導線２ａ、２ａ’の電圧Ｕ２ａ、　Ｕ２ａ’を示す電圧 一時間ダイアグラムである。その際にｎチャネル部分ＳＡＮおよびｐチャネル部 分ＳＡＰから成る読出し増幅器ＬＶがｐチャネル−ドライバトランジスタＴ１お よびｎチャネル−トランジスタＴ２のすぐ近くに位置している。ドライバの近く のＳＡＰ導線セクシヲン１ａはトランジスタＴｌのソース端子を読出し増幅器Ｌ Ｖのｐチャネル部分ＳＡＰと接続し、またドライバの近くの５ＡＮＮ導線セクシ ツン２ａはドライバトランジスタＴ２のドレイン端子を読出し増幅器Ｌｖのｎチ ャネル部分ＳＡＮと接続する。ドライバから遠い続出し増幅器ＬＶ′はｎチャネ ル部分ＳＡＮ’およびＰチャネル部分ＳＡＰ　’から成っており、その際にｎチ ャネル部分ＳＡＮ’はドライバから遠い５ＡＮＮ導線セクシツン２ａ’と、また ｐチャネＪし部分ＳＡＰ　’はドライバから遠いＳＡＰ導線セクシぢンｌａ’と 接続されてしする。

ドライバの近くのＳＡＰ導線導線セラシランライバから遠いＳＡＰ導線セクシジ ンとの間は導線抵抗Ｒ１から成っており、またドライバの近くの５ＡＮＮ導線セ クシゴンとドライバから遠い５ＡＮＮ！１ｌｖＡセクシヨンとの間は導線抵抗Ｒ ２から成っている。ドライバの近くの５ＡＰＩ線セクシヨンに生ずる電圧Ｕｌａ およびドライバの近くの５ＡＮＮ導線セクシヨン２ａに生ずる電圧Ｕ２ａは電圧 一時間ダイアダラム中に破線で示されており、またドライバから遠いＳＡＰ導線 セクションｌａ’に生ずる電圧Ｕｌａ’およびドライバから遠い５ＡＮＮ導線セ クン５ン２ａ’に生ずる電圧Ｕ２ａ’は実線により示されている。Ｐチャネル− ドライバトランジスタＴ１のドレイン端子は供給電圧Ｖ□と、またｎチャネル− ドライバトランジスタＴ２のソース端子は基′４ｉｉ位ＶＳｔと接続されており 、また両トランジスタのゲート端子の接続は詳細には示されていない、ＳＡＰ導 線の電圧引ａおよびＵｌａ’は時間と共に予充電レベルＵ−から供給電圧ＶＯＯ の方向に変化し、また電圧Ｕ２ａおよびＬＩ２ａ′はその際に予充電レベルＵ― から基１！電位ＶＳＳの方向に変化し、その際にこのことはドライバの近くの読 出し増幅器ＬＶにおいてそれぞれドライバから遠い続出し増幅器ＬＶ’における 変化よりも速く行われる。を圧ＵｌａおよびＵｌａ’または電圧経過Ｕ２ａおよ びＵ２ａ’のの相異なる電圧経過は電流依存性の電圧負帰還により抵抗Ｒ１およ び抵抗Ｒ２における電圧降下に基づいて行われる。

ＳＡＰまたは５ＡＮＮ導線の長さの増大と共に電気抵抗Ｒ１またはＲ２は増大し 、またそれと結び付けられる電圧降下により続出し増幅器ＬＶ′に与えられる制 御電圧は減少する。その際にドライバから遠い読出し増幅器がドライバの近くの 読出し増幅器よりも不完全に制御され、従ってまた遅く評価し、また外部ノイズ の干渉を受けやすいことは非常に不利である。さらに、ドライバと続出し増幅器 との間の電気抵抗が相異なっており、またドライバの内部抵抗に（らべて無視で きないので、すべての続出し増幅器に対して等しい最適化された駆動機能が与え られない、他方においてドライバトランジスタＴ１およびＴ２が、ドライバから 遠い続出し増幅器が十分に制御されるように強く制御されると、ドライバの近く の続出し増幅器において、過度に強い制？■の結果として、誤評価の危険がある 。

極端な場合には、ドライバから最も離れた読出し増幅器は論理０を、また他の続 出し増幅器はそれぞれ論理ｌを評価すべきである。この場合、論理１を評価すべ き読出し増幅器は論理０を評価すべき読出し増幅器の前に能動化され、それによ ってたとえば放！電流がＳＡＮＮｍ線およびドライバトランジスタＴ２を経て基 Ｙｓ電位ＶＳＳへ流れ、また５ＡＮＮ導線上に電圧隣下を発生する。論理Ｏを評 価すべき読出し増幅器は制御電圧Ｕ＝Ｕ■−Ｕｙ　（Ｕｓ−予充電電圧、Ｕ、− カントオフ電圧）の到達の際に初めて評価が開始される。たとえば電流依存性の 電圧負帰還が５ＡＮＮ導線２ａ、２ａ′の抵抗Ｒ２に基づいて大きいならば、そ れはこの制ｍｔ圧レベルが到達されるまで比較的長く継続し得る。

第２図には、メモリセルＺとビット線ＢＬを介して結合されており、また比較ビ ット線ＢＬＮと接続されている読出し増幅器の１つの可能な詳細回路が示されて いる。メモリセルＺはｎチャネルＭＯ３）ランジスタ３から成っており、そのソ ース端子はセルコンデンサ４を介して基準電位と、そのドレイン端子はピント線 ＢＬと、またそのゲートはワード線ＷＬと接続されている。ピント線ＢＬは２つ の並列コンデンサ５および７および直列抵抗６から成るＰｉ等価回路により示さ れている。比較ピント線ＢＬＮは相応の仕方で２つの並列コンデンサ８および１ ０および直列抵抗９により表されている。ビット線ＢＬおよび比較ビット線ＢＬ Ｎは２つの交叉結合されたＰチャネルトランジスタＴ３およびＴ４から成る読出 し増幅器のｐチャネル部分ＳＡＰと接続されており、その際にトランジスタＴ３ のドレイン端子およびトランジスタＴ４のゲート端子はビット線ＢＬと、トラン ジスタＴ４のドレイン端子およびトランジスタＴ３のゲート端子は比較ビット線 ＢＬＮと、またトランジスタＴ３のソース端子はトランジスタＴ４のソース端子 と一緒にＳＡＰ入力端Ｅ１と接続されている。トランジスタ１２によりビット線 ＢＬは比較ビット線ＢＬＮと短絡可能であり、トランジスタ１１によりビット線 は入力端１８に与えられている電圧に予充電可能であり、またトランジスタ１３ により比較ビット線ＢＬＮは入力端１９に与えられている予充電電圧に充電可能 である。トランジスタ１１ないし１３のゲートは共通に入力端２０を介して駆動 可能である。２つのトランスファトランジスタ１４および１５はｐチャネル部分 ＳＡＰのビット線対ＢＬまたはＢＬＮを読出し増幅器のｎチャネル部分ＳＡＮの ビット線セクシッン２２および２３と接続し、またトランジスタ１４および１５ のゲートは入力端２１を介して共通に駆動可能である。読出し増幅器のｎチャネ ル部分ＳＡＮは２つの交叉結合されたｎチャ享ルトランジスタＴ５およびＴ６を 有し、トランジスタ１４と接続されているピント線セクション２２はトランジス タＴ５のドレイン端子およびトランジスタＴ６のゲートと、ト・ランスファトラ ンジスタ１５と接続されているビット線セクション２３はトランジスタＴ６のド レインおよびトランジスタＴ５のゲートと、またトランジスタＴ５およびＴＢの ソース端子はＳＡＮ入力入力端上２続されている。基準電位に対してビット線セ クション２２はキャパシタンス１６を有し、またビット線セクション２３は基準 電位に対してキャパシタンス１７を育する。

高電位にあるメモリセルＺにもかかわらずビット線ＢＬはビット線セクション２ ２と一緒に、構成要素の対称性の結果として、付属の比較ビット線セクション２ ３を有する比較ビット線ＢＬＮよりも速く放電される。たとえばキャパシタンス ７および１６から形成されるキャパシタンスがキャパシタンス１０および１７に より形成されるキャパシタンスよりも小さいならば、またはトランジスタＴ４の ｔ流増幅率またはトランジスタＴ５の１を流増幅率がトランジスタＴ３またはト ランジスタＴ６の電流増幅率よりも大きいならば、ＳＡＰ入力端Ｅｌからの電圧 の過度に速い上昇またはＳＡＮ入力入力端上２ける電圧の過度に速い低下が行わ れるかぎり、ビット線８１、はビット線セクション２２と一緒に誤った仕方で付 属のビット線セクシ５ン２３を有する比較ピント線ＢＬＮよりも速く放電され得 る。

このことから、入力端Ｅ１およびＥ２に対する最適化された駆動機能の要求が生 ずる。最適化された駆動機能がすべての読出し増幅器に対してほぼ等しいように 、ＳＡＰ入力＠ＥｌおよびＳＡＮ入力入力端上２圧駆動が必要である。ローカル なＳＡＮドライバまたはＳＡＰドライ八にへり近似的に電圧制御が達成される。

第３図には１つの本発明によるダイナミンクな半導体メモリにおけるそれぞれ続 出し増幅器ＬＶＢＳ　ＬＶＢ’、ＬＶＢ”・・・の間のローカルなＳＡＮドライ バＬＴＮ、ＳＴＮ’、・・・の１つのブロックごとの配置が示されている。続出 し増幅器ブロックＬＶＢはたとえば読出し増幅器ＬＶのようにビット線対ＢＬお よびＢＬＮと接続されており、またそれぞれＳＡＮ入力入力端上２して駆動可能 である多数の続出し増幅器から成っている。その際にたとえば読出し増幅器ＬＶ のような読出し増幅器ブロックＬＶＢに付属の読出し増幅器のＳＡＮ入力入力端 上２−カルな５ＡＮＮ線を介してＳＡＮドライバ出力端Ａ２と接続されている。

ローカルなＳＡＮドライバＬＴＮはｎの駆動線ＳＥＮを介してｎ相で駆動され、 また基準電位■ｓ、と接続されている。続出し増幅器ＬＶＢ、ＬＶＢ”、ＬＶＢ ”・・・はビット線ブロックＴＢ、ＴＢ　’、ＴＢ”・・・に対応付けられてお り、ビット線ブロックＴＢはたとえばビット線対ＢＬおよびＢＬＮのような多数 のビット線対を、またビット線ブロックＴＢ′はたとえばビット線対ＢＬ’およ びＢＬＮ’のような　多数ビット線対を含んでいる。第３図中では、複数のワー ド線ブロックを代表して、ワード線ネイルＮとスルーホール接続されたワード線 ＷＬから成るワード線ブロックＷＬＢが示されている。すべてのセル領域を代表 して、ピント線ＢＬおよびワード線ＷＬを有するメモリセルＺならびにビット線 ＢＬ’およびワーＦ１ｉ１Ｗ　Ｌを有するメモリセルＺ′が示されている。

より望ましい仕方でビット線ブロックＴＢ’がワード線ＷＬの２つのスルーホー ル接続ネイルＮの間のすべてのビット線対の集合に一致していれば、ローカルな ＳＡＮドライバＬＴＮ、ＬＴＮ　’・・・に対して読出し増幅器ブロックＬＶＢ 、ＬＶＢ’、ＬＶＢ”・・・の間のスルーホール接ａｔイルＮにより生ずるまさ にそれぞれ１つの間隙が利用され得る。ワード線ネイルＮに対するスルーホール 接続個所はワード線よりもはるかに幅が広く、またワード線間隔の最小化のため に段状に配置されており、このことから読出し増幅器ブロックの間に十分な間隙 が生ずるやたとえば１０２４の続出し増幅器と接続されているグローバルな５Ａ ＮＮ線の代わりに、たとえば本発明によるダイナミック半導体メモリのなかでは それぞれ６４の読出し増幅器ＬＶと接続されている１６のローカルなＳＡＮドラ イバＬＴＮ、ＬＴＮ’・・・および１６のローカルな５ＡＮＮ線２．２′・・・ を有する配置が利用される。この例ではローカルな５ＡＮＮ線の抵抗はグローバ ルな５ＡＮＮ線にくらべて係数１６だけ減少し、またこうしてそのつどのローカ ルなＳＡＮドライバの内部抵抗にくらべてほぼ無視され得る。ローカルな５ＡＮ Ｎ線のはるかにはるかに低い抵抗により同じく電流に関係する電圧帰還結合が無 視され、また読出し増幅器ブロックのすべての読出し増幅器ＬＶがそれらのＳＡ Ｎ入力入力端上２ぼ同一の駆動電圧を得る。それは最適化された駆動機能を有す るＳＡＮドライバの使用に対する前提である。

ワード＆９１ＷＬがたとえば低抵抗の材料の１つの平面内のみを導かれているな らば、スルーホール接続享イルＮは応用されず、従ってワード線はより短くなけ ればならず、また付加のワード線ドライバが必要である。付加のワード線ドライ バにより形成される続出し増幅器ブロックの間の間隙は有利な仕方でローカルな ＳＡＮまたはＳＡＰドライバに対して利用され得る。

第４図には本発明によるダイナミック半導体メモリのｎ相のローカルなＳＡＮド ライバの詳細回路が示されている。ローカルなＳＡＮドライバ回路は最小３つま た最大ｎのｎチャネルトランジスタを有し、これらのトランジスタは最小の場合 には３つの駆動線５ＥＮＩないし５ＥＮ３により、また最大の場合にはｎの駆動 線５ＥＮＩないし５ＥＮｎを介して駆動可能である。ｎチャネルトランジスタＮ ＴＩのドレイン端子はＳＡＮドライバ出力端Ａ２と、ソース端子は導通方向に接 続されているダイオードＤｉを介してｉｓ電位Ｖ。と、またｎチャ名ルトランジ スタＮＴＩのゲートは駆動線５ＥＮＩと接続されている。ダイオードＤ１に対し て別のｎチャネルトランジスタＮＴ２が並列に接続されており、また駆動線５Ｅ Ｎ２と接続されている。ＳＡＮドライバ出力端Ａ２と基準電位ＶＳＳとの間に、 第３の駆動線５ＥＮ３により駆動可能である第３のｎチャネルトランジスタＮＴ ３が位置している。最適な駆動機能の一層良好な近似のために、ゲートで駆動線 ５ＥＮｎと接続されているトランジスタＮＴｎまでの別のｎチャネルトランジス タがトランジスタＮＴ３に並列に接続され得る。駆動線５ＥＮＩないし５ＥＮｎ がローカルなＳＡＮドライバの外側に形成可能であるか否か、またはそれらがロ ーカルなＳＡＮドライバのなかにそれぞれたとえば駆動線５ＥＮＩの信号から伝 播時間回路により形成可能であるか否かはここでは下位の意義を有する。

ダイオードＤ１は、本発明によるダイナミック半導体メモリの他の個所にも使用 されるＣＭＯＳプロセスステップにより実現されたバイポーラダイオードであり 、またそのｔｆｔ収率は、妥当な時間内に５ＡＮＮ線に接続されている接合キャ パシタンスおよび導線キャパシタンスが放電さるように設計されていなければな らない０個々のトランジスタの設計および時間的駆動の選定により制御電圧は段 階的に最初は平らに、また次いで！峻に降下するように形成され得る。

第４図に示されているローカルなｎ相のＳＡＮドライバによる最適化された駆動 機能の段階的な形成は第５図の電圧一時間ダイアグラムに示されている。この電 圧一時間ダイアグラムは、ＳＡＮドライバ出力ｍＡ２がローカルなＳＡＮ線を介 して読出し増幅器と接続されているかぎり、ＳＡＮドライバ出力端Ａ２における 電圧Ｕ２を示す、すべての駆動線５ＥＮＩ・・・５ＥＮｎが低電位にあるならば 、電圧Ｕ２は予充電レベルＵ■に一致しているが、第１の相Ｂ１でトランジスタ ＮＴ１が導通状態になると直ちに、出力電圧Ｕ２はほぼｎチャネル続出しトラン ジスタのカットオフ電圧Ｕアだけ減ぜられた値Ｕｓ　Ｕｔに低下し、その際に電 圧値Ｕ＋ｗ−ＵｙはほぼダイオードＤ１のしきい電圧に一致している。本来の評 価は、トランジスタＮＴＩのチャネル抵抗がトランジスタＮＴ２に対して並列に 接続されている第２の相Ｂ２で開始する。トランジスタＮＴ３ないしＮＴｎの付 加接続によりＳＡＮドライバの内部抵抗は段階的に意図的に小さくされ、それに よって出力電圧Ｕ２は最適化された駆動機能に従って基準電位に低下する。

第６図には本発明によるダイナミック半導体メモリにおけるローカルなＳＡＮド ライバおよびＳＡＰドライバのブロックごとの配置が示されている。第４図の場 合と類似して、第６図に付属のビット線ブロックＴＢ、ＴＢ　′、ＴＢ”・・・ を有する読出し増幅器ブロックＬＶＢ、ＬＶＢ　’、ＬＶＢ”が示されている。

ワード線ブロックＷＬＢは同しくワード線ネイルＮとスルーホール接続されたワ ード線ＷＬから成っており、これはすべてのメモリセルに対する代表としてメモ リセルＺおよびメモリセルＺ′と接続されている。読出し増幅器ブロックＬＶＢ はたとえば読出し増幅器ＬＶのような多数の読出し増幅器から成っており、これ らはたとえばビット線対ＢＬおよびＢＬＮのようなビット線対と接続されている 。

読出し増幅器ＬＶはメモリセルＺと接続されているビット線ＢＬをピント線ＢＬ Ｎと比較する。また相応の仕方で続出し増幅器ブロックＬＶＢ　’のなかで、セ ルＺ′と接続されているビット線ＢＬ′がピント線ＢＬＮ’と比較される。第４ 図との王な相違点は、ローカルなｎ相のＳＡＮドライバに対して付加的に存在す るローカルなｐ相のＳＡＰドライバＬＴＰであり、これらはそれぞれｐ駆動線Ｓ ＥＰにより駆動可能である。読出し増幅器ブロックＬＶＢの読出し増幅器ＬＶの ＳＡＮ入力入力端上２−カルな５ＡＮＮ線２を介してローカルなＳＡＮドライバ ＬＴＮのＳＡＮ出力端Ａ２と接続されている。類似の仕方で読出し増幅器ブロッ クＬＶＢの続出し増幅器ＬＶのＳＡＰ入力端Ｅ１はローカルなＳＡＰ線１を介し てローカルなＳＡＰドライバＬＴＰのＳＡＰ出力端Ａ１と接続されている。相応 の仕方でこのことは、ローカルなＳＡＰドライバ線１′およびローカルなＳＡＮ Ｎドライバ線２′を介してローカルなＳＡＰドライバＬＴＰ　’およびローカル なＳＡＮドライバＬＴＮ′と接続されているたとえば読出し増幅器ブロックＬＶ Ｂ　’のような他の続出し増幅器ブロックにも当てはまる。

ローカルなＳＡＰドライバＬＴＰ、ＬＴＰ　′により、ローカルなＳＡＮドライ バの場合とｌ（ｉの仕方で、読出し増幅器のｐチャネル部分に対する最適化され た駆動機能の達成が可能である。ローカルなＳＡＰドライバは、Ｐチャネルドラ イバトランジスタにおけるより低い多数キャリア移動度に基づいて、相応のロー カルなＳＡＮドライバよりも約３倍の場所をとる０本発明によるダイナミンク半 導体メモリにおけるｎ相のローカルなＳＡＰドライバの第７図に示されている詳 細回路は構造的に、第４図に示されているローカルなＳＡＮドライバに類似して いる。ローカルなＳＡＰドライバはＰチ中ネルトランジスタＰＴＩを育し、その ドレイン端子はＳＡＰドライバ出力端ＡＩと、そのソース端子は導通方向に接続 されているダイオードＤ２を介して供給電圧■、と、またそのゲートは制御線５ ＥＰｌと接続されている。ダイオードＤ２に対してｐチャネルトランジスタＰＴ ２が並列に接続されており、またトランジスタＰＴ２のゲートは駆動線５ＥＰ２ と接続されている。ＳＡＰドライバ出力端Ａ１と供給電圧Ｖ、との間にｐチャネ ルトランジスタＰＴ３が位ｉしており、そのゲートは駆動線５ＥＰ３を介して駆 動可能である。最適な駆動機能を一層良好に近似するため、ゲートで駆動線５Ｅ ＰＰと接続されているトランジスタＦＴＰまでの別のｐチャネルトランジスタが トランジスタＰＴ３に対して並列に接続され得る。第４図で説明したＳＡＮドラ イバの場合と類似して、ＳＡＰドライバの場合にも伝播時間回路によりたとえば 駆動１ｓＥＰ１の信号から別の駆動線５ＥＰ２・・・５ＥＰｎに対する信号が形 成可能である。

駆動線５ＥＰＩが低電位を得る第１の相では、トランジスタＰＴＩ　ｌ、を導通 状態となり、またＳＡＰドライバ出力端Ａ１における電圧は予充電電圧Ｕ−から 、供給電圧■、。よりもダイオードＤ２のしきい電圧だけ低い１つの電圧へ上昇 する。

駆動線５ＥＰ２が低電位を得る第２の相では、トランジスタＰＴ２は導通状態と なり、こうしてトランジスタＰＴＩおよびＰＴ２のチャネル抵抗の直列回路が生 ずる。第３ないし第Ｐの相ではトランジスタＰＴ３ないしＰＴｐが次々と制御線 ５ＥＰ３ないしＳ已ＰＰ上の低電位により導通状態となり、またそれによってＳ ＡＰドライバの内部抵抗が段階的に減ぜられ、その際にＳＡＰドライバ出力端Ａ １における電圧は最適化された駆動機能に従って供給電圧■、。にもたらされる 。

ＳＡＮドライバの場合にもＳＡＰドライバの場合にもＭＯＳ）ランジスタおよび バイポーラトランジスタから成る１つの組み合わせが考えられる。ＭＯＳ）ラン ジスタは完全にバイポーラトランジスタにより置換され得ない、なぜならば、バ イポーラトランジスタにおいて生ずるしきい電圧に基づいて供給電圧ＫＶｓｓへ の低下またはＶｌｌｌ＋への上昇が可能でないからである。

ＩＧ３ 国際調査報告 １−積分一〜−”””　”’ＰＣＴ／ＤＥ　９１／叩６９５国際調査報告 ＤＥ　９１００６９５ Ｓ＾　５０５９４

Claims (11)

【特許請求の範囲】
1. １．少なくとも１つのワード線ブロック（ＷＬＢ）から成るメモリセル配置と、 それぞれｎチャネル部分およびｐチャネル部分から成る読出し増幅器と、読出し 増幅器のｎチャネル部分を駆動するためのワード線ブロックあたり少なくとも１ つのＳＡＮドライバと、読出し増幅器のｐチャネル部分を転勤するためのワード 線ブロックあたり少なくとも１つのＳＡＰドライバとを有するダイナミック半導 体メモリにおいて、 ワード線ブロックが多数のビット線ブロック（ＴＢ、ＴＢ′…）から成っており 、そのピット線ブロックは多数のビット線対（ＢＬ、ＢＬＮ）から成っており、 ビット線ブロック〔ＴＢ）あたり最適化された駆動機能を有する個別のＳＡＮド ライバが存在してローカルなＳＡＮドライバ（ＬＴＮ）を形成しており、またそ れぞれ１つのローカルなＳＡＮドライバがビット線ブロックに付属のすべての読 出し増幅器（ＬＶ）のｎチャネル部分（ＳＡＮ）をローカルなＳＡＮＮ線（２） を介して駆動することを特徴とするダイナミック半導体メモリ。
2. ２．ビット線ブロックに付属のローカルなＳＡＮドライバ（ＬＴＮ）が半導体チ ップよに空間的に、それがビット線ブロック（ＴＢ）に付属の読出し増幅器（Ｌ ＶＢ）からの配置とビット線ブロック（ＴＢ）の直接の隣接ビット線ブロック（ ＴＢ′）に属する読出し増幅器（ＬＶＢ′）からの配置との間に位置するように 配置されていることを特徴とする請求の範囲１記載のダイナミック半導体メモリ 。
3. ３．それぞれ１つのローカルなＳＡＮドライバが、陰極側で基準電位（Ｖｓｓ） と、また陽極側で第１のｎチャネルトランジスタ（ＮＴ１）の第１の端子と接続 されているダイオード（Ｄ１）を含んでおり、第１のｎチャネルトランジスタ（ ＮＴ１）の第２の端子がローカルなＳＡＮドライバのドライバ出力端（Ａ２）と 接続されており、また第１のｎチャネルトランジスタ（ＮＴ１）のゲート端子が 第１の制御信号（ＳＥＮ１）により転勤可能であり、ダイオード（ＤＩ）に対し て第２のｎチャネルトランジスタ（ＮＴ２）が並列に接続されており、そのゲー トが第２の制御信号（ＳＥＮ２）により騒動可能であり、また第３のｎチャネル トランジスタ（ＮＴ３）の第１の端子がローカルなＳＡＮドライバのドライバ出 力端（Ａ２）と、また第３のｎチャネルトランジスタ（ＮＴ３）の第２の端子が 基準電位（Ｖｓｓ）と接続されており、また第３のｎチャネルトランジスタ（Ｎ Ｔ３）のゲート端子が第３の制御信号（ＳＥＮ３）により駆動可能であることを 特徴とする請求の範囲１記載のダイナミック半導体メモリ。
4. ４．少なくとも１つの別のｎチャネルトランジスタ（ＮＴｎ）が第３のｎチャネ ルトランジスタ（ＮＴ３）に並列に接続されており、それぞれ別のｎチャネルト ランジスタ（ＮＴｎ）の第１の端子がローカルなＳＡＮドライバのドライバ出力 端（Ａ２）と、また別のｎチャネルトランジスタ（ＮＴｎ）の第２の端子が基準 電位（Ｖｓｓ）と接続されており、また別のｎチャネルトランジスタ（ＮＴｎ） のゲート端子が別の制御信号（ＳＥＮｎ）により駆動可能であることを特徴とす る請求の範囲３記載のダイナミック半導体メモリ。
5. ５．ローカルなＳＡＮドライバのｎチャネルトランジスタ（ＮＴ１…ＮＴｎ）が 相異なるチャネル幅を有することを特徴とする請求の範囲３または４記載のダイ ナミック半導体メモリ。
6. ６．ビット線ブロック（ＴＢ）あたり、ローカルなＳＡＮドライバ（ＬＴＮ）に 付加して、ローカルなＳＡＰドライバ（ＬＴＰ）を形成する最適化された駆動機 能を有する個別のＳＡＰドライバが存在しており、またそれぞれ１つのローカル なＳＡＰドライバがビット線ブロックに付属のすべての読出し増幅器（ＬＶ）の ｐチャネル部分（ＳＡＰ）をローカルなＳＡＰ線（１）を介して駆動することを 特徴とする請求の範囲１記載のダイナミック半導体メモリ。
7. ７．ビット線ブロックに付属のローカルなＳＡＰドライバ（ＬＴＰ）が半導体チ ップ上に空間的に、それがビット線ブロック（ＴＢ）に付属の読出し増幅器（Ｌ ＶＢ）からの配置とビット線ブロック（ＴＢ）の直接の隣接ビット線ブロック（ ＴＢ′）に属する読出し増幅器（ＬＶＢ′）からの配置との間に位置するように 配置されていることを特徴とする請求の範囲６記載のダイナミック半導体メモリ 。
8. ８．それぞれ１つのローカルなＳＡＰドライバが、陽極側で供給電圧（ＶＤＤ） と、また陰極側で第１のｐチャネルトランジスタ（ＰＴ１）の第１の端子と接続 されているダイオード（Ｄ２）を含んでおり、第１のｐチャネルトランジスタ（ ＰＴ１）の第２の端子がローカルなＳＡＰドライバのドライバ出力端（Ａｌ）と 接続されており、また第１のｐチャネルトランジスタ（ＰＴ１）のゲート端子が 第１の制御信号（ＳＥＮ１）により駆動可能であり、ダイオード（Ｄ２）に対し て第２のｐチャネルトランジスタ（ＰＴ２）が並列に接続されており、そのゲー ト端子が第２の制御信号（ＳＥＰ２）により駆動可能であり、また 第３のｐチャネルトランジスタ（ＰＴ３）の第１の端子がローカルなＳＡＰドラ イバのドライバ出力端（Ａ１）と、また第３のｐチャネルトランジスタ（ＰＴ３ ）の第２の端子が供給電圧（ＶＤＤ）と接続されており、また第３のｐチャネル トランジスタ（ＰＴ３）のゲート端子が第３の制御信号（ＳＥＮ３）により駆動 可能であることを特徴とする請求の範囲６記載のダイナミック半導体メモリ。
9. ９．少なくとも１つの別のｐチャネルトランジスタ（ＰＴｐ）が第３のｐチャネ ルトランジスタ（ＰＴ３）に並列に接続されており、それぞれ別のｐチャネルト ランジスタ（ＰＴｐ）の第１の端子がローカルなＳＡＰドライバのドライバ出力 端（Ａ１）と、また別のｐチャネルトランジスタ（ＰＴｐ）の第２の端子が供給 電圧（ＶＤＤ）と接続されており、また別のｐチャネルトランジスタ（ＰＴｐ） のゲート端子が別の制御信号（ＳＥＮｐ）により駆動可能であることを特徴とす る請求の範囲８記載のダイナミック半導体メモリ。
10. １０．ローカルなＳＡＰドライバのｐチャネルトランジスタ（ＰＴ１…ＰＴｐ） が相異なるチャネル幅を有することを特徴とする請求の範囲８または９記載のダ ィナミック半導体メモリ。
11. １１．ワード線（ＷＬ）が、その上に位置しワード線にくらべて低抵抗の導体路 とワード線ネイル（Ｎ）によりスルーホール接続されており、またそれぞれ１つ のワード線（ＷＬ）の２つのワード線ネイル（Ｎ）の間に位置しているビット線 対（ＢＬ′、ＢしＮ′）が１つのビット線ブロック（ＴＢ′）を形成しているこ とを特徴とする請求の範囲２または７記載のダイナミック半導体メモリ。