KR930702762A - 구동기능에 대하여 최적화되는 국부판독증폭기 구동회로를 구비한 동적반도체 메모리 - Google Patents

구동기능에 대하여 최적화되는 국부판독증폭기 구동회로를 구비한 동적반도체 메모리

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KR930702762A
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Abstract

본 발명은 동적반도체 메모리에 관한 것으로 적어도 하나의 워드라인블록(WLB)을 구비하고, 거기서 워드라인블록이 각각이 경우에 긴 구동기라인상에서 방해되는 전압강하는 피하기 위하여, 이러한 비트라인블록(TB)에 속한 판독신호 증폭기를 구동하기 위한 각각의 비트라인블록당 하나의 국부 SAN 구동기(LTN) 및 될 수 있는대로 또한 국부 SAP 구동기(LTP)를 구비한 비트라인블록(TB,TB'...)으로 구성되고, 최적구동기능을 성취하기 위하여, 트랜지스터가 대개 여러가지 채널폭을 가진 다중-스테이지 국부 SAN 구동기 혹은 다중-스테이지 국부 SAP 구동기를 구비한다.

Description

구동기능에 대하여 최적화되는 국부판독증폭기 구동회로를 구비한 동적반도체 메모리
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명에 의한 동적반도체 메모리의 블록에서 국부 SAN 구동기의 배열예를 도시한다. 제4도는 본 발명에 의한 동적반도체 메모리의 n-상 국부 SAN 구동기의 상세한 회로를 도시하며, 제5도는 제4도의 n-상 국부 SAN 구동기를 설명하기 위한 전압-시간 그래프를 도시한다.

Claims (12)

  1. 각각의 경우에 n-채널부 및 P-채널부를 구비한 판독신호증폭기를 가지고, 판독신호증폭기의 n-채널부를 구동하기 위하여 워드라인블록당 적어도 하나의 SNA구동장치를 가지고, 판독신호증폭기의 P-채널부를 구동하기 위하여 워드라인 블록당 적어도 하나의 SAP구동장치를 가지는 적어도 하나의 워드라인블록(WLB)을 포함하는 기억셀 배열을 구비한 동적반도체 메모리에 있어서, 적어도 하나의 워드라인블록(WLB)은 다수의 비트라인쌍(BL,BLN)을 번갈아 포함하는 다수의 비트라인블록(TB,TB'..)를 구비하고, 최적화된 구동기능을 가진 하나의 SAN구동기는 각각의 비트라인블록(TB)에 대하여 존재하고 국부 SAN구동기(LTN)을 형성하고, 각각의 경우에 하나의 국부SAN는 국부SANN 라인(2)을 경유하여 비트라인블록에 속하는 모든 판독신호증폭기(LV)의 n-채널부(SAN)를 구동하는 것을 특징으로 하는 기억셀 배열을 구비한 동적반도체 메모리.
  2. 제1항에 있어서, 국부 SAN구동기(LTN)이 비트라인블록(TB)에 속하는 판독신호증폭기(LVB)의 배열 및 비트라인블록(TB)에 바로 인접한 비트라인블록(TB')에 속한 판독신호증폭기(LVB')의 배열사이에 배치되는 방법으로 비트라인블록에 속한 국부 SAN구동기어(LTN)은 반도체칩상에 공간을 차지하도록 배열되는 것을 특징으로 하는 동적반도체 메모리.
  3. 제1항에 있어서, 각각의 경우에 하나의 국부 SAN구동기는 음극이 기준전위(V35)에 열견되고 양극이 제1n-채널 트랜지스터(NT1)의 제1단자에 연결되는 다이오드(D1)을 포함하고, 제1n-채널 트랜지스터(NT1)의 제2단자는 국부 SAN구동기의 구동기출력(A2)에 연결되고 제1n-채널 트랜지스터(NT1)의 게이트단자는 제1제어신호(SEN1)에 의하여 구동될 수 있고, 제2n-채널 트랜지스터(NT2)는 다이온(D1)과 병렬로 연결되어 게이트단자가 제2제어신호(SEN2)에 의하여 구동될 수 있고, 제3n-채널의 제1단자는 국부 SAN구동기의 구동기출력(A2)에 연결되어 제3n-채널 트랜지스터(NT3)의 제2단자는 기준전위(V35)에 연결되고, 제3n-채널 트랜지스터(NT3)의 게이트단자는 제3제어신호(SEN3)에 의하여 구동될 수 있는 것을 특징으로 하는 동적반도체 메모리.
  4. 제3항에 있어서, 적어도 하나이상의 n-채널 트랜지스터(NTn)이 제3n-채널 트랜지스터(NT3)와 병렬로 연결되고, 각각의 경우에 n-채널 트랜지스터(NTn)의 제1단자는 국부 SAN구동기의 구동기출력(A2)에 연결되어 있고, n-채널 트랜지스터(NTn)의 제2단자는 기준전위(V35)에 연결되어 있고, n-채널 트랜지스터(NTn)의 게이트단자가 제어신호(SENn)에 의하여 구동될 수 있는 것을 특징으로 하는 동적반도체 메모리.
  5. 제3 또는 4항에 있어서, 국부 SAN구동기의 n-채널 트랜지스터(NT1...NTn)이 여러가지 채널폭을 가지는 것을 특징으로 하는 동적반도체 메모리.
  6. 제1항에 있어서, 국부 SAN구동기(LTN)에 추가하여, 최적구동기능을 갖춘 하나의 SAN구동기가 각각의 비트라인블록(TB)에 대하여 존재하고 국부 SAP구동기(LTP)를 형성하고, 각각의 경우에 하나의 국부 SAP구동기(LTP)를 형성하고, 각각의 경우에 하나의 국부 SAP구동기가 국부 SAP라인(1)을 경유하여 비트라인블록에 속한 모든 판독신호증폭기(LV)의 P-채널부(SAP)를 구동하는 것을 특징으로 하는 동적반도체 메모리.
  7. 제6항에 있어서, 국부 SAP구동기(LTP)이 비트라인블록(TB)에 속한 판독신호증폭기(LVB)의 배열 및 비트라인블록(TB) 바로 인접한 비트라인블록(TB')에 속한 판독신호증폭기(LVB')의 배열사이에 배치되는 방법으로 비트라인블록에 속한 국부 SAP구동기(LTP)은 반도체칩상에 공간을 차지하도록 배열되는 것을 특징으로 하는 동적반도체 메모리.
  8. 제6항에 있어서, 각각의 경우에 하나의 국부 SAP구동기는 양극이 공급전압(V35)에 연결되고 음극이 제1P-채널 트랜지스터(PT1)의 제1단자에 연결되는 다이오드(D2)을 포함하고, 제1P-채널 트랜지스터(PT1)의 제2단자는 국부 SAP구동기의 구동기출력(A1)에 연결되고 제1P-채널 트랜지스터(PT1)의 게이트단자는 제1제어신호(SEP1)에 의하여 구동될 수 있고, 제2P-채널 트랜지스터(PT2)는 다이오드(D2)와 병렬로 연결되어 게이트단자가 제2제어신호(SEP2)에 의하여 구동될 수 있고, 제3P-채널의 제1단자는 국부 SAP구동기의 구동기출력(A1)에 연결되어, 제3P-채널 트랜지스터(PT3)의 제2단자는 공급전압(VDD)에 연결되고, 제3P-채널 트랜지스터(PT3)의 게이트단자는 제3제어신호(SEP3)에 의하여 구동될 수 있는 것을 특징으로 하는 동적반도체 메모리.
  9. 제8항에 있어서, 적어도 하나이상의 P-채널 트랜지스터(PTn)의 제3P-채널 트랜지스터(PT3)가 병렬로 연결되고, 각각의 경우에 P-채널 트랜지스터(PTn)의 제1단자는 국부 SAP구동기의 구동기출력(A1)에 연결되고, P-채널 트랜지스터(PTn)의 게이트단자가 제어신호(SEPn)에 의하여 구동될 수 있는 것을 특징으로 하는 동적반도체 메모리.
  10. 제8 또는 9항에 있어서, 국부 SAP구동기의 P-채널 트랜지스터(PT2...PTn)이 여러가지 채널폭을 가지는 것을 특징으로 하는 동적반도체 메모리.
  11. 제2항 또는 7항에 있어서, 워드라인에 관하여 저저항을 가진 도체트랙위에 있는 워드라인(WL)은 라인핀(N)에 의하여 상호연결되고, 각각의 경우에 워드라인(WL)의 두 워드라인핀(N) 사이에 위치한 비트라인쌍(BL',BLN')이 비트라인블록(TB')을 형성하는 것을 특징으로 하는 동적반도체 메모리.
  12. ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019930700825A 1990-09-20 1993-03-19 구동기능에 대하여 최적화되는 국부판독증폭기 구동회로를 구비한 동적반도체 메모리 KR100200908B1 (ko)

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