KR0177784B1 - 다수개의 승압전압 발생기를 갖는 반도체 메모리장치 - Google Patents

Abstract

1. 청구 범위에 기재된 발명이 속한 기술분야:

본 발명은 반도체 메모리 장치에 관한 것이다.

2. 발명이 해결하려고 하는 기술적 과제:

본 발명은 칩내에 다수개의 승압전압 발생기를 구비하여야 하는 경우라도 다수개의 승압전압을 차례로 발생하여 각각 공급하므로써 파워업시 칩 내부회로의 래치업 현상을 방지할 수 있는 반도체 메모리 장치를 제공한다.

3. 발명의 해결방법의 요지:

본 발명은 제1전원전압을 소정 레벨로 승압시키는 하나 이상의 승압전압 발생기와 상기 승압전압 발생기의 승압전압과 상기 제1전원전압을 입력으로 하여 동작하는 내부회로들을 가지는 반도체 메모리 장치에 있어서, 상기 승압전압 발생기에 상기 제1전원전압을 공급하는 전원공급노드와 하나 이상의 상기 내부회로에 제1전원전압을 공급하는 전원공급노드사이에 양단이 접속되며 상기 승압전압 발생기의 승압전압으로 제어되는 전압강하수단을 가짐을 특징으로 한다.

4. 발명의 중요한 용도:

본 발명은 반도체 메모리 장치에 적합하게 사용된다.

Description

다수개의 승압전압 발생기를 갖는 반도체 메모리 장치

제1도는 종래 기술의 일실시예로써 전원전압 발생기의 구성블럭도.

제2도는 제1도의 메모리 셀 어레이 및 센스 앰프의 일실시예를 보여주는 상세회로도.

제3도는 종래 기술의 일실시예로써 분리제어신호 발생기의 상세회로도.

제4도는 제3도의 동작 타이밍도.

제5도는 제1도의 파워업시에 전원 전압들의 셋업 특성을 도시한 도면.

제6도는 제3도의 프리차아지용 트랜지스터(PMOS 트랜지스터)의 단면도.

제7도는 본 발명의 일실시예로써 전원전압 발생기의 구성블럭도.

제8도는 제7도에서의 파워업시 셋업 특성을 보여주는 도면.

제9도는 본 발명의 다른 실시예로써 승압전압 발생기를 2개를 사용할 경우를 보여주는 구성블럭도.

제10도는 본 발명의 또다른 실시예에 따른 다른 구조의 내부전원전압 발생기를 포함하는 전원전압 발생기의 구성블럭도.

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 칩(Chip)내에 하나 또는 다수개의 승압전압 발생기를 구비하여야 하는 경우라도 다수개의 승압전압(VPP)을 차례로 발생하여 각각 공급하므로써 파워업(Power Up)시 칩 내부회로의 래치업(Latch-Up)현상을 방지할 수 있는 반도체 메모리 장치에 관한 것이다.

일반적으로, 반도체 메모리 장치가 고속화, 고집적화가 됨에 따라 동작 전류 소모를 줄이며 신뢰성을 높이기 위하여, 외부전원전압(이하 EVCC라 칭함)을 소정의 레벨로 클램핑(Clamping)한 내부전원전압(이하 IVC라 칭함)과 EVCC 또는 IVC를 기준으로하는 소정의 승압전원전압(또는 승압전압, 이하 VPP라 칭함)을 사용한다. 반도체 메모리 장치에 있어서 특별한 목적을 위하여 소정의 신호를 VPP와 IVC 및 접지전압(이하 VSS라 칭함)으로 스위칭해야 할 필요가 있는 경우가 있으며, 종래 기술에서는 상기와 같은 회로에서 승압시 래치업이 발생될 수가 있다.

제1도는 종래 기술의 일실시예로써 전원전압 발생기의 구성블럭도이다. 제1도를 참조하면, 내부전원전압 발생기 1은 EVCC를 입력으로 하여 소정의 EVCC 레벨 이상에서는 일반적으로 일정한 내부전원전압 IVC를 발생시킨다. 승압전압 발생기 2는 EVCC 또는 IVC를 입력으로 하여 승압된 전압을 발생시킨다. 분리제어신호 발생기 2, 4는 VPP와 IVC 및 VSS로 스위칭(Switching)해야 하는 회로의 일실시예로써 IVC와 VPP를 입력으로하여 분리제어신호 øISO를 출력한다. 상기 회로들 이외의 다른 내부회로 5가 있다. 메모리 셀 어레이와 센스 앰프 6내의 각각의 메모리 셀과 센스 앰프는 분리제어신호 øISO1, øISO2의 제어를 받아 각각 선택된다. 상기 내부전원전압 발생기 1과 승압전압 발생기 2는 이 기술분야에 잘 알려진 사항이므로 구체적인 설명은 생략한다.

제2도는 제1도의 메모리 셀 어레이 및 센스 앰프의 일실시예를 보여주는 상세회로도이다. 제2도를 참조하면, 메모리 셀 어레이 7, 12는 억세스 트랜지스터 Q1과 셀 캐패시터 Cap1로 구성되며 상기 억세스 트랜지스터 Q1은 워드라인 W/L에 의하여 제어된다. 일반적으로, 메모리 셀 어레이에는 다수개의 워드라인 W/L과 억세스 트랜지스터 및 셀 캐패시터가 배치되지만, 여기서는 설명의 편의를 위해 하나씩만 도시한다. 등화회로부들 8,11은 등화제어신호 VBL를 입력으로 하여 비트라인 B/L과 상보 비트라인 B/LB를 ½IVC 레벨(여기서 VBL 레벨이 ½IVC라고 가정한다)로 등화시키며, 엔모오스 트랜지스터 Q2, Q3, Q4로 구성된다. 비트라인쌍 B/L, B/LB의 전압차를 센싱하고 증폭하기 위한 센스앰프가 Q9∼Q12로 구성된다. 센싱제어신호 LA, LAB가 칩이 비활성화상태에서 신호øEQ1, øEQ2가 논리 하이(High)상태로 프리차아지(Precharge)됨에 의해 ½IVC 레벨로 유지되며, 칩이 활성화되면 센싱제어신호 LA는 신호øEQ1, øEQ2가 논리 로우(Low)상태로 천이함에 따라 IVC 레벨로 천이하고 센싱제어신호 LAB는 접지전압 레벨(VSS)로 천이한다. 이와 같이 하여 센싱이 이루어진다. 입출력 게이팅수단 10은 컬럼어드레스의 디코딩된 신호 예를들면 컬럼선택신호 CSL의 인에이블에 엔모오스 트랜지스터 Q13, Q14의 턴온에 의하여 비트라인쌍 FB/L, FB/LB와 입출력라인쌍 I/O, I/OB를 전기적으로 연결하여 센싱한 데이타를 전송한다. 메모리 어레이 블럭의 두 노드(Node)인 비트라인 B/L 및 상보 비트라인 B/LB는 센스앰프 9의 두 노드인 FB/L, FB/LB 사이를 각각 엔모오스 트랜지스터 Q5∼Q8에 의하여 각각 전기적으로 연결되며 상기 엔모오스 트랜지스터 Q5∼Q8의 각각의 게이트(Gate)는 분리제어신호 øISO(øISO1, øISO2)의 입력에 의해 동작된다. 전술한 바와 같은 구조를 갖는 반도체 메모리 장치에서 분리제어신호 øISO는 칩이 비활성화 상태에서는 내부전원전압 IVC 레벨로 유지하며 칩이 활성화되면 선택된 블럭의 분리제어신호 øISO는 승압전압 VPP 레벨로 천이하고 선택되지 않은 블럭의 분리제어신호 øISO는 논리 로우상태로 천이한다. 칩이 비활성화된 상태에서 분리제어신호 øISO를 내부전원전압 IVC로 유지하는 이유는 FB/L, FB/LB를 등화제어신호 VBL 레벨로 프리차아지(Precharge)시키는 동시에 분리게이트소자인 엔모오스 트랜지스터 Q5∼Q8의 신뢰성에 도움을 주기 위해서이며, 칩이 활성화된 상태일 때 분리제어신호 øISO를 승압전압 VPP 레벨로 유지시키는 이유는 센싱 마진(Sensing Margin)과 활성화 레스토아(Active Restore)를 용이하게 하기 위함이며, 이는 당 기술분야에 잘 알려져 있는 공지의 기술이므로 구체적인 동작설명은 생략하기로 한다.

제3도는 종래 기술의 일실시예로써 분리제어신호 발생기의 상세회로도이다. 제3도를 참조하면, VPP 단자와 접지전압 VSS 단자사이에 접속되어 노드 101의 전위 레벨을 VPP 또는 VSS로 차아징(Charging)시키기 위한 씨모오스(CMOS)구조의 피모오스 트랜지스터 Q15 및 엔모오스 트랜지스터 Q16과 상기 노드 101의 전위 레벨을 IVC 레벨로 프리차아지시키기 위한 피모오스 트랜지스터 Q17로 구성되어 있다. 피모오스 트랜지스터 Q15의 소오스(Source), 게이트(Gate), 드레인(Drain), 백 바이아스(Back Bias)로는 각각 VPP, øB, øISO, VPP가 인가되며, 제어신호 øB가 논리 로우상태일때는 상기 피모오스 트랜지스터 Q15가 턴온되어 분리제어신호 øISO를 승압전압 VPP 레벨로 차아지업(Charge Up)시키는 역할을 한다. 또한 엔모오스 트랜지스터 Q16의 소오스, 게이트, 드레인, 백 바이아스로는 각각 øISO, øC, VSS, VBB가 인가되며, 칩이 활성화상태에서 선택되지 않은 메모리 어레이에 대응하여 øC가 논리 하이상태로 천이하면 상기 노드 101의 레벨을 논리 로우레벨로 차아지 다운(Charge Down)시켜 상기 분리제어신호 øISO를 논리 로우상태로 만드는 역할을 한다. 상기 백 바이아스 전압 VBB는 마이너스(minus)전압으로써 반도체 장치에서 통상적으로 사용하는 수단이다. 피모오스 트랜지스터 Q17의 소오스, 게이트, 드레인, 백 바이아스는 각각 IVC, øA, øISO, VPP에 접속되며 칩이 비활성화 상태에서 DA가 논리 로우상태이며 분리제어신호 øISO를 내부전원전압 IVC 레벨로 유지하는 역할을 한다. 전술한 상기 제1도에서의 제1분리제어신호 발생기에 입력되는 제어신호는 각각 øA1, øB1, øC1으로 표기하고, 제2분리제어신호 발생기에 입력되는 제어신호는 각각 øA2, øB2, øC2로 표기하겠으며 하나의 메모리 장치에는 다수개의 분리제어신호 발생기가 레이아웃(Layout)된다.

제4도는 제3도의 동작 타이밍도이다. 제4도를 참조하면, 로우어드레스스트로우브(Row Address Strobe)신호 RASB가 논리 로우상태로 액티브(Active)될 때 상기 제2도의 워드라인 W/L1이 액티브되었다고 가정하면, 제어신호 øA1, øB1, øC1의 레벨 각각은 접지전압 VSS 레벨에서 VPP 레벨로, VPP에서 접지전압 VSS 레벨로, 접지전압 VSS 레벨에서 접지전압 VSS 레벨로 천이하며, 따라서 분리제어신호 øISO1은 IVC 레벨에서 VPP 레벨로 천이되어 분리게이트인 엔모오스 트랜지스터 Q5, Q6가 턴온(Turn On)이 되며, 한편 제어신호 øA2, øB2, øC2의 레벨 각각은 접지전압 VSS 레벨에서 VPP 레벨로, VPP 레벨에서 VPP 레벨로, 접지전압 VSS 레벨에서 IVC 레벨로 천이되어 분리게이트인 엔모오스 트랜지스터 Q7, Q8가 턴오프(Turn Off)되어 리이드 또는 라이트 동작이 수행된다.

제5도는 제1도의 파워업시에 전원 전압들의 셋업 특성을 도시한 도면이다. 제5도를 참조하면, EVCC가 라이징(Rising)하면 EVCC에 대응하여 IVC가 발생하며 소정의 EVCC 레벨이상에서는 IVC가 소정의 레벨로 클램핑된다. 이때 VPP 발생기는 IVC를 입력으로 하여 IVC+2Vt(여기서 Vt는 트랜지스터의 문턱전압)레벨로 부우스팅(Boosting)시키므로 파워업 초기에는 IVC 보다 VPP 레벨이 낮게 되며(t6∼t7 구간)파워업 후 소정의 시간이 경과한 후 VPP는 IVC+2Vt의 레벨로 유지되는 특징이 있다.

제6도는 제3도의 프리차아지용 트랜지스터 Q17(PMOS 트랜지스터)의 단면도이다. 제6도를 참조하면, VBB가 바이아스되는 피형 기판(P-Type Substrate)상에 VPP로 바이아스되는 엔웰(N-Well)이 형성된다. 상기 엔웰위에 2개의 피형 확산영역 P+(소오스, 드레인)를 형성하고, 2개의 확산영역 P+사이에는 게이트를 형성시킨다. 제어신호 øA는 상기 피모오스 트랜지스터의 게이트에 입력된다. 상기 2개의 피형 확산영역 P+에는 각각 분리제어신호 øISO와 IVC가 인가된다. 이와 같은 구조에서는 엔웰에 인가되는 VPP가 피형 확산영역 P+중 소오스에 인가되는 IVC보다 항상 같거나 높은 전압을 유지해야 하며, 만약 엔웰에 인가되는 전압 예를들면 VPP가 피형 확산영역 P+보다 낮다면 PN 다이오드(PN Diode)의 순방향 바이아스 조건이 성립되어 래치업(Latch-up)에 의한 피모오스 트랜지스터의 불량을 유발하게된다. 따라서, 파워업시 IVC와 VPP가 상기 제5도의 t6∼t7 구간에서와 같이 IVC가 VPP보다 큰 조건이 발생하게되어 래치업 불량이 발생하는 문제점이 있다.

따라서, 본 발명의 목적은 칩내에 다수개의 승압전압 발생기를 구비하여야 하는 경우라도 다수개의 승압전압을 차례로 발생하여 과각 공급하므로써 파워업시 칩 내부회로의 래치업 현상을 방지할 수 있는 반도체 메모리 장치를 제공함에 있다.

본 발명의 다른 목적은 전압강하수단이 승압전압 발생기들사이 및 내부회로들 사이를 연결하고 전단의 승압전압 발생기의 출력 VPP에 의해 제어되어 IVC 레벨을 VPP 레벨보다 작게하므로써, 파워업시 프리차아지용 트랜지스터의 래치업 현상을 방지할 수 있는 반도체 메모리 장치를 제공함에 있다.

상기한 목적들을 달성하기 위한 본 발명의 기술적 사상에 따르면, 제1전원전압을 소정 레벨로 승압시키는 하나 이상의 승압전압 발생기와 상기 승압전압 발생기의 승압전압과 상기 제1전원전압을 입력으로 하여 동작하는 내부회로들을 가지는 반도체 메모리 장치에 있어서, 상기 승압전압 발생기에 상기 제1전원전압을 공급하는 전원공급노드와 하나 이상의 상기 내부회로에 제1전원전압을 공급하는 전원공급노드사이에 양단이 접속되며 상기 승압전압 발생기의 승압전압으로 제어되는 전압강하수단을 가짐을 특징으로 한다.

이하 본 발명의 바람직한 실시예들의 상세한 설명이 첨부된 도면들을 참조하여 설명된다.

도면들중 동일한 구성요소 및 부분들은 가능한한 어느곳에서든지 동일한 부호들을 나타내고 있음을 유의하여야 한다.

제7도는 본 발명의 일실시예로써 전원전압 발생기의 구성블럭도이다. 제7도를 참조하면, 구성은 상기 제1도에 추가하여 내부전원전압 발생기 1의 출력노드들 예를들면 노드 N1과 N2사이를 연결하는 엔모오스 트랜지스터 Q18을 가진다. 또한 상기 엔모오스 트랜지스터 Q18의 게이트가 승압전압 발생기의 2의 출력노드 예를들면 노드 N5에 접속되어 있다. 외부로부터 EVCC를 인가받아 제1전원전압 예를들면 IVC를 발생시키는 내부전원전압 발생기 1은 소정의 EVCC 레벨이상에서는 일정한 제1내부전원전압 IVC1을 발생시킨다. 승압전압 발생기 2는 상기 내부 전원전압 발생기 1의 출력단에 입력단이 접속되어 IVC1+2Vt 레벨의 VPP를 발생시킨다. 전압강하수단 예를들면 엔모오스 트랜지스터 Q18은 소오스, 게이트, 드레인이 각각 노드 N1, 노드 N5, 노드 N2에 접속되고 또한 각각 IVC1, VPP, IVC가 입력되며 IVC 전압레벨과 IVC1 레벨을 전기적으로 연결되게 하는 역할을 한다. 제1분리제어신호 발생기 3의 VPP 전원은 노드 N5에 접속되며 또한 노드 N2에 상기 제1분리제어신호 발생기 3의 IVC 전원에 접속되어 분리제어신호 øISO1을 발생시킨다. 제2분리제어신호 4는 노드 N5에 접속되며 또한 노드 N3에 접속되어 분리제어신호 øISO2를 발생시킨다. 내부회로 5는 기타 반도체 메모리 장치에 구비된 회로로서 노드 N4에 전원전압이 접속되어 상기 IVC를 입력받는다. 메모리 셀 어레이 및 센스 앰프 6은 분리제어신호들 예를들면 øISO1, øISO2에 응답하여 센싱을 통하여 리이드 및 라이트 동작을 한다. 따라서 승압전압 발생기 2의 VPP와 제1및 제2분리제어신호 발생기 3, 4의 승압전원을 엔모오스 트랜지스터 Q18에 의하여 분리하고 엔모오스 트랜지스터 Q18의 게이트에는 VPP가 접속되는 것이 특징이다.

제8도는 제7도에서의 파워업시 셋업 특성을 보여주는 도면이다. 전술한 제7를 참조하여 제8도를 설명하면, VPP 레벨이 IVC 레벨보다 항상 높으므로 종래 기술에서의 문제점인 분리제어신호 발생기의 래치업 현상이 방지되는 효과를 가지며, VPP 레벨이 IVC 레벨보다 항상 높은 이유는 파워업시에 내부전원전압 발생기 1로부터 발생된 IVC1의 전압이 상기 제7도에서의 분리제어신호 발생기들 예를들면 제1, 제2분리제어신호 발생기 3, 4에 직접 인가되지 않고 엔모오스 트랜지스터 Q18에 의하여 IVC1 레벨이 아닌 전술한 상기 제5도의 t6∼t7 구간에서 알 수 있듯이 WP 레벨보다 문턱전압 Vtn 만큼 레벨이 낮아진 IVC가 인가되기 때문이다.

제9도는 본 발명의 다른 실시예로써 승압전압 발생기를 2개를 사용할 경우를 보여주는 구성블럭도이다. 제9도를 참조하면, 제1승압전압 발생기 2는 입력단이 노드 N1에 접속되어 IVC1에 응답하여 제1승압전압 VPP1을 출력하여 제1전압강하 수단 예를들면 엔모오스 트랜지스터 Q19의 게이트와 내부회로 5에 인가한다. 본 발명에서의 전압강하수단은 VPP가 IVC보다 문턱전압 Vtn 만큼 높아지면 더 이상 전압강하가 발생하지 않는다. 제2승압전압 발생기 12는 내부전원전압 발생기 1의 출력노드인 노드 N1에서 VPP에 의하여 제어되는 전압강하수단을 통과한 전원전압 레벨을 노드 N2를 통하여 인가받고 이에 응답하여 제2승압전압 VPP2를 출력하여 다음에 위치한 제2전압강하수단 예를들면 엔모오스 트랜지스터 Q20의 게이트와 상기 내부회로 5에 인가한다. 이러한 경우는 VPP1 VPP2 IVC가 성립해야 하는 경우를 예를 든 것이다. 따라서, 전압강하수단들 예를들면 엔모오스 트랜지스터 Q19, Q20의 게이트에 제1승압전압 VPP1 및 제2승압전압 VPP2를 인가함으로써, 파워업시에도 VPP1 VPP2 IVC 가 성립하게 하여 각각의 래치업 현상을 방지하는 효과를 가진다.

제10도는 본 발명의 또다른 실시예에 따른 다른 구조의 내부전원전압 발생기를 포함하는 전원전압 발생기의 구성블럭도이다. 제10도를 참조하면, 통상적으로 내부전원전압 발생기 40은 기준전압 발생기 41과, 클램프(Clamp)전압 발생기 42와, 제1내부전원전압 드라이버 예를들면 스탠바이(Standby)내부전원전압 드라이버 43과, 제2내부전원전압 드라이버 예를들면 활성화 내부전원전압 드라이버 44로 구성된다. 상기 내부전원전압 드라이버들 43, 44를 사용하는 이유는 칩에 비활성화 상태 즉, 스탠바이 상태에서의 칩의 스탠바이 전류를 줄이기 위하여 제2내부전원전압 드라이버 44를 디세이블(Disable)시키고, 칩이 활성화 상태에 있게 되면 내부전원전압 드라이버의 전류 드라이빙(Current Driving)능력을 증가시키기 위하여 제2내부전원전압 드라이버 44를 인에이블(Enable)시킨다. 물론 제1내부전원전압 드라이버 43은 비활성화 상태, 활성화 상태의 모든 조건에서 인에이블되어 동작한다. 따라서, 제2내부전원전압 드라이버 44의 출력단과 노드 N4가 엔모오스 트랜지스터로써 전기적으로 연결되면 IVC 레벨로 공급되는 전류가 상기 엔모오스 트랜지스터에 의하여 제어되어 전류 드라이빙 능력을 저하시키므로, 이렇게 연결하지 않고 제1내부전원전압 드라이버 43의 출력단과 IVC 사이에는 엔모오스 트랜지스터 Q21을 통하여 전기적으로 연결하고 제2내부전원전압 드라이버 44의 출력단은 IVC에 직접 접속하므로써, 칩이 활성화 상태일때 제2내부전원전압 드라이버 44의 전류 드라이빙 능력의 저하를 방지한다. 그 대신에 제1내부전원전압 드라이버 43의 입력을 클램프된 기준전압 Vrefp로 하는 것과는 다르게, 클램프된 기준전압 Vrefp을 가지는 노드 N1과 제2내부전원전압 드라이버 44의 입력단이 엔모오스 트랜지스터 Q22에 의하여 전기적으로 연결되고, 상기 엔모오스 트랜지스터 Q22의 게이트에는 VPP를 인가하므로써, 항상 VPP 레벨이 IVC 레벨보다 높게 되도록 한다.

상기한 본 발명에 따르면, 승압전원전압의 전원과 내부회로의 전원전압 사이에 전압강하수단을 구비하여 상기 전압강하수단의 제어를 상기 승압전원전압의 출력으로써 제어하여 상기 승압전원전압의 레벨이 상기 내부회로의 전원전압보다 항상 높게함으로써 파워업시 프리차아지용 트랜지스터의 래치업 현상을 방지할 수 있는 효과가 있다.

상기한 본 발명은 도면을 중심으로 예를들어 한정되었지만, 그 동일한 것은 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러가지 변화와 변형이 가능함이 본 분야의 숙련된 자에게 있어 명백할 것이다.

Claims (6)

1. 제1전원전압을 소정 레벨로 승압시키는 하나 이상의 승압전압 발생기와 상기 승압전압 발생기의 승압전압과 상기 제1전원전압을 입력으로 하여 동작하는 내부회로들을 가지는 반도체 메모리 장치에 있어서, 상기 승압전압 발생기에 상기 제1전원전압을 공급하는 전원공급노드와 하나 이상의 상기 내부회로에 제1전원전압을 공급하는 전원공급노드사이에 양단이 접속되며 상기 승압전압 발생기의 승압전압으로 제어되는 전압강하수단을 구비함을 특징으로 하는 반도체 메모리 장치.
2. 제1항에 있어서, 상기 제1전원전압이 내부전원전압임을 특징으로 하는 반도체 메모리 장치.
3. 제1항에 있어서, 상기 전압강하수단이 엔모오스 트랜지스터임을 특징으로 하는 반도체 메모리 장치.
4. 제1항에 있어서, 상기 전압강하수단이 다수개의 상기 승압전압 발생기로의 상기 제1전원전압을 공급하는 상기 전원공급노드 각각의 사이마다에 위치함을 특징으로 하는 반도체 메모리 장치.
5. 외부로부터의 외부전원전압을 레벨강하된 내부전원전압을 발생하여 칩의 내부회로로 공급하는 내부전원전압 발생기와, 상기 내부전원전압을 소정 레벨 승압하기 위한 승압전압 발생기와, 상기 승압전압 발생기로의 전원공급노드 각각의 사이마다에 위치하여 상기 내부전원전압을 레벨강하 하기 위한 전압강하 수단을 포함하는 반도체 메모리 장치에 있어서, 상기 내부전원전압 발생기의 출력단에 접속되어 상기 칩의 활성화시나 비활성화시에 항상 인에이블되어 상기 내부전원전압을 소정 레벨로 형성하여 출력하기 위한 제1내부전원전압 드라이버와, 상기 내부회로의 전원공급노드에 접속되어, 상기 내부전원전압을 공급받아 상기 칩의 활성화시 인에이블되어 상기 내부회로로 상기 내부전원전압을 소정 레벨로 형성하여 출력하며, 상기 칩의 비활성화시 디세이블되어 상기 내부회로로의 상기 내부전원전압의 중단하는; 제2내부전원전압 드라이버와, 상기 제1내부전원전압 드라이버의 입력단과 제2내부전원전압 드라이버의 입력단사이에 접속되며 상기 승압전압 발생기의 상기 승압전압에 의해 제어되어, 상기 칩의 활성화시나 비활성화시의 상기 내부회로로 상기 내부전원전압을 동일하게 공급하기 위한 전압조절수단을 구비함을 특징으로 하는 반도체 메모리 장치.
6. 제5항에 있어서, 상기 전압강하수단이 엔모오스 트랜지스터임을 특징으로 하는 반도체 메모리 장치.