KR100909964B1 - 래치업을 방지하는 전압 발생기 - Google Patents

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Abstract

본 발명에서는 래치업을 방지하는 전압 발생기가 개시된다. 본 발명에 따른 전압 발생기는 제1 내지 제3 인에이블(Enable) 신호에 의해 제어되고 내부 전원전압을 부스팅하여 제1 내지 제 4 전압들을 발생하는 챠지 펌프 회로(Charge pump circuit); 제1 내지 제3 전압을 검출하여 제1 내지 제3 플레그 신호를 발생하는 검출부; 및 제1 내지 제3 플레그 신호를 입력받아, 각각 제1 내지 제3 인에블 신호를 발생하여, 제1 내지 제4 전압들이 순차적으로 발생 되도록 하는 챠지 펌프 컨트롤러를 구비한다. 본 발명에 의하면 부스팅(Boosting) 모드 또는 정상 동작 모드에서 발생할 수 있는 래치업을 방지할 수 있다.
래치업, 전압 발생기

Description

래치업을 방지하는 전압 발생기{Lach-up free Generator}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면에 대한 간단한 설명이 제공된다.
도 1은 전압 발생기를 포함하는 액정 표시 장치를 나타내는 블록도이다.
도 2는 CMOS 디바이스의 PNPN 접합에 관한 등가 회로도이다.
도 3은 본 발명에 따른 전압발생기와 관련된 인에이블 신호들과 전압들의 타이밍도이다.
도 4는 본 발명에 따른 래치업을 방지하는 전압 발생기의 블록도이다.
도 5는 본 발명에 따른 전압발생기에 구비되는 일 실시예에 따른 검출부의 일부 회로를 나타낸다.
도 6은 본 발명에 따른 전압발생기에 구비되는 다른 실시예에 따른 검출부의 일부 회로를 나타낸다.
도 7은 본 발명에 따른 래치업을 방지할 수 있는 전압 발생 방법의 흐름도이다.
도 8은 부스팅 단계의 흐름도이다.
도 9는 래치업 검출단계의 흐름도이다.
*도면의 주요 부분에 대한 설명
130 : 전압 발생기
410 : 챠지 펌프 컨트롤로, 420 : 검출기, 430 : 챠지 펌프 회로, 440 : 내부 전원전압 발생부
본 발명은 액정 표시 장치(LCD)의 전압 발생기에 관한 것으로서, 특히 래치업(Latch-up)을 방지하는 전압 발생기에 관한 것이다.
전압 발생 회로, 예를 들어 일반적으로 이용되는 챠지 펌프 회로(Charge pump circuit), 내에서 이용되는 CMOS(complementary metaloxide semiconductor) 디바이스에는 래치-업(latch-up)이라고 하는 특유의 상태가 있다.
이것은 CMOS 칩 자신이 내장하는 PNPN 접합에 사이리스터(thyristor, silicon controlled rectifier) 동작이 발생하여 과전류가 흘러서 칩이 파괴에 도달하는 것을 말한다. 래치-업은 입력 및 출력 전압이 정격 레벨을 초과하여 내부 소자에 큰 전류가 흐른 경우, 또는 전원 단자의 전압이 정격 레벨을 넘어가 내부 소자가 항복 상태가 되었을 때에 일어난다. 비록 순간적일지라도 한 번 칩이 래치-업 상태로 되면 사이리스터 구조에 의하여 전원이 차단될 때까지 계속 유지되므로 칩은 결국 파괴에 도달한다.
본 발명에 관하 액정 표시 장치(LCD)의 전압 발생기에서 발생할 수 있는 래 치 업에 대해서는 아래의 도1과 도2에서 설명한다.
도 1은 전압 발생기를 포함하는 액정 표시 장치를 나타내는 블록도이다.
도 1을 참조하면, 액정 표시 장치(100)는 타이밍 컨트롤러(110), 소스 드라이버(120), 전압 발생기(130), 게이트 드라이버(140) 및 액정 패널(150)을 포함한다.
액정 패널(150)은 복수의 게이트 라인들(G1-Gn)과, 게이트 라인들에 교차하는 복수의 소스 라인들(S1-Sm)과, 게이트 라인 및 데이터 라인에 의해 정의된 영역에 각각 배열된 픽셀들을 포함한다.
각 픽셀은 게이트 라인과 데이터 라인에 게이트 전극 및 소스 전극이 각각 연결되는 박막 트랜지스터(T1)와 액정 커패시터(CLC) 및 스토리지 커패시터(CST)를 포함한다. 이러한 픽셀 구조에서는, 게이트 드라이버(140)에 의해서 게이트 라인들이 순차적으로 선택되고, 선택된 게이트 라인에 게이트 온 전압이 펄스 형태로 인가되면, 게이트 라인에 연결된 픽셀의 박막 트랜지스터(T1)가 턴 온되고, 이어서 소스 드라이버(1020)에 의해 각 데이터 라인에 픽셀 정보를 포함하는 전압이 인가된다. 이 전압은 해당 픽셀의 박막 트랜지스터를 거쳐 액정 커패시터(CLC)와 스토리지 커패시터(CST)에 인가되며, 액정 및 스토리지 커패시터들(CLC, CST)이 구동됨으로써 소정의 표시 동작이 이루어진다.
타이밍 컨트롤러(110)는 외부 장치로부터 입력되는 현재 픽셀 데이터 신호(RGB), 수직 동기 신호(V_SYNC), 수평 동기 신호(H_SYNC), 클럭 신호(MCLK) 및 데이터 인에이블 신호(DE)를 입력받는다. 디스플레이 해상도(resolution)에 따라 달라지나, 수직 동기 신호(V_SYNC)가 예를 들어 1/60, 즉 16.6[mS]의 주기를 가지면, 수평 동기 신호(H_SYNC)는 그 주기의 320분의 1, 즉 50[uS]의 주기를 갖는다. 수직 동기 신호(V_SYNC)의 주기가 더 길다고 할 수 있다.
타이밍 컨트롤러(110)는 소스 드라이버(120)와의 인터페이스 사양에 맞도록 데이터 포맷(format)을 변환한 픽셀 데이터 신호(RGB') 및 제어 신호들을 소스 드라이버(120)로 출력한다. 타이밍 컨트롤러(110)로부터 소스 드라이버(120)로 제공되는 제어 신호들은, 래치 신호(TP), 수평 동기 시작 신호(STH, start horizontal), 수평 클럭 신호(HCLK)를 포함한다.
게이트 드라이버(140)는 타이밍 컨트롤러(110)로부터 제공되는 제어 신호들 즉, 수직 동기 시작 신호(start vertical, STV), 게이트 클럭 신호(GCLK), 및 출력 인에이블 신호(OE)에 응답해서 액정 패널(150)의 게이트 라인들(G1-Gn)을 순차적으로 스캐닝한다. 여기서, 스캐닝이란 게이트 라인들에 게이트 온 전압(VGH)을 순차적으로 인가하여 게이트 온 전압(VGH)이 인가된 게이트 라인의 픽셀을 데이터 기록이 가능한 상태로 만드는 것을 말한다.
전압 발생기(130)는 외부 전원전압(VCI)을 입력받아, 액정 표시 장치(100)의 동작에 필요한 전압들 예를 들면, 제1 전압(아날로그 전원 전압, AVDD), 제2 전압(게이트 온 전압, VGH), 제3 전압(게이트 오프 전압, VGL), 제4전압(공통 전압, VCL)을 발생한다. 게이트 온 전압(VGH)과 게이트 오프 전압(VGL)은 게이트 드라이버(140)로 제공되고, 아날로그 전원 전압(AVDD)은 액정 표시 장치(150)의 동작 전 압으로서 사용된다.
이러한 전압들을 발생하는 과정 중에, 종래의 전압 발생기(130)에서는 래치 업(Latch-up) 이라는 문제점이 발생된다.
도 2는 CMOS 디바이스(200)의 PNPN 접합에 관한 등가 회로도이다. 도 1의 전압 발생기(130)의 내부 회로에는 챠지 펌프 회로(미도시)가 있으며, 챠지 펌프 회로는 일반적으로 도 2의 CMOS 디바이스(200)를 포함한다.
전압 발생기(130)의 내부에서 이용되는 내부 전원전압(VCI1)은 외부 전원전압(VCI, 도 1)을 이용하여 발생된다. 제3 전압(VGL)은 기판(Si - Substrate) 바이어스 전압이다.
전압 발생기(130)의 부스팅(Boosting) 모드에서, 래치 업(Latch-up)이 발생하는 과정을 설명한다.
PNP 트랜지스터(Q1)의 이미터 전압이 베이스 전압보다 높으면 이미터 전류는 콜렉터 단자로 흘러들어간다. PNP 트랜지스터(Q1)의 이미터는 저항(R1)을 통하여 내부 전원전압(VCI1)에 연결된다. PNP 트랜지스터(Q1)의 베이스는 부스팅(Boosting) 전까지는 실제 플로팅(Floating) 상태이므로, 만약 초기에 임의의 전압인 0V의 전위를 갖고 있었다면, 이미터-베이스 전압은 VE=VBE≒0.7V로 순방향으로 바이어스될 것이다. 이때, 이미터 전류는 IE=(VCI1 - VE)/R1이다.
PNP 트랜지스터(Q1)의 컬렉터 전압은 Vc=VGL + Ie*R4이고, │VGL│ < │Ie*R4│이면 Vc는 양의 전압이다. 따라서 NPN 트랜지스터(Q2)는 턴 온된다. 마 찬가지 방법으로 NPN 트랜지스터(Q3)도 턴 온된다. NPN 트랜지스터들(Q2, Q3)가 턴 온됨에 따라서 제2 전압(VGH)과 접지 전압(VSS) 사이에 전류 경로(path)가 형성되어 과도한 전류가 흐르게 된다. 이러한 상태를 래치업이라 한다.
상술한 바와 같이 전압 발생기(130)의 부스팅(Boosting) 모드에서, 순간적인 순방향 바이어스(forward biasing)에 의해서 래치-업이 발생하면 회로는 심각한 손상을 입을 수 있다.
또한 부스팅(Boosting) 모드 뿐만 아니라, 전압 발생기(130)의 정상적인 동작 모드에서도, ESD(Electric static discharge), 서지 전압, DDI(Display drive IC)의 오동작 등에 의해 래치업 현상이 발생할 수 있다.
본 발명의 기술적 과제는 부스팅(Boosting) 모드 또는 정상 동작 모드에서 발생할 수 있는 상기와 같은 래치업을 방지할 수 있는 전압 발생 방법/장치를 제공하는 데에 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 전압 발생기는, 제1 내지 제3 인에이블(Enable) 신호에 의해 제어되고, 내부 전원전압을 부스팅하여 제1 내지 제 4 전압들을 발생하는 챠지 펌프 회로(Charge pump circuit); 제1 내지 제3 전압을 검출하여, 각각 소정의 기준 전압 레벨에 이르렀을 때에는 논리 하이 레벨이 되고 이르지 못했을 때에는 논리 로우 레벨이 되는 제1 내지 제3 플레그(FLAG) 신호를 발생하는 검출부; 및 제1 내지 제3 플레그 신호를 입력받아, 각각 제1 내지 제3 인에블 신호를 발생하여, 제1 내지 제4 전압들이 순차적으로 발생 되도록 하는 챠지 펌프 컨트롤러를 구비한다.
검출부는, 제1 검출 신호 내지 제3 검출 신호에 의해 제어되어, 제1 내지 제3 플레그 신호를 읽기 가능(Read enable) 상태가 된다. 제1 검출 신호 내지 제3 검출 신호는, 챠지 펌프 컨트롤러에서 발생된다.
검출부는, 제1 기준 전압 신호 또는 제2 기준 전압 신호에 의해 제어되어, 제2 전압을 각각 제1 기준 전압 또는 제2 기준 전압과 비교하고, 각각 제2 플레그 신호를 발생한다. 제1 기준 전압 신호는 또는 제2 기준 전압 신호는, 챠지 펌프 컨트롤러에서 발생한다. 제1 기준 전압 신호는, 전압 발생기의 부스팅(Boosting) 모드에서 발생된다. 제2 기준 전압 신호는, 전압 발생기의 정상 동작 모드에서 발생 되어, 제1 기준 전압보다 낮은 전압인 제2 기준 전압과 제2 전압을 비교함으로써, 정상 동작 모드에서도 래치업 현상을 검출할 수 있다.
본 발명에 따른 전압 발생기는, 챠지 펌프 컨트롤러에서 발생하는 파워 온 신호에 의해 제어되어, 외부 전원전압을 이용하여 내부 전원 전압을 발생하는 내부 전원전압 발생부를 더 구비할 수 있다.
검출부의 일 실시예는, 챠지 펌프 컨트롤러가 발생하는 제2 검출 신호, 제1 기준 전압 신호 및 제 2 기준 전압 신호에 의해 제어되고, 제2 전압을 검출하여 제2 플레그 신호를 발생하는 제2 전압 검출부 및 챠지 펌프 컨트롤러가 발생하는 제3 검출 신호에 의해 제어되고, 제3 전압을 검출하여 제3 플레그 신호를 발생하는 제3 전압 검출부를 구비한다.
제2 전압 검출부는, 비교기; 비교기의 출력을 반전하는 인버터; 및 인버터의 출력과 제2 검출 신호를 논리 연산하여, 제2 플레그 신호를 출력하는 노아 게이트를 구비한다.
제2 전압 검출부는, 비교기의 (+)단자에, 제1 기준 전압 또는 제2 기준 전압을 출력하는 제2 기준부; 및 비교기의 (-)단자에, 제2 전압을 저항 분배하여 출력하는 제2 분압부를 더 구비할 수 있다. 제2 기준부는, 외부 전원전압과 접지 전압을 직렬로 연결하는 제1, 제2, 제3 저항; 제1 저항과 제2 저항 사이에 일측이 연결되고 비교기의 (+)단자에 타측이 연결되어 제1 기준 전압을 스위칭하는 제1 스위치; 및 제2 저항과 제3 저항 사이에 일측이 연결되고 비교기의 (+)단자에 타측이 연결되어 제2 기준 전압을 스위칭하는 제2 스위치를 구비한다.
제1 기준 전압 신호는, 전압 발생기의 부스팅(Boosting) 모드에서 발생 되어, 제1 스위치를 연결함으로써 비교기의 (+)단자에 제1 기준 전압을 인가하고, 제2 기준 전압 신호는, 전압 발생기의 정상 동작 모드에서 발생 되어, 제2 스위치를 연결함으로써 비교기의 (+)단자에 제2 기준 전압을 인가한다. 제1 기준 전압 신호와 제2 기준 전압 신호는 동시에 발생 될 수 없다.
제3 전압 검출부는, 비교기; 비교기의 출력과 제3 검출 신호를 논리 연산하여, 제3 플레그 신호를 출력하는 노아 게이트를 구비한다.
제3 전압 검출부는, 비교기의 (-)단자에, 외부 전원전압을 저항 분배하여 출력하는 제3 기준부; 및 비교기의 (+)단자에, 부 전원전압과 제3 전압의 전압 차를 저항 분배하여 출력하는 제3 분압부를 더 구비할 수 있다.
검출부의 다른 실시예는, 제2 비교기; 제2 비교기의 출력을 반전하는 인버터; 인버터의 출력과 챠지 펌프 컨트롤러가 발생하는 제2 검출 신호를 논리 연산하여, 제2 플레그 신호를 출력하는 제2 노아 게이트; 제3 비교기; 및 제3 비교기의 출력과 챠지 펌프 컨트롤러가 발생하는 제3 검출 신호를 논리 연산하여, 제3 플레그 신호를 출력하는 제3 노아 게이트를 구비한다.
검출부는, 제2 비교기의 (+)단자에 제1 기준 전압 또는 제2 기준 전압을 공급하고, 제3 비교기의 (-)단자에 제3 기준 전압을 공급하는 기준부를 더 구비할 수 있다. 기준부는, 외부 전원전압과 접지 전압을 직렬로 연결하는 제1, 제2, 제3, 제4 저항; 제2 저항과 제3 저항 사이에 일측이 연결되고 제2 비교기의 (+)단자에 타측이 연결되어 제1 기준 전압을 스위칭하는 제1 스위치; 및 제3 저항과 제4 저항 사이에 일측이 연결되고 제2 비교기의 (+)단자에 타측이 연결되어 제2 기준 전압을 스위칭하는 제2 스위치를 구비한다. 제1 스위치와 제2 스위치는 챠지 펌프 컨트롤러가 발생하는 제1 기준 전압 신호와 제2 기준 전압 신호에 의해 각각 제어된다. 제3 기준 전압은 제1 저항과 제2 저항 사이에서 발생된다.
제1 기준 전압 신호는, 전압 발생기의 부스팅 모드에서 발생 되어, 제1 스위치를 연결함으로써 제2 비교기의 (+)단자에 제1 기준 전압을 인가하고, 제2 기준 전압 신호는, 전압 발생기의 정상 동작 모드에서 발생 되어, 제2 스위치를 연결함으로써 제2 비교기의 (+)단자에 제2 기준 전압을 인가하며, 제1 기준 전압 신호와 제2 기준 전압 신호는 동시에 발생 될 수 없다.
본 발명의 실시예에 따른 전압 발생기를 구비하는 액정표시장치(LCD)는, 영 상을 표시하기 위한 액정 패널; 및 외부 전원전압을 입력받아 제1 내지 제 4 전압을 발생하는 전압 발생기를 구비하고, 전압 발생기는, 외부 전원전압을 이용하여, 내부 전원 전압을 발생하는 내부 전원전압 발생부; 제1 내지 제3 인에이블 신호에 의해 제어되고, 내부 전원전압을 부스팅하여 제1 내지 제 4 전압들을 발생하는 챠지 펌프 회로(Charge pump circuit); 제1 내지 제3 전압을 검출하여, 각각 소정의 전압 레벨에 이르렀을 때에는 논리 하이 레벨이 되고 이르지 못했을 때에는 논리 로우 레벨이 되는 제1 내지 제3 플레그(FLAG) 신호를 발생하는 검출부; 및 제1 내지 제3 플레그 신호를 입력받아, 각각 제1 내지 제3 인에블 신호를 발생하여, 챠지 펌프 회로에서 제1 내지 제4 전압들이 순차적으로 발생 되도록 하는 챠지 펌프 컨트롤러를 구비한다.
검출부는, 챠지 펌프 회로가 발생하는 제1 기준 전압 신호 또는 제2 기준 전압 신호에 의해 제어되어, 제2 전압을 검출부 내부에서 발생 되는 제1 기준 전압 또는 제2 기준 전압과 비교하여, 각각 제2 플레그 신호를 발생한다. 제2 기준 전압 신호는 정상 동작 모드에서 발생 되어, 제1 기준 전압 보다 낮은 전압인 제2 기준 전압과 제2 전압을 비교함으로써, 정상 동작 모드에서도 래치업 현상을 검출할 수 있다.
본 발명의 실시예에 따른 래치업(Latch-up)을 방지할 수 있는 전압 발생 방법은, (a) 부스팅 단계; 및 (b) 동작 중에 래치업을 검출하여 래치업 발생시 (a) 단계로 진입하는 단계를 구비한다.
(a) 단계는, (a1) 파워 온 신호에 의해 제어되는 제1 전압 발생 단계; (a2) 제1 전압을 검출 후 제2 전압 발생 단계; (a3) 제2 전압을 검출 후 제3 전압 발생 단계; 및 (a4) 제3 전압을 검출 후 제4 전압 발생 단계를 구비할 수 있다.
(a2) 단계는, 제1 전압이 소정의 전압 레벨에 도달 한 것을 검출하여 제1 플레그 신호를 발생하고, 제1 플레그 신호가 발생되면, 제1 인에블 신호를 발생하여 제1 인에이블 신호에 의해 제어되는 제2 전압을 발생한다.
(a3) 단계는, 제2 전압이 소정의 전압 레벨에 도달 한 것을 검출하여 제2 플레그 신호를 발생하고, 제2 플레그 신호가 발생되면, 제2 인에블 신호를 발생하여 제2 인에이블 신호에 의해 제어되는 제3 전압을 발생한다.
(a4) 단계는, 제3 전압이 소정의 전압 레벨에 도달 한 것을 검출하여 제3 플레그 신호를 발생하고, 제3 플레그 신호가 발생되면, 제3 인에블 신호를 발생하여 제3 인에이블 신호에 의해 제어되는 제4 전압을 발생한다.
(b) 단계는, (b1) 제2 검출 신호를 인에이블(Enable)시키는 단계; (b2) 제2 기준 전압 신호를 인에이블시키는 단계; (b3) 제2 플래그 신호가 논리 로우 레벨인지를 판단하는 단계; (b4) 제2 플래그 신호가 논리 로우 레벨을 소정시간 유지하는지를 판단하는 단계; 및 (b5) 파워 온 신호를 논리 로우 레벨로 설정한 후, 재차 부스팅을 하기 위해서 (a) 단계로 진입하는 단계를 구비한다.
(b3) 단계는, 제2 전압과 제2 기준 전압을 비교하여 제2 전압이 제2 기준 전압보다 작은 때에 제2 플래그 신호가 논리 로우 레벨로 한다. (b4) 단계의 소정의 시간은, 127 * 수평 동기 신호(H_SYNC) 주기일 수 있다.
따라서 본 발명에 전압 발생기/전압 발생 방법은, 부스팅(Boosting) 모드 또 는 정상 동작 모드에서 발생할 수 있는 래치업을 방지할 수 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 예시적인 실시예를 설명하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 3은 본 발명에 따른 전압발생기(130)와 관련된 인에이블 신호들과 전압들의 타이밍도이다.
본 발명에 따른 전압발생기(130)는 래치업을 부스팅 모드(MD1) 구간 및 정상 동작 모드(MD2) 구간 모두에서 래치업을 방지할 수 있다.
먼저, 부스팅 모드(MD1)에서 전압발생기(130)의 동작을 설명한다. 전압 발생기(130)는 파워 온 신호(P_ON)를 시작점으로 하여, 외부 전원전압(VCI)이 공급되기 시작하면 내부 전원전압(VCI1)을 발생한다. 도 3에는 내부 전원전압(VCI1)이 외부 전원전압(VCI) 보다 레벨이 높은 것으로 도시되나, 더 낮은 경우도 있을 수 있다. 내부 전원전압(VCI1)이 상승함에 따라서 제1 전압(AVDD)이 발생된다.
1 전압(AVDD)이 소정 레벨에 도달하는 시점(A)에, 제1 인에이블 신호(VGH_EN)가 활성화된다. 제1 인에이블 신호(VGH_EN)가 활성화되면 제2 전압(VGH)이 발생된다. 2 전압(VGH)이 소정 레벨에 도달하는 시점(B)에, 제2 인에블 신호(VGL_EN)가 활성화된다. 제2 인에이블 신호(VGL_EN)가 활성화되면 제3 전 압(VGL)을 발생된다. 제3 전압(VGL)이 소정 레벨보다 낮게 부스팅되느 시점(C)에, 제3 인에이블 신호(VCL_EN)를 활성화된다. 제3 인에이블 신호(VCL_EN)가 활성화되면 제4 전압(VCL)을 발생된다. 도 3에 도시된 바와 같이, 제3 및 제4 전압들(VGL, VGL)은 0[V]보다 낮은 전압들이다.
상술한 바와 같이 본 발명에 따른 전압 발생기(130)는 파워 온 시퀀스(Power On sequence)에 따라, 제1 내지 제3 인에이블 신호들(VGH_EN, VGL_EN, VCL_EN)에 응답해서 제2 전압(VGH), 제3 전압(VGL) 그리고 제4 전압(VCL) 순으로 발생한다.
이는 도 2를 다시 참조하면, 컬렉터 전압 Vc=VGL + Ie*R4에서, 제3 전압(VGL)이 시점(C)까지 0[V]를 유지하므로, Vc는 아주 작은 양의 전압이다. 따라서 NPN 트랜지스터(Q2)와 NPN 트랜지스터(Q3)도 턴 온 되지 못하여, 제2 전압(VGH)과 접지 전압(VSS) 사이에 전류 경로(path)가 형성되지 않는다.
또한, 상술한 바와 같이 본 발명에 따른 전압 발생기(130)는 이전 전압이 원하는 레벨로 충분히 부스팅되었을 때 다음 전압의 발생이 자동으로 시작된다. 따라서 복수의 전압들을 순차적으로 발생하기 위하여 복잡한 시뮬레이션을 수행하지 않아도 된다. 또한, 종래와 같이 최소의 전압 발생 시점과 안정성을 고려한 마진을 더하여 최적의 전압 발생 시점들을 결정하지 않고, 이전 전압이 원하는 레벨로 충분히 부스팅되었을 때 다음 전압이 자동으로 발생되므로 파워 온 시점으로부터 마지막 부스팅 전압이 발생하는데 소요되는 시간이 최소화된다. 더욱이 전자 장치의 공정 특성 및 주변 환경에 따라서 각각의 전압 부스팅에 소요되는 시간이 변 화하더라도 안정적으로 복수의 전압들이 발생된다.
다음으로, 정상 동작 모드(MD2)에서 전압발생기(130)의 동작을 설명한다.
ESD(Electric static discharge), 서지 전압, DDI(Display drive IC)의 오동작 등에 의해 래치업 현상이 발생될 수 있다. 종래에는 정상 동작 모드(MD2)에서 래치업이 발생하면, 강제적으로 시스템 전체의 전원을 내렸다가 다시 전원을 인가하는 방법밖에는 없었다. 본 발명에서는 제2 전압(VGH)이 미리 설정해 놓은 제2 기준 전압(V2)보다 작아지는 것을 이용한다. 여기서, 제1 기준 전압(V1)은 부스팅 모드(MD1)에서 이용되는 전압이다.
소정의 시간 동안 제2 전압(VGH)이 기준 전압(V2)보다 작아지는 것이 감지되는 경우, 이를 래치업으로 판단한다. 이 경우 강제적으로 부스팅 파워 소스인 내부 전원전압(VCI1)을 오프시켜 래치업 상태를 벗어나고, 부스팅 모드(MD1)에서 전압발생기(130)의 파워온 시퀀스(Power on sequence)를 다시 실행함으로써, 정상 디스플레이 상태로 돌아올 수 있다. 상세한 설명은 아래에 기재되어 있다.
도 4는 본 발명에 따른 래치업을 방지하는 전압 발생기의 블록도이다.
도 4를 참조하면, 본 발명에 따른 전압 발생기(130)는 제1 내지 제 4 전압(AVDD, VGH, VGL, VCL)들을 발생하는 챠지 펌프 회로(430), 제1 내지 제3 플레그(AVDD_FLAG, VGH_FLAG, VGL_FLAG) 신호를 발생하는 검출부(420) 및 제1 내지 제3 인에블 신호(VGH_EN, VGL_EN, VCL_EN)를 발생하는 챠지 펌프 컨트롤러(410)를 구비한다. 본 발명에 따른 전압 발생기(130)는 내부 전원전압 발생부(440)를 더 구비할 수 있다.
챠지 펌프 회로(430)는 제1 내지 제3 인에이블(VGH_EN, VGL_EN, VCL_EN) 신호에 의해 제어되고, 외부 전원전압(VCI)으로부터 발생 되는 내부 전원전압(VCI1)을 부스팅하여 제1 내지 제 4 전압(AVDD, VGH, VGL, VCL)들을 발생한다. 제1 내지 제3 인에이블(VGH_EN, VGL_EN, VCL_EN) 신호와 제1 내지 제 4 전압(AVDD, VGH, VGL, VCL)의 파형은, 도 3에 도시된다.
챠지 펌프 컨트롤러(410)는 제1 내지 제3 플레그 신호(AVDD_FLAG, VGH_FLAG, VGL_FLAG)를 입력받아, 각각 제1 내지 제3 인에블 신호(VGH_EN, VGL_EN, VCL_EN)를 발생한다. 파워온 시퀀스(Power on sequence)를, 예를 들어 설명하면, 제1 전압(VADD)이 소정의 전압 레벨에 도달 한 것을 검출부(420)가 검출하여 제1 플레그 신호(AVDD_FLAG)를 논리 하이 레벨로 발생하면, 챠지 펌프 컨트롤러(410)는 제1 인에블 신호(VGH_EN)를 발생하여 챠지 펌프 회로(430)가 제2 전압(VGH)를 발생 가능하게 한다.
내부 전원전압 발생부(440)는 챠지 펌프 컨트롤러(410)에서 파워 온 신호(P_ON)가 논리 하이 레벨로서 인가 되면, 외부 전원전압(VCI)을 이용하여, 내부 전원 전압(VCI1)을 발생한다. 내부 전원 전압(VCI1)은 챠지 펌프 회로(430)에 인가되어 제1 내지 제 4 전압(AVDD, VGH, VGL, VCL)을 발생하는 기본 전압으로 이용된다.
검출부(420)는 제1 내지 제3 전압(AVDD, VGH, VGL)을 검출하여, 각각 소정기준 전압 레벨에 이르렀는지를 판단한다. 소정기준 전압 레벨보다 제1 내지 제3 전압(AVDD, VGH, VGL)이 높다면, 검출부(420)는 각각 제1 내지 제3 플레그(AVDD_FLAG, VGH_FLAG, VGL_FLAG) 신호를 논리 하이 레벨로서 발생한다. 소정기준 전압 레벨보다 제1 내지 제3 전압(AVDD, VGH, VGL)이 낮다면, 각각 제1 내지 제3 플레그(AVDD_FLAG, VGH_FLAG, VGL_FLAG) 신호를 논리 로우 레벨로서 발생한다. 검출부(420)의 구체적인 실시 회로는 도 5 및 도 6에 도시된다.
검출부(420)는, 챠지 펌프 컨트롤러(410)에서 발생되는 제1 검출 신호 내지 제3 검출 신호(AVDD_DT, VGH_DT, VGL_DT)에 의해 제어된다. 제1 검출 신호 내지 제3 검출 신호(AVDD_DT, VGH_DT, VGL_DT)가 인에이블(Enable)되면 각각 제1 내지 제3 플레그 신호(AVDD_FLAG, VGH_FLAG, VGL_FLAG)는 읽기 가능 상태가 된다. 제1 검출 신호 내지 제3 검출 신호(AVDD_DT, VGH_DT, VGL_DT)가 디스에이블(Disnable)되면 각각 제1 내지 제3 플레그 신호(AVDD_FLAG, VGH_FLAG, VGL_FLAG)는 읽기 불가능 상태가 된다.
검출부(420)는, 챠지 펌프 컨트롤러(410)에서 발생되는 제1 기준 전압 신호(V1_EN) 또는 제2 기준 전압 신호(V2_EN)에 의해 제어된다.
제1 기준 전압 신호(V1_EN)는, 전압 발생기(130)의 부스팅(Boosting) 모드에서 발생 된다. 이는 제1 기준 전압(V1)과 제2 전압(VGH)을 비교함을 의미한다.
제2 기준 전압 신호(V2_EN)는, 전압 발생기(130)의 정상 동작 모드에서 발생 되어, 제1 기준 전압(V1) 보다 낮은 전압인 제2 기준 전압(V2)과 제2 전압(VGH)을 비교함으로써, 정상 동작 모드에서도 래치업 현상을 검출한다. 즉, 전압 발생기(130)의 정상 동작 모드에서는 관심이 있는 제2 전압(VGH)을 제2 기준 전압(V2)과 비교한다. 따라서, 제1 검출 신호 내지 제3 검출 신호(AVDD_DT, VGH_DT, VGL_DT) 중에서, 제2 검출 신호(VGH_DT)만을 인에이블(Enable)시키고 나머지 검출 신호들(AVDD_DT, VGL_DT)은 디스에이블 시킨다. 이 경우 제2 플레그 신호(VGH_FLAG)만 읽기 가능상태가 된다.
도 5는 본 발명에 따른 전압발생기(130)에 구비되는 검출부(420)의 일부 회로를 나타낸다. 도 5에는, 제2 전압(VGH)과 제3 전압(VGL)에 대한 검출 회로만이 도시되어 있다. 제1 전압(AVDD)에 관한 검출 회로는, 도 5를 참조하면 당업자가 자명하게 도출할 수 있으므로 생략된다.
도 5를 참조하면, 검출부(500)는 제2 전압 검출부(520) 및 제3 전압 검출부(510)를 구비한다. 상술한바 대로, 제1 전압(AVDD)에 관한 검출 회로인 제1 전압 검출부는 생략된다.
제2 전압 검출부(520)는 챠지 펌프 컨트롤러(410)가 발생하는 제2 검출 신호(VGH_DT), 제1 기준 전압 신호(V1_EN) 및 제 2 기준 전압 신호(V2_EN)에 의해 제어된다. 제2 전압(VGH)을 검출하기 위해서, 챠지 펌프 컨트롤러(410)는 제2 검출 신호(VGH_DT)를 인에이블 시켜, 제2 플레그 신호(VGH_FLAG)를 읽기 가능 상태로 만든다.
제2 전압 검출부(320)는, 비교기(522), 인버터(523) 및 노아 게이트(524)를 구비한다. 노아 게이트(524)는 인버터(523)의 출력과 챠지 펌프 컨트롤러(410)가 발생하는 제2 검출 신호(VGH_DT)를 논리 연산하여, 제2 플레그 신호(VGH_FLAG)를 출력한다. 챠지 펌프 컨트롤러(410)가 제2 검출 신호(VGH_DT)를 인에이블, 즉 논리 로우 레벨로 만들면, 제2 플레그 신호(VGH_FLAG)는 인버터(523)의 출력과 같은 값 을 가진다. 이를 읽기 가능 상태라 한다.
제2 전압 검출부(320)는 비교기(522)의 (+)단자에, 제1 기준 전압(V1) 또는 제2 기준 전압(V2)을 출력하는 제2 기준부(526)를 더 구비할 수 있다. 또한, 제2 전압 검출부(320)는 비교기(522)의 (-)단자에, 제2 전압(VGH)을 저항(R24, R25) 분배하여 출력하는 제2 분압부(528)를 더 구비할 수 있다.
제2 기준부(526)는, 제1, 제2, 제3 저항(R21, R22, R23), 제1 스위치(SW1) 및 제2 스위치는(SW2)를 구비한다. 제1, 제2, 제3 저항(R21, R22, R23)은 외부 전원전압(VCI)과 접지 전압(VSS)을 직렬로 연결한다. 제1 스위치는(SW1)는 제1 저항(R21)과 제2 저항(R22) 사이에 일측이 연결되고 비교기(522)의 (+)단자에 타측이 연결되어 제1 기준 전압(V1)을 스위칭한다. 제2 스위치(SW2)는 제2 저항(R22)과 제3 저항(R23) 사이에 일측이 연결되고 비교기(522)의 (+)단자에 타측이 연결되어 제2 기준 전압(V2)을 스위칭한다.
챠지 펌프 컨트롤러(410)가 발생하는 제1 기준 전압 신호(V1_EN)는, 전압 발생기(130)의 부스팅(Boosting) 모드에서 발생 되어, 제1 스위치(SW1)를 연결함으로써 비교기(522)의 (+)단자에 제1 기준 전압을 인가하고, 제2 기준 전압 신호(V2_EN)는, 전압 발생기(130)의 정상 동작 모드에서 발생 되어, 제2 스위치(SW2)를 연결함으로써 비교기(522)의 (+)단자에 제2 기준 전압(V2)을 인가한다. 따라서 부스팅(Boosting) 모드에서 발생 되는 제1 기준 전압 신호(V1_EN)와 정상 동작 모드에서 발생 되는 제2 기준 전압 신호(V2_EN)는 동시에 발생 될 수 없다.
제3 전압 검출부(510)는 챠지 펌프 컨트롤러(410)가 발생하는 제3 검출 신호(VGL_DT)에 의해 제어된다. 제3 전압(VGL)을 검출하기 위해서, 챠지 펌프 컨트롤러(410)는 제3 검출 신호(VGL_DT)를 인에이블 시켜, 즉 논리 로우 레벨로 만들어, 제3 플레그 신호(VGL_FLAG)를 읽기 가능 상태로 만든다.
제2 전압 검출부(320)는, 비교기(522), 인버터(523) 및 노아 게이트(524)를 구비한다. 노아 게이트(524)는 인버터(523)의 출력과 챠지 펌프 컨트롤러(410)가 발생하는 제2 검출 신호(VGH_DT)를 논리 연산하여, 제2 플레그 신호(VGH_FLAG)를 출력한다. 챠지 펌프 컨트롤러(410)가 제2 검출 신호(VGH_DT)를 인에이블, 즉 논리 로우 레벨로 만들면, 제2 플레그 신호(VGH_FLAG)는 인버터(523)의 출력과 같은 값을 가진다. 이를 읽기 가능 상태라 한다.
제2 전압 검출부(320)는 비교기(522)의 (+)단자에, 제1 기준 전압(V1) 또는 제2 기준 전압(V2)을 출력하는 제2 기준부(526)를 더 구비할 수 있다. 또한, 제2 전압 검출부(320)는 비교기(522)의 (-)단자에, 제2 전압(VGH)을 저항(R24, R25) 분배하여 출력하는 제2 분압부(528)를 더 구비할 수 있다.
제3 전압 검출부(510)는, 비교기(512) 및 노아 게이트(514)를 구비한다. 노아 게이트(514)는 비교기(512)의 출력과 제3 검출 신호(VGL_DT)를 논리 연산하여, 제3 플레그 신호(VGL_FLAG)를 출력한다. 챠지 펌프 컨트롤러(410)가 제3 검출 신호(VGL_DT)를 인에이블, 즉 논리 로우 레벨로 만들면, 제3 플레그 신호(VGH_FLAG)는 인버터(513)의 출력과 같은 값을 가진다. 인버터(513)의 (+)단자에 입력되는 전압이 (-)단자에 입력되는 전압보다 큰 경우에 제3 플레그 신호(VGH_FLAG)는 논리 하이 레벨이 된다. 이는 제3 전압(VGL)이 원하는 음의 전압에 도달한 것을 의미한다.
제3 전압 검출부(510)는, 비교기(512)의 (-)단자에, 외부 전원전압(VCI)을 저항(R12, R13) 분배하여 출력하는 제3 기준부(516)을 더 구비할 수 있다. 제3 전압 검출부(510)는, 비교기(512)의 (+)단자에, 외부 전원전압(VCI)과 제3 전압(VGL)의 전압 차를 저항(R11, R12) 분배하여 출력하는 제3 분압부(518)를 더 구비할 수 있다.
도 6은 본 발명에 따른 전압발생기(130)에 구비되는 검출부(420)의 일부 회로를 나타낸다. 도 5와 회로가 유사하나, 제2 기준부(526)와 제3 기준부(516)가 하나의 회로로 구성되어, 도 6에서는 기준부(630)로 대체된다. 도 6에는, 제2 전압(VGH)과 제3 전압(VGL)에 대한 검출 회로만이 도시되어 있다. 제1 전압(AVDD)에 관한 검출 회로는, 도 6를 참조하면 당업자가 자명하게 도출할 수 있으므로 생략된다.
도 6을 참조하면, 검출부(600)는 제2 비교기(610), 인버터(611), 제2 노아 게이트(612), 제3 비교기(620), 제3 노아 게이트(622)를 구비한다. 검출부(600)는 기준부(630)을 더 구비할 수 있다.
제2 비교기(610)는 (+)단자에 입력되는 전압이 (-)단자에 입력되는 전압보다 크면 논리 하이 레벨 신호를 출력한다. 인버터(611)는 제2 비교기(610)의 출력을 반전한다. 제2 노아 게이트(612)는 인버터(611)의 출력과 챠지 펌프 컨트롤러(410)가 발생하는 제2 검출 신호(VHG_DT)를 논리 연산하여, 제2 플레그 신 호(VGH_FLAG)를 출력한다.
제3 노아 게이트(622)는 제3 비교기(620)의 출력과 챠지 펌프 컨트롤러(410)가 발생하는 제3 검출 신호(VGL_DT)를 논리 연산하여, 제3 플레그 신호(VGL_FLAG)를 출력한다.
기준부(630)는, 제2 비교기(610)의 (+)단자에 제1 기준 전압(V1) 또는 제2 기준 전압(V2)을 공급하고, 제3 비교기(620)의 (-)단자에 제3 기준 전압(V3)을 공급한다.
기준부(630)는 제1, 제2, 제3, 제4 저항(R1, R2, R3, R4), 제1 스위치(SW1) 및 제2 스위치(SW2)를 구비한다. 제1 내지 제4 저항(R1, R2, R3, R4)는 외부 전원전압(VCI)과 접지 전압(VSS)을 직렬로 연결한다. 제1 스위치(SW1)는 제2 저항(R2)과 제3 저항(R3) 사이에 일측이 연결되고 제2 비교기(610)의 (+)단자에 타측이 연결되어, 제1 기준 전압(V1)을 스위칭한다. 제2 스위치(SW2)는 제3 저항(R3)과 제4 저항(R4) 사이에 일측이 연결되고 제2 비교기(610)의 (+)단자에 타측이 연결되어, 제2 기준 전압(V2)을 스위칭한다.
제1 스위치(SW1)와 제2 스위치(SW2)는 챠지 펌프 컨트롤러(410)가 발생하는 제1 기준 전압 신호(V1_NE)와 제2 기준 전압 신호(V2_EN)에 의해 각각 제어된다. 제3 기준 전압(V3)은 제1 저항(R1)과 제2 저항(R2) 사이에서 발생된다.
제1 기준 전압 신호(V1_EN)는, 전압 발생기(130)의 부스팅 모드에서 발생 되어, 제1 스위치(SW1)를 연결함으로써 제2 비교기(610)의 (+)단자에 제1 기준 전압(V1)을 인가한다. 제2 기준 전압 신호(V2_EN)는, 전압 발생기(130)의 정상 동작 모드에서 발생 되어, 제2 스위치(SW2)를 연결함으로써 제2 비교기(610)의 (+)단자에 제2 기준 전압(V2)을 인가한다. 따라서, 제1 기준 전압 신호(V1_EN)와 제2 기준 전압 신호(V2_EN)는 동시에 발생 될 수 없다.
제2 비교기(610)의 (-)단자에는 제2 전압(VGH)이 저항(R5, R6) 분배되어 인가되고, 제3 비교기(620)의 (+)단자에는 외부 전원전압(VCI)과 제3 전압(VGL)의 전압 차가 저항(R7, R8) 분배되어 인가된다.
도 7은 본 발명에 따른 래치업(Latch-up)을 방지할 수 있는 전압 발생 방법의 흐름도(700)이다.
도 7을 참조하면, 전압 발생 방법(700)은 부스팅 단계(S710) 및 래치업 검출 단계(S720)를 구비한다. 래치업 검출 단계(S720)는 부스팅이 종료되어 동작 중인 때에도 래치업을 검출(Detecting)하여, 래치업 발생시 부스팅 단계(S710)로 재차 진입하는 것을 특징으로 한다.
도 8은 부스팅 단계(S710)의 실시예를 나타내는 흐름도이다.
도 8을 참조하면, 부스팅 단계(S710)는 파워 온 신호(P_ON)에 의해 제어되는 제1 전압 발생 단계(S712), 제1 전압을 검출 후 제2 전압 발생 단계(S714), 제2 전압을 검출 후 제3 전압 발생 단계(S716) 및 제3 전압을 검출 후 제4 전압 발생 단계(S718)를 구비한다. 이는 파워 온 시퀀스(Poswer on sequence)를 나타낸다.
단계(S714)는, 제1 전압(AVDD)이 소정의 전압 레벨에 도달 한 것을 검출하여 제1 플레그 신호(AVDD_FLAG)를 발생한다. 제1 플레그 신호(AVDD_FLAG)가 발생되면, 제1 인에블 신호(VGH_EN)를 발생하여 제1 인에이블 신호(VGH_EN)에 의해 제어되는 제2 전압(VGH)을 발생한다.
단계(S716)는, 제2 전압(VGH)이 소정의 전압 레벨에 도달 한 것을 검출하여 제2 플레그 신호(VGH_FLAG)를 발생한다. 제2 플레그 신호(VGH_FLAG)를 발생되면, 제2 인에블 신호(VGL_EN)를 발생하여, 제2 인에이블 신호(VGL_EN)에 의해 제어되는 제3 전압(VGL)을 발생한다.
단계(S718)는, 제3 전압(VGL)이 소정의 전압 레벨에 도달 한 것을 검출하여 제3 플레그 신호(VGL_FLAG)를 발생한다. 제3 플레그 신호(VGL_FLAG)가 발생되면, 제3 인에블 신호(VCL_EN)를 발생하여 제3 인에이블 신호(VCL_EN)에 의해 제어되는 제4 전압(VCL)을 발생한다.
도 9는 래치업 검출단계(S720)의 실시예를 나타내는 흐름도이다.
도 9를 참조하면, 래치업 검출단계(S720)는 제2 검출 신호를 인에이블(Enable)시키는 단계(S721), 제2 기준 전압 신호를 인에이블시키는 단계(S710), 제2 플래그 신호가 논리 로우 레벨인지를 판단하는 단계(S723), 제2 플래그 신호가 논리 로우 레벨을 소정시간 유지하는지를 판단하는 단계(S725) 및 파워 온 신호를 논리 로우 레벨로 설정하는 단계(S726)를 구비한다. 단계(S726) 이후에는, 재차 부스팅 하기 위해서 단계(S710)로 진입한다.
단계(S721)는 제2 검출 신호(VGH_DT)를 인에이블시키고, 제3 검출 신호(VGL_DT)를 디스에이블시키며, 제2 기준 전압 신호(V2_EN)를 인에이블시킨다. 이는, 래치업 검출 단계(S720) 즉 정상 동작 모드에서는, 제2 전압(VGH)이 제2 기준 전압(V2) 이하로 떨어지는 지에만 관심이 있음을 의미한다.
단계(S722)은 1 * 수직 동기 신호(V_SYNC) 주기만큼 대기(Wait)함으로써, 단계(S721)에서의 동작이 수행될 시간을 준다.
단계(S723)는, 제2 전압(VGH)과 제2 기준 전압(V2)을 비교하여 제2 전압(VGH)이 제2 기준 전압(V2)보다 작은 때에 제2 플래그 신호(VGH_FLAG)가 논리 로우 레벨이 되는 것으로 판단한다. 이는 제2 전압(VGH)이 제2 기준 전압(V2) 이하로 떨어지면, 래치업(Latch-up)이라 판단할 수 있기 때문이다.
단계(S725)는 127 * 수평 동기 신호(H_SYNC) 주기의 시간 동안 제2 플래그 신호(VGH_FLAG)가 논리 로우 레벨을 유지하는 지를 판단한다. 제2 전압(VGH)이 제2 기준 전압(V2) 이하로 떨어지는 것이, 단순한 노이즈에 의한 경우에는 래치업(Latch-up)이라 판단해서는 안되기 때문이다.
단계(S726)는 소정의 시간 동안, 제2 플래그 신호(VGH_FLAG)가 논리 로우 레벨을 유지하면, 래치업(Latch-up)이라 판단한다. 이 경우, 파워온 신호(P_ON)를 로우 레벨로 떨어뜨려, 내부 전원전압(VCI1)을 오프시켜 래치업 상태를 벗어나고, 파워 온 시퀀스(Power on sequence)을 수행하는 부스팅 단계(S710)로 진입하게 한다.
이상에서는 도면에 도시된 구체적인 실시예를 참고하여 본 발명을 설명하였으나 이는 예시적인 것에 불과하므로, 본 발명이 속하는 기술 분야에서 통상의 기술을 가진 자라면 이로부터 다양한 수정 및 변형이 가능할 것이다. 따라서 본 발명의 보호 범위는 후술하는 특허청구범위에 의하여 해석되어야 하고, 그와 동등 및 균등한 범위 내에 있는 모든 기술적 사상은 본 발명의 보호 범위에 포함되는 것으로 해석되어야 할 것이다.
이상에서 설명한 바와 같이 본 발명에 따른 전압 발생기/전압 발생 방법은, 부스팅(Boosting) 모드 또는 정상 동작 모드에서 발생할 수 있는 상기와 같은 래치업을 방지하는 효과가 있다.

Claims (31)

  1. 래치업(Latch-up)을 방지하는 전압 발생기에 있어서,
    제1 내지 제3 인에이블(Enable) 신호에 의해 제어되고, 외부 전원전압으로 부터 발생 되는 내부 전원전압을 부스팅하여 제1 내지 제 4 전압들을 발생하는 챠지 펌프 회로(Charge pump circuit);
    상기 제1 내지 제3 전압을 검출하여, 각각 소정의 기준 전압 레벨에 이르렀을 때에는 논리 하이 레벨이 되고 이르지 못했을 때에는 논리 로우 레벨이 되는 제1 내지 제3 플레그(FLAG) 신호를 발생하는 검출부; 및
    상기 제1 내지 제3 플레그 신호를 입력받아, 각각 상기 제1 내지 제3 인에블 신호를 발생하여, 상기 제1 내지 제4 전압들이 순차적으로 발생 되도록 하는 챠지 펌프 컨트롤러를 구비하는 것을 특징으로 하는 전압 발생기.
  2. 제1항에 있어서, 상기 검출부는,
    제1 검출(detect) 신호 내지 제3 검출 신호에 의해 제어되어, 제1 내지 제3 플레그 신호를 읽기 가능(Read enable) 상태가 되도록 하는 것을 특징으로 하는 전압 발생기.
  3. 제2항에 있어서, 상기 제1 검출 신호 내지 제3 검출 신호는,
    상기 챠지 펌프 컨트롤러에서 발생하는 것을 특징으로 하는 전압 발생기.
  4. 제1항에 있어서, 상기 검출부는,
    제1 기준 전압 신호 또는 제2 기준 전압 신호에 의해 제어되어, 상기 제2 전압을 각각 제1 기준 전압 또는 제2 기준 전압과 비교하고, 각각 상기 제2 플레그 신호를 발생하는 것을 특징으로 하는 전압 발생기.
  5. 제4항에 있어서, 상기 제1 기준 전압 신호는 또는 제2 기준 전압 신호는,
    상기 챠지 펌프 컨트롤러에서 발생하는 것을 특징으로 하는 전압 발생기.
  6. 제5항에 있어서, 상기 제1 기준 전압 신호는,
    상기 전압 발생기의 부스팅(Boosting) 모드에서 발생 되는 것을 특징으로 하는 전압 발생기.
  7. 제5항에 있어서, 상기 제2 기준 전압 신호는,
    상기 전압 발생기의 정상 동작 모드에서 발생 되어, 상기 제1 기준 전압 보다 낮은 전압인 상기 제2 기준 전압과 제2 전압을 비교함으로써, 정상 동작 모드에서도 래치업 현상을 검출할 수 있는 것을 특징으로 하는 전압 발생기.
  8. 제1항에 있어서, 상기 전압 발생기는,
    상기 챠지 펌프 컨트롤러에서 발생하는 파워 온 신호에 의해 제어되어, 상 기 외부 전원전압을 이용하여, 상기 내부 전원 전압을 발생하는 내부 전원전압 발생부를 더 구비하는 것을 특징으로 하는 전압 발생기.
  9. 제1항에 있어서, 상기 검출부는,
    상기 챠지 펌프 컨트롤러가 발생하는 제2 검출 신호, 제1 기준 전압 신호 및 제 2 기준 전압 신호에 의해 제어되고, 상기 제2 전압을 검출하여 상기 제2 플레그 신호를 발생하는 제2 전압 검출부; 및
    상기 챠지 펌프 컨트롤러가 발생하는 제3 검출 신호에 의해 제어되고, 상기 제3 전압을 검출하여, 상기 제3 플레그 신호를 발생하는 제3 전압 검출부를 구비하는 것을 특징으로 하는 전압 발생기.
  10. 제9항에 있어서, 상기 제2 전압 검출부는,
    비교기;
    상기 비교기의 출력을 반전하는 인버터; 및
    상기 인버터의 출력과 상기 제2 검출 신호를 논리 연산하여, 상기 제2 플레그 신호를 출력하는 노아 게이트를 구비하는 것을 특징으로 하는 전압 발생기.
  11. 제10항에 있어서, 상기 제2 전압 검출부는,
    상기 비교기의 (+)단자에, 제1 기준 전압 또는 제2 기준 전압을 출력하는 제2 기준부; 및
    상기 비교기의 (-)단자에, 상기 제2 전압을 저항 분배하여 출력하는 제2 분압부를 더 구비하는 것을 특징으로 하는 전압 발생기.
  12. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.
    제11항에 있어서, 상기 제2 기준부는,
    상기 외부 전원전압과 접지 전압을 직렬로 연결하고, 각각의 저항들이 직렬로 연결되는 제1, 제2, 제3 저항;
    상기 제1 저항과 상기 제2 저항 사이에 일측이 연결되고 상기 비교기의 (+)단자에 타측이 연결되어 상기 제1 기준 전압을 스위칭하는 제1 스위치; 및
    상기 제2 저항과 상기 제3 저항 사이에 일측이 연결되고 상기 비교기의 (+)단자에 타측이 연결되어 상기 제2 기준 전압을 스위칭하는 제2 스위치를 구비하고,
    상기 제1 스위치는 상기 제1 기준 전압 신호에 의해 제어되고, 상기 제2 스위치는 제2 기준 전압 신호에 의해 제어되는 것을 특징으로 하는 전압 발생기.
  13. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.
    제12항에 있어서,
    상기 제1 기준 전압 신호는, 상기 전압 발생기의 부스팅(Boosting) 모드에서 발생 되어, 상기 제1 스위치를 연결함으로써 상기 비교기의 (+)단자에 상기 제1 기준 전압을 인가하고,
    상기 제2 기준 전압 신호는, 상기 전압 발생기의 정상 동작 모드에서 발생 되어, 상기 제2 스위치를 연결함으로써 상기 비교기의 (+)단자에 상기 제2 기준 전압을 인가하며,
    상기 제1 기준 전압 신호와 제2 기준 전압 신호는 동시에 발생 될 수 없는 것을 특징으로 하는 전압 발생기.
  14. 제9항에 있어서, 상기 제3 전압 검출부는,
    비교기;
    상기 비교기의 출력과 상기 제3 검출 신호를 논리 연산하여, 상기 제3 플레그 신호를 출력하는 노아 게이트를 구비하는 것을 특징으로 하는 전압 발생기.
  15. 제14항에 있어서, 상기 제3 전압 검출부는,
    상기 비교기의 (-)단자에, 상기 외부 전원전압을 저항 분배하여 출력하는 제3 기준부; 및
    상기 비교기의 (+)단자에, 상기 외부 전원전압과 상기 제3 전압의 전압 차를 저항 분배하여 출력하는 제3 분압부를 더 구비하는 것을 특징으로 하는 전압 발생기.
  16. 제1항에 있어서, 상기 검출부는,
    제2 비교기;
    상기 제2 비교기의 출력을 반전하는 인버터;
    상기 인버터의 출력과 상기 챠지 펌프 컨트롤러가 발생하는 제2 검출 신호를 논리 연산하여, 상기 제2 플레그 신호를 출력하는 제2 노아 게이트;
    제3 비교기; 및
    상기 제3 비교기의 출력과 상기 챠지 펌프 컨트롤러가 발생하는 제3 검출 신호를 논리 연산하여, 상기 제3 플레그 신호를 출력하는 제3 노아 게이트를 구비하는 것을 특징으로 하는 전압 발생기.
  17. 제16항에 있어서, 상기 검출부는,
    상기 제2 비교기의 (+)단자에 제1 기준 전압 또는 제2 기준 전압을 공급하고, 상기 제3 비교기의 (-)단자에 제3 기준 전압을 공급하는 기준부를 더 구비하는 것을 특징으로 하는 전압 발생기.
  18. 청구항 18은(는) 설정등록료 납부시 포기되었습니다.
    제17항에 있어서, 상기 기준부는,
    상기 외부 전원전압과 접지 전압을 직렬로 연결하고, 각각의 저항들이 직렬로 연결되는 제1, 제2, 제3, 제4 저항;
    상기 제2 저항과 상기 제3 저항 사이에 일측이 연결되고 상기 제2 비교기의 (+)단자에 타측이 연결되어 상기 제1 기준 전압을 스위칭하는 제1 스위치; 및
    상기 제3 저항과 상기 제4 저항 사이에 일측이 연결되고 상기 제2 비교기의 (+)단자에 타측이 연결되어 상기 제2 기준 전압을 스위칭하는 제2 스위치를 구비하고,
    상기 제1 스위치와 상기 제2 스위치는 상기 챠지 펌프 컨트롤러가 발생하는 제1 기준 전압 신호와 제2 기준 전압 신호에 의해 각각 제어되며,
    상기 제1 저항과 상기 제2 저항 사이에서 상기 제3 기준 전압이 발생 되는 것을 특징으로 하는 전압 발생기.
  19. 청구항 19은(는) 설정등록료 납부시 포기되었습니다.
    제18항에 있어서,
    상기 제1 기준 전압 신호는, 상기 전압 발생기의 부스팅 모드에서 발생 되어, 상기 제1 스위치를 연결함으로써 상기 제2 비교기의 (+)단자에 상기 제1 기준 전압을 인가하고,
    상기 제2 기준 전압 신호는, 상기 전압 발생기의 정상 동작 모드에서 발생 되어, 상기 제2 스위치를 연결함으로써 상기 제2 비교기의 (+)단자에 상기 제2 기준 전압을 인가하며,
    상기 제1 기준 전압 신호와 제2 기준 전압 신호는 동시에 발생 될 수 없는 것을 특징으로 하는 전압 발생기.
  20. 청구항 20은(는) 설정등록료 납부시 포기되었습니다.
    제19항에 있어서,
    상기 제2 비교기의 (-)단자에는 상기 제2 전압이 저항 분배되어 인가되고, 상기 제3 비교기의 (+)단자에는 상기 외부 전원전압과 상기 제3 전압의 전압 차가 저항 분배되어 인가되는 것을 특징으로 하는 전압 발생기.
  21. 액정 표시 장치(LCD)에 있어서,
    영상을 표시하기 위한 액정 패널; 및
    외부 전원전압을 입력받아 제1 내지 제 4 전압을 발생하는 전압 발생기를 구비하고,
    상기 전압 발생기는,
    상기 외부 전원전압을 이용하여, 내부 전원 전압을 발생하는 내부 전원전압 발생부;
    제1 내지 제3 인에이블(Enable) 신호에 의해 제어되고, 상기 내부 전원전압을 부스팅하여 제1 내지 제 4 전압들을 발생하는 챠지 펌프 회로(Charge pump circuit);
    상기 제1 내지 제3 전압을 검출하여, 각각 소정의 전압 레벨에 이르렀을 때에는 논리 하이 레벨이 되고 이르지 못했을 때에는 논리 로우 레벨이 되는 제1 내지 제3 플레그(FLAG) 신호를 발생하는 검출부; 및
    상기 제1 내지 제3 플레그 신호를 입력받아, 각각 상기 제1 내지 제3 인에블 신호를 발생하여, 상기 챠지 펌프 회로에서 상기 제1 내지 제4 전압들이 순차적으로 발생 되도록 하는 챠지 펌프 컨트롤러를 구비하는 것을 특징으로 하는 액정 표시 장치.
  22. 청구항 22은(는) 설정등록료 납부시 포기되었습니다.
    제21 항에 있어서, 상기 검출부는,
    상기 챠지 펌프 회로가 발생하는 제1 기준 전압 신호 또는 제2 기준 전압 신호에 의해 제어되어, 상기 제2 전압을 상기 검출부 내부에서 발생 되는 제1 기준 전압 또는 제2 기준 전압과 비교하여, 각각 상기 제2 플레그 신호를 발생하는 것을 특징으로 하는 액정 표시 장치.
  23. 청구항 23은(는) 설정등록료 납부시 포기되었습니다.
    제22항에 있어서,
    상기 제2 기준 전압 신호는 정상 동작 모드에서 발생 되어, 상기 제1 기준 전압 보다 낮은 전압인 상기 제2 기준 전압과 제2 전압을 비교함으로써, 정상 동작 모드에서도 래치업 현상을 검출할 수 있는 것을 특징으로 하는 액정 표시 장치.
  24. 래치업(Latch-up)을 방지할 수 있는 전압 발생 방법에 있어서,
    (a) 부스팅 단계; 및
    (b) 동작 중에 래치업을 검출(Detecting)하여 래치업 발생시 상기 (a) 단계로 진입하는 단계를 구비하는 것을 특징으로 하는 전압 발생 방법.
  25. 제24항에 있어서, 상기 (a) 단계는,
    (a1) 파워 온 신호에 의해 제어되는 제1 전압 발생 단계;
    (a2) 상기 제1 전압을 검출 후 제2 전압 발생 단계;
    (a3) 상기 제2 전압을 검출 후 제3 전압 발생 단계; 및
    (a4) 상기 제3 전압을 검출 후 제4 전압 발생 단계를 구비하는 것을 특징으로 하는 전압 발생 방법.
  26. 제25항에 있어서, 상기 (a2) 단계는,
    상기 제1 전압이 소정의 전압 레벨에 도달 한 것을 검출하여 제1 플레그 신 호를 발생하고,
    상기 제1 플레그 신호가 발생되면, 제1 인에블 신호를 발생하여 상기 제1 인에이블 신호에 의해 제어되는 제2 전압을 발생하는 것을 특징으로 하는 전압 발생 방법.
  27. 청구항 27은(는) 설정등록료 납부시 포기되었습니다.
    제25항에 있어서, 상기 (a3) 단계는,
    상기 제2 전압이 소정의 전압 레벨에 도달 한 것을 검출하여 제2 플레그 신호를 발생하고,
    상기 제2 플레그 신호가 발생되면, 제2 인에블 신호를 발생하여 상기 제2 인에이블 신호에 의해 제어되는 제3 전압을 발생하는 것을 특징으로 하는 전압 발생 방법.
  28. 청구항 28은(는) 설정등록료 납부시 포기되었습니다.
    제25항에 있어서, 상기 (a4) 단계는,
    상기 제3 전압이 소정의 전압 레벨에 도달 한 것을 검출하여 제3 플레그 신호를 발생하고,
    상기 제3 플레그 신호가 발생되면, 제3 인에블 신호를 발생하여 상기 제3 인에이블 신호에 의해 제어되는 제4 전압을 발생하는 것을 특징으로 하는 전압 발생 방법.
  29. 제24항에 있어서, 상기 (b) 단계는,
    (b1) 제2 검출 신호를 인에이블(Enable)시키는 단계;
    (b2) 제2 기준 전압 신호를 인에이블시키는 단계;
    (b3) 제2 플래그 신호가 논리 로우 레벨인지를 판단하는 단계;
    (b4) 상기 제2 플래그 신호가 논리 로우 레벨을 소정시간 유지하는지를 판단하는 단계; 및
    (b5) 파워 온 신호를 논리 로우 레벨로 설정한 후, 재차 부스팅을 하기 위해서 상기 (a) 단계로 진입하는 단계를 구비하는 것을 특징으로 하는 전압 발생 방법.
  30. 제29항에 있어서, 상기 (b3) 단계는,
    상기 제2 전압과 상기 제2 기준 전압을 비교하여 제2 전압이 제2 기준 전압보다 작은 때에 상기 제2 플래그 신호가 논리 로우 레벨이 되는 것을 특징으로 하는 전압 발생 방법.
  31. 청구항 31은(는) 설정등록료 납부시 포기되었습니다.
    제29항에 있어서, 상기 (b4) 단계의 소정의 시간은,
    127 * 수평 동기 신호(H_SYNC) 주기인 것을 특징으로 하는 전압 발생 방법.
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