JP5408095B2 - 放電回路及び液晶表示装置 - Google Patents
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Description
本発明は、電源遮断時に放電を行う放電回路、及びそれを用いた液晶表示装置に関する。
液晶表示装置は、それぞれ走査ライン及び信号ラインに接続された複数の表示画素を有する液晶表示パネルと、該液晶表示パネルを表示駆動する表示駆動装置と、該表示駆動装置に種々の駆動電圧を供給するための電源回路と、を備える。電源回路は、当該液晶表示装置が組み込まれる電子機器本体の電源で生成された外部電源を受けて、表示駆動装置用の種々の正電源及び負電源を生成する。
このような液晶表示装置においては、電源遮断時の残像や、その残像による液晶の劣化、電源遮断時の表示駆動装置内のロジックの状態が不安定となってテストモードや特殊な操作をしないと動作しない回路が動作する状態に陥る等がないように、例えば特許文献1に開示されているように、電子機器本体の電源遮断時に、終了処理として該液晶表示装置内に蓄えられた電気を放出する放電回路が形成されている。
前記特許文献1に開示された放電回路では、その終了処理は、電子機器本体からの外部電源が液晶表示装置に供給されている間に、終了信号が放電回路に供給されることで開始される。しかしながら、例えば、停電等によって液晶表示装置への外部電源が異常遮断された場合、終了信号を放電回路に供給することができず、正常に終了処理としての放電処理が行なわれないという問題点があった。
本発明は、前記の点に鑑みてなされたもので、液晶表示装置に供給される外部電源が異常遮断した場合でも、液晶表示装置内に蓄えられた電気を放出する終了処理としての放電処理を正常に行うことが出来る放電回路、及びそれを用いた液晶表示装置を提供することを目的とする。
請求項1に記載の放電回路は、外部電源からそれぞれ生成される所定の負電源及び所定の正電源を放電するための放電回路であって、前記外部電源をカップリングした電圧が第1の閾値まで低下したときに導通して前記負電源を接地電位に接続する第1のスイッチング素子を備える負電源放電回路と、前記負電源放電回路により前記負電源が接地電位に接続されるのに伴って、前記負電源がカップリングされた電圧が第2の閾値を超えたときに導通して前記正電源を前記外部電源に接続する第2のスイッチング素子を備える正電源放電回路と、を具備することを特徴としている。
請求項2に記載の放電回路は、外部電源からそれぞれ生成される所定の負電源及び所定の第1及び第2の正電源を放電するための放電回路であって、前記外部電源をカップリングした電圧が第1の閾値まで低下したときに導通して前記負電源を接地電位に接続する第1のスイッチング素子を備える負電源放電回路と、前記負電源放電回路により前記負電源が接地電位に接続されるのに伴って、前記負電源がカップリングされた電圧が第2の閾値を超えたときに導通して前記第1の正電源を前記外部電源に接続する第2のスイッチング素子を備える第1の正電源放電回路と、前記負電源放電回路により前記負電源が接地電位に接続されるのに伴って、前記負電源がカップリングされた電圧が第3の閾値を超えたときに導通して前記第2の正電源を前記外部電源に接続する第3のスイッチング素子を備える第2の正電源放電回路と、を具備することを特徴としている。
請求項3に記載の放電回路は、前記請求項2に記載の放電回路において、前記第2の正電源放電回路は、前記第1の正電源放電回路よりも後に動作させる遅延手段を備えることを特徴としている。
請求項4に記載の液晶表示装置は、それぞれ走査ライン及び信号ラインに接続された複数の表示画素を有する液晶表示パネルと、前記液晶表示パネルを表示駆動する表示駆動装置と、外部電源から所定の負電源及び所定の正電源を生成して前記表示駆動装置に供給する電源回路と、を具備する液晶表示装置であって、前記電源回路は、前記外部電源をカップリングした電圧が第1の閾値まで低下したときに導通して前記負電源を接地電位に接続する第1のスイッチング素子を備える負電源放電回路と、前記負電源放電回路により前記負電源が接地電位に接続されるのに伴って、前記負電源がカップリングされた電圧が第2の閾値を超えたときに導通して前記正電源を前記外部電源に接続する第2のスイッチング素子を備える正電源放電回路と、を有する放電回路を備えることを特徴としている。
請求項5に記載の液晶表示装置は、それぞれ走査ライン及び信号ラインに接続された複数の表示画素を有する液晶表示パネルと、前記液晶表示パネルを表示駆動する表示駆動装置と、外部電源から所定の負電源及び所定の第1及び第2の正電源を生成して前記表示駆動装置に供給する電源回路と、を具備する液晶表示装置であって、前記電源回路は、前記外部電源をカップリングした電圧が第1の閾値まで低下したときに導通して前記負電源を接地電位に接続する第1のスイッチング素子を備える負電源放電回路と、前記負電源放電回路により前記負電源が接地電位に接続されるのに伴って、前記負電源がカップリングされた電圧が第2の閾値を超えたときに導通して前記第1の正電源を前記外部電源に接続する第2のスイッチング素子を備える第1の正電源放電回路と、前記負電源放電回路により前記負電源が接地電位に接続されるのに伴って、前記負電源がカップリングされた電圧が第3の閾値を超えたときに導通して前記第2の正電源を前記外部電源に接続する第3のスイッチング素子を備える第2の正電源放電回路と、を有する放電回路を備えることを特徴としている。
請求項6に記載の液晶表示装置は、前記請求項5に記載の液晶表示装置において、前記第2の正電源放電回路は、前記第1の正電源放電回路よりも後に動作させる遅延手段を備えることを特徴としている。
請求項7に記載の液晶表示装置は、前記請求項4又は5に記載の液晶表示装置において、前記第1の閾値は、前記表示駆動装置が動作する電圧よりも低い電圧であることを特徴としている。
請求項2に記載の放電回路は、外部電源からそれぞれ生成される所定の負電源及び所定の第1及び第2の正電源を放電するための放電回路であって、前記外部電源をカップリングした電圧が第1の閾値まで低下したときに導通して前記負電源を接地電位に接続する第1のスイッチング素子を備える負電源放電回路と、前記負電源放電回路により前記負電源が接地電位に接続されるのに伴って、前記負電源がカップリングされた電圧が第2の閾値を超えたときに導通して前記第1の正電源を前記外部電源に接続する第2のスイッチング素子を備える第1の正電源放電回路と、前記負電源放電回路により前記負電源が接地電位に接続されるのに伴って、前記負電源がカップリングされた電圧が第3の閾値を超えたときに導通して前記第2の正電源を前記外部電源に接続する第3のスイッチング素子を備える第2の正電源放電回路と、を具備することを特徴としている。
請求項3に記載の放電回路は、前記請求項2に記載の放電回路において、前記第2の正電源放電回路は、前記第1の正電源放電回路よりも後に動作させる遅延手段を備えることを特徴としている。
請求項4に記載の液晶表示装置は、それぞれ走査ライン及び信号ラインに接続された複数の表示画素を有する液晶表示パネルと、前記液晶表示パネルを表示駆動する表示駆動装置と、外部電源から所定の負電源及び所定の正電源を生成して前記表示駆動装置に供給する電源回路と、を具備する液晶表示装置であって、前記電源回路は、前記外部電源をカップリングした電圧が第1の閾値まで低下したときに導通して前記負電源を接地電位に接続する第1のスイッチング素子を備える負電源放電回路と、前記負電源放電回路により前記負電源が接地電位に接続されるのに伴って、前記負電源がカップリングされた電圧が第2の閾値を超えたときに導通して前記正電源を前記外部電源に接続する第2のスイッチング素子を備える正電源放電回路と、を有する放電回路を備えることを特徴としている。
請求項5に記載の液晶表示装置は、それぞれ走査ライン及び信号ラインに接続された複数の表示画素を有する液晶表示パネルと、前記液晶表示パネルを表示駆動する表示駆動装置と、外部電源から所定の負電源及び所定の第1及び第2の正電源を生成して前記表示駆動装置に供給する電源回路と、を具備する液晶表示装置であって、前記電源回路は、前記外部電源をカップリングした電圧が第1の閾値まで低下したときに導通して前記負電源を接地電位に接続する第1のスイッチング素子を備える負電源放電回路と、前記負電源放電回路により前記負電源が接地電位に接続されるのに伴って、前記負電源がカップリングされた電圧が第2の閾値を超えたときに導通して前記第1の正電源を前記外部電源に接続する第2のスイッチング素子を備える第1の正電源放電回路と、前記負電源放電回路により前記負電源が接地電位に接続されるのに伴って、前記負電源がカップリングされた電圧が第3の閾値を超えたときに導通して前記第2の正電源を前記外部電源に接続する第3のスイッチング素子を備える第2の正電源放電回路と、を有する放電回路を備えることを特徴としている。
請求項6に記載の液晶表示装置は、前記請求項5に記載の液晶表示装置において、前記第2の正電源放電回路は、前記第1の正電源放電回路よりも後に動作させる遅延手段を備えることを特徴としている。
請求項7に記載の液晶表示装置は、前記請求項4又は5に記載の液晶表示装置において、前記第1の閾値は、前記表示駆動装置が動作する電圧よりも低い電圧であることを特徴としている。
本発明によれば、液晶表示装置に供給される外部電源が異常遮断した場合でも、液晶表示装置内に蓄えられた電気を放出する終了処理としての放電処理を正常に行うことが出来る。
以下、本発明を実施するための形態を図面を参照して説明する。
[第1実施形態]
まず、図1乃至図3を参照して、本発明の第1実施形態を説明する。なお、ここでは、液晶表示装置として、アクティブマトリックス型の液晶表示パネルを用いた液晶表示装置について説明する。
まず、図1乃至図3を参照して、本発明の第1実施形態を説明する。なお、ここでは、液晶表示装置として、アクティブマトリックス型の液晶表示パネルを用いた液晶表示装置について説明する。
図1に示すように、液晶表示装置10は、液晶表示パネル12と、表示駆動装置14と、電源回路16と、から構成されている。表示駆動装置14は、ゲートドライバ(走査線駆動回路)18と、ソースドライバ(信号線駆動回路)20と、ロジック部(コントロール回路)22と、を含む。
以下、各構成について説明する。液晶表示パネル12は、マトリクス状に配置された画素電極、及び、画素電極に対向して配置された共通電極(コモン電極;コモン電圧Vcom)、画素電極と共通電極の間に充填された液晶からなる液晶容量Clcと、画素電極にソースが接続されたTFT(以下、「画素トランジスタITFT」と記す)と、マトリクスの行方向に延伸し、複数の画素トランジスタITFTのゲートに接続された走査ラインLgと、マトリクスの列方向に延伸し、複数の画素トランジスタITFTのドレインに接続された信号ラインLdと、を有して構成され、後述するゲートドライバ18及びソースドライバ20により、選択される画素電極に信号電圧を印加することにより、液晶の配列を制御して所定の画像情報を表示出力する。ここで、Csは、蓄積容量であり、前記液晶容量Clc、蓄積容量Cs及び画素トランジスタITFTは、液晶画素(表示画素)を構成する。
一方、表示駆動装置14のゲートドライバ18は、後述する電源回路16によって発生した所定電圧(VGH,VGL)の走査信号を、後述するロジック部22から供給される垂直制御信号に基づいて、各走査ラインLgに順次印加して選択状態とし、前記信号ラインLdと交差する位置に配置された画素電極(表示画素)に対して、前記ソースドライバ20により信号ラインLdに供給された信号電圧を印加する(書き込む)線順次駆動が行われる。ここで、ゲートドライバ18は、特に図示はしないが、概略、シフトレジスタとバッファとを有して構成され、シフトレジスタにより一定方向に順次シフトして出力された信号がバッファを介して所定電圧の走査信号として液晶表示パネル12の各走査ラインLgに印加されることにより、各画素トランジスタITFTがオン状態とされ、前記ソースドライバ20により各信号ラインLdに印加された信号電圧が、画素トランジスタITFTを介して、各画素電極に印加される。
ソースドライバ20は、ロジック部22から供給される表示データに対応する信号電圧を生成して、ロジック部22から供給される水平制御信号に基づいて、信号ラインLdを介して各画素電極に供給する。ここで、ソースドライバ20は、特に図示しないが、概略、表示データを取り込んで保持するとともに、保持した表示データに対応する信号電圧を出力するサンプルホールド回路と該サンプルホールド回路のサンプルホールド動作を制御するシフトレジスタとを有して構成され、シフトレジスタにより一定方向に順次シフトして出力されたサンプルホールド制御信号が、サンプルホールド回路に順次印加されることにより、供給された表示データを取り込んで保持し、保持した各画像信号に対応した信号電圧が、液晶表示パネル12の各信号ラインLdに送出される。
ロジック部22は、複数の外部入力端子を有し、この外部入力端子は、例えば8ビット(D00:D07)の表示データが入力される入力端子(表示データ入力端子)26(図1では簡略化のために1つの端子として示すが、実際には8個の端子よりなる)や、システムクロックCLK、シリアル通信用チップセレクト信号CS、シリアル通信用データDI、シリアル通信用クロックSCK等の複数の制御信号が入力される入力端子28、30、32、34、等の複数の制御信号入力端子からなる。また、特に図示はしていないが、垂直同期信号VSYNC及び水平同期信号HSYNCが入力される入力端子も備えている。これら複数の外部入力端子は、当該液晶表示装置10が組み込まれる電子機器本体内の図示しないシステムコントローラにFPCを介して接続され、そのシステムコントローラから前述の各種信号が供給されるようになっている。
液晶表示パネル12の駆動において、同期信号は、データ入力タイミングを決定するために必要な信号である。通常の駆動では、垂直同期信号VSYNCが入力された位置から数えられる垂直バックポーチと水平同期信号HSYNCが入力された位置から数えられる水平バックポーチの位置から、データ入力のタイミングを決定する。表示駆動装置14内部においては、垂直同期信号VSYNCは、ゲートドライバ18を構成する垂直カウンタのスタート位置決めの信号であり、水平同期信号HSYNCは、ソースドライバ20を構成する水平カウンタのスタート位置決めの信号となっている。ゲートドライバ18及びソースドライバ20は、これら垂直カウンタ及び水平カウンタに基づいて所定のタイミングで画素電極に信号電圧を印加して、液晶表示パネル12に所望の画像情報を表示させる制御を行う。
電源回路16は、レギュレータ36やDC/DCコンバータ38等を含み、当該液晶表示装置10が組み込まれる電子機器本体の図示しない電源回路から供給される外部電源VCCからゲートドライバ18の動作に必要な電源(VGH、VGL)や、ソースドライバ20の動作に必要な電源(AVDD)等の各種電源を生成して供給する。例えば、レギュレータ36は、前記外部電源VCCをレギュレートして、ゲートドライバ18、ソースドライバ20及びロジック部22等の内部に構成されたロジック回路に供給する。また、DC/DCコンバータ38は、前記外部電源VCCから、ゲートドライバ18のゲートオン電圧を規定するゲートオン電源VGH及びゲートオフ電圧を規定するゲートオフ電源VGLを生成すると共に、ソースドライバ20やVcom生成用のアナログ回路(図示せず)の電源AVDDを生成する。
さらに、電源回路16は、放電回路40を備えている。この放電回路40は、図2示すように、前記外部電源VCCは、コンデンサC1の一方の端子に印加される。該コンデンサC1の他端は、Pチャネル型電界効果トランジスタFET1のゲート端子に接続されると共に、抵抗R1を介して接地電位GNDに接続されている。Pチャネル型電界効果トランジスタFET1のドレイン端子は、前記接地電位GNDに接続され、ソース端子には、前記DC/DCコンバータ38が生成するゲートオフ電源VGLが印加されている。これらコンデンサC1、抵抗R1及びPチャネル型電界効果トランジスタFET1により、負電源放電回路が構成されている。このようにコンデンサC1を配置することにより、Pチャネル型電界効果トランジスタFET1のゲート端子を外部電源VCCと同電位にすることなく、外部電源VCCの電圧の立下りをPチャネル型電界効果トランジスタFET1のゲート端子に印加する電圧として利用することができる。
また、前記ゲートオフ電源VGLは、コンデンサC2の一方の端子に印加される。該コンデンサC2の他端は、NPN型トランジスタTr1のベース端子に接続されると共に、抵抗R2を介して前記外部電源VCCに接続されている。NPN型トランジスタTr1のコレクタ端子には、前記DC/DCコンバータ38が生成する電源AVDDが印加され、エミッタ端子には、前記外部電源VCCが印加されている。これらコンデンサC2、抵抗R2及びNPN型トランジスタTr1により、正電源放電回路が構成されている。この場合も、コンデンサC2を配置していることにより、NPN型トランジスタTr1のベース端子をゲートオフ電源VGLと同電位にすることなく、ゲートオフ電源VGLの電圧の立上がりをNPN型トランジスタTr1のベース端子に印加する電圧として利用することができる。
なお、前記DC/DCコンバータ38に供給される電源と前記ロジック回路へ供給される電源とを別個の電源としないのであれば、前記負電源放電回路及び正電源放電回路における外部電源VCCは同一で構わない。これに対して、両者の電源を別個の電源として構成する場合には、負電源放電回路におけるコンデンサC1の一方の端子に印加される外部電源VCCは前記ロジック回路へ供給されるレギュレートされた電源、正電源放電回路におけるNPN型トランジスタTr1のエミッタ端子に印加される外部電源VCCは前記DC/DCコンバータ38へ供給される電源、のように分ける必要がある。
次に、このような構成の放電回路40の動作を説明する。
図3に示すように、通常動作時には、前記ゲートオフ電源VGLは、負電圧である。また、前記ソースドライバ20の電源AVDDは、正電圧であって、その電位は、前記外部電源VCCの電位よりも高い。
図3に示すように、通常動作時には、前記ゲートオフ電源VGLは、負電圧である。また、前記ソースドライバ20の電源AVDDは、正電圧であって、その電位は、前記外部電源VCCの電位よりも高い。
今、時刻t1において外部電源VCCが強制的に遮断されると、図3に示すように、外部電源VCCの電圧値は接地電位GNDに向けて低下していき、これに伴い、DC/DCコンバータ38へ供給される電源ないしレギュレータ36に接続されたロジック回路への電源も低下する。よって、DC/DCコンバータ38が生成する負電源であるゲートオフ電源VGLの電圧値は低下(接地電位GNDに向けて上昇)し、正電源であるソースドライバ20の電源AVDDの電圧値は接地電位GNDに向けて低下していく。放電回路40は、このDC/DCコンバータ38の動作しなくなる電圧を外部電源VCCがOFFする電圧とみなして、電源VGL及びAVDDを放電することを目的とするものである。
そのために、該放電回路40に供給される外部電源VCCの状態により、外部電源VCCのOFFを検出する。即ち、負電源放電回路においては、Pチャネル型電界効果トランジスタFET1のゲート端子に印加される、ロジック回路の電源となる外部電源VCCをコンデンサC1によってカップリングした電圧が、該Pチャネル型電界効果トランジスタFET1の閾値FET1Vthだけ下がると、該Pチャネル型電界効果トランジスタFET1がONする(時刻t2)。これにより、該Pチャネル型電界効果トランジスタFET1のドレイン・ソース経路を通して負電源であるゲートオフ電源VGLが接地電位GNDに放電される。
このPチャネル型電界効果トランジスタFET1がONする時が放電のスタートとなるので、そのときのFET1のゲート電圧がVCC OFF検出電圧となる。この電圧は、ロジック回路が動作しなくなる電圧が理想であり、また、外部電源VCCのノイズによる誤動作を防止する上でも出来るだけ低くなるように、該負電源放電回路のスイッチング素子は電界効果トランジスタで構成している。また、電界効果トランジスタの方が、バイポーラトランジスタよりも閾値Vthが大きく取れるので、本実施形態では、電界効果トランジスタとしている。
なお、ロジック回路が動作中に放電させる場合には、スイッチング素子として電界効果トランジスタではなくバイポーラトランジスタとしても良い。但しこの場合は、ゲートオフ電源VGLとトランジスタとの間に抵抗を挿入して、外部電源VCCに過電流が流れないようにすることが好ましい。なお、ロジック回路が動作中であっても、ゲートオフ電源VGLを放電することで、液晶表示パネルの画素トランジスタITFTがOFFを維持できないので画素電圧も放電されるため、残像が発生することはない。
次に、正電源放電回路においては、NPN型トランジスタTr1のベース端子に印加される、前記負電源放電回路によって放電されているゲートオフ電源VGLをコンデンサC2によってカップリングした電圧が、該NPN型トランジスタTr1のVBE電圧(閾値Tr1Vth)を越えると、該NPN型トランジスタTr1がONする(時刻t3)。これにより、該NPN型トランジスタTr1のコレクタ・エミッタ経路を通して正電源であるロジック回路の電源AVDDが前記外部電源VCCに放電される。
ここで、ロジック回路の電源AVDDを前記負電源放電回路と同様に接地電位GNDに放電するよう構成すると、外部電源VCCが放電中にロジック回路の電源AVDDの電位が該外部電源VCCの電位よりも低い電位になってしまう可能性が生じる。電源AVDD回路と外部電源VCC回路との間には、逆流防止用にダイオード等が設置されていることが多く、電源VCCの電位が電源AVDDの電位よりも高くなってしまうと、このダイオード等がONしてしまい、誤動作の原因となる場合がある。このことから、正電源放電回路では、電源AVDDを外部電源VCCに放電するようにしている。
なお、この正電源放電回路のスイッチング素子も、バイポーラトランジスタではなく、電界効果トランジスタで構成しても良いことは勿論である。
以上のように、本実施形態に係る放電回路40では、外部電源VCCのOFFを、該外部電源VCCをカップリングした電圧からトランジスタで検出して、負電源であるゲートオフ電源VGLを放電するトリガとし、さらに、該ゲートオフ電源VGLを放電した時のゲートオフ電源VGLを同様にカップリングして正電源であるロジック回路のAVDDを放電するトリガとしている。つまり、外部電源VCCをカップリングした電圧がPチャネル型電界効果トランジスタFET1の閾値FET1Vthまで低下したときにPチャネル型電界効果トランジスタFET1が導通してゲートオブ電源VGLを接地電位GNDに接続して該ゲートオブ電源VGLを放電し、この放電に伴って前記ゲートオフ電源VGLがカップリングされた電圧がNPN型トランジスタTr1のVBE電圧(閾値Tr1Vth)を超えたときにNPN型トランジスタTr1が導通して前記電源AVDDを前記外部電源VCCに接続して該電源AVDDを放電するので、液晶表示装置に供給される外部電源が異常遮断した場合でも、液晶表示装置内に蓄えられた電気を放出する終了処理としての放電処理を正常に行うことが出来るようになる。
なお、外部電源VCCまたはゲートオフ電源VGLのノイズや揺れによる電圧の立下り分(立ち上がり分)でONにならないような値に、Pチャネル型電界効果トランジスタFET1またはNPN型トランジスタTr1の閾値Vth、または抵抗R1、R2を調整し設定しておくことで、液晶表示装置10が動作中において、放電開始してしまうことを防止できる。
また、Pチャネル型電界効果トランジスタFET1の閾値FET1Vthを、表示駆動装置14内のゲートドライバ18、ソースドライバ20及びロジック部22等の内部に構成されたロジック回路が動作してしまう電圧よりも低い電圧に設定してやることで、放電時にロジック回路の誤動作を防止することができる。
[第2実施形態]
次に、本発明の第2実施形態を説明する。本実施形態に係る液晶表示装置10の構成は、前記第1実施形態と同様であり、放電回路40の構成のみが異なる。即ち、本第2実施形態に係る放電回路40は、図4に示すように、前記第1実施形態に係る放電回路の構成に、更にもう1つ正電源放電回路を付加したものである。従って、以下は、前記第1の実施形態と異なる部分のみを説明する。
次に、本発明の第2実施形態を説明する。本実施形態に係る液晶表示装置10の構成は、前記第1実施形態と同様であり、放電回路40の構成のみが異なる。即ち、本第2実施形態に係る放電回路40は、図4に示すように、前記第1実施形態に係る放電回路の構成に、更にもう1つ正電源放電回路を付加したものである。従って、以下は、前記第1の実施形態と異なる部分のみを説明する。
本第2実施形態に係る放電回路40においては、前記第1実施形態における正電源放電回路(以下、第1の正電源放電回路と記す。また、該第1の正電源放電回路のNPN型トランジスタTr1を第1のNPN型トランジスタTr1と記す。)と同様、前記ゲートオフ電源VGLは、コンデンサC3の一方の端子にも印加される。該コンデンサC3の他端は、抵抗R4を介して、第2のNPN型トランジスタTr2のベース端子に接続されると共に、抵抗R3を介して前記外部電源VCCに接続されている。第2のNPN型トランジスタTr2のコレクタ端子には、前記DC/DCコンバータ38が生成するゲートオン電源VGHが印加され、エミッタ端子には、前記外部電源VCCが印加されている。これらコンデンサC3、抵抗R3,R4及び第2のNPN型トランジスタTr2により、第2の正電源放電回路が構成されている。この場合も、コンデンサC3を配置していることにより、第2のNPN型トランジスタTr2のベース端子をゲートオフ電源VGLと同電位にすることなく、ゲートオフ電源VGLの電圧の立上がりを第2のNPN型トランジスタTr2のベース端子に印加する電圧として利用することができる。また、ゲートオン電源VGHを前記ロジック回路の電源AVDDよりも後に放電させるために、抵抗R4を挿入して遅延時間を確保している。
なお、前記DC/DCコンバータ38に供給される電源と前記ロジック回路へ供給される電源とを別個の電源として構成する場合には、前記負電源放電回路への外部電源VCCは前記ロジック回路へ供給されるレギュレートされた電源、前記第1及び第2の正電源放電回路への外部電源VCCは前記DC/DCコンバータ38へ供給される電源、のように分ける必要がある。
次に、このような構成の放電回路40の動作を説明する。
図5に示すように、通常動作時には、前記ゲートオフ電源VGLは、負電圧である。また、前記ソースドライバ20の電源AVDDは、正電圧であって、その電位は、前記外部電源VCCの電位よりも高い。そして、前記ゲートオン電圧VGHは、その外部電源VCCの電位よりもさらに高い正電圧である。
図5に示すように、通常動作時には、前記ゲートオフ電源VGLは、負電圧である。また、前記ソースドライバ20の電源AVDDは、正電圧であって、その電位は、前記外部電源VCCの電位よりも高い。そして、前記ゲートオン電圧VGHは、その外部電源VCCの電位よりもさらに高い正電圧である。
外部電源VCCが強制的に遮断されたとき(時刻t1)からロジック回路の電源AVDDが前記外部電源VCCに放電されるまで(時刻t3)の動作は、前記第1実施形態で説明した通りである。
そしてその後、第2の正電源放電回路において、第2のNPN型トランジスタTr2のベース端子に印加される、前記負電源放電回路によって放電されているゲートオフ電源VGLをコンデンサC3によってカップリングし、抵抗R4で遅延された電圧が、該第2のNPN型トランジスタTr2のVBE電圧(閾値Tr2Vth)を越えることで、該第2のNPN型トランジスタTr2がONする(時刻t4)。これにより、該第2のNPN型トランジスタTr2のコレクタ・エミッタ経路を通して正電源であるゲートオン電源VGHが前記外部電源VCCに放電される。
ここで、前記第1の正電源放電回路の第1のNPN型トランジスタTr1と該第2の正電源放電回路の第2のNPN型トランジスタTr2とを同じトランジスタで構成した場合、VBE電圧(閾値Vth)のバラツキによっては、第2のNPN型トランジスタTr2の方が第1のNPN型トランジスタTr1よりも早くONすることがある。このように第2のNPN型トランジスタが先にONしてしまうと、ゲートオン電源VGHがロジック回路の電源AVDDよりも低い電圧となり、表示駆動装置14内部に設けられている電源の保護回路(ダイオード等)に電流が流れて、誤動作の原因となる場合がある。そこで、第2の正電源放電回路に抵抗R4を入れる事で、第2のNPN型トランジスタTr2のVBE電圧が第1のNPN型トランジスタTr1のVBE電圧よりも低くなるようにして、第2のNPN型トランジスタTr2が第1のNPN型トランジスタTr1よりも遅れてONするように構成している。尚、第1のNPN型トランジスタTr1と第2のNPN型トランジスタTr2とを異なるトランジスタで構成した場合、第2のNPN型トランジスタTr2が第1のNPN型トランジスタTr1よりも遅れてONするように、Tr1のVBE電圧とTr2のVBE電圧を調整する。また、その場合には、抵抗R4を第2の正電源放電回路に配置しなくてもよい。
また、ゲートオン電源VGHを前記負電源放電回路と同様に接地電位GNDに放電するよう構成すると、外部電源VCCが放電中にゲートオン電源VGHの電位が該外部電源VCCの電位よりも低い電位になってしまう可能性が生じる。ゲートオン電源VGH回路と外部電源VCC回路との間には、逆流防止用にダイオード等が設置されていることが多く、外部電源VCCの電位がゲートオン電源VGHの電位よりも高くなってしまうと、このダイオード等がONしてしまい、誤動作の原因となる場合がある。このことから、第2の正電源放電回路では、ゲートオン電源VGHを外部電源VCCに放電するようにしている。
なお、この第2の正電源放電回路のスイッチング素子も、バイポーラトランジスタではなく、電界効果トランジスタで構成しても良いことは勿論である。
以上のように、本第2実施形態に係る実施形態に係る放電回路40では、外部電源VCCのOFFを、該外部電源VCCをカップリングした電圧からトランジスタで検出して、負電源であるゲートオフ電源VGLを放電するトリガとし、さらに、該ゲートオブ電源VGLを放電した時のゲートオフ電源VGLを同様にカップリングして正電源であるロジック回路のAVDD及び正電源であるゲートオン電源VGHを放電するトリガとしている。つまり、外部電源VCCをカップリングした電圧がPチャネル型電界効果トランジスタFET1の閾値FET1Vthまで低下したときにPチャネル型電界効果トランジスタFET1が導通してゲートオブ電源VGLを接地電位GNDに接続して該ゲートオブ電源VGLを放電し、この放電に伴って、前記ゲートオフ電源VGLがカップリングされた電圧がNPN型トランジスタTr1のVBE電圧(閾値Tr1Vth)を超えたときにNPN型トランジスタTr1が導通して前記電源AVDDを前記外部電源VCCに接続して該電源AVDDを放電し、且つ、前記ゲートオフ電源VGLがカップリングされた電圧が第2のNPN型トランジスタTr2のVBE電圧(閾値Tr2Vth)を超えたときに第2のNPN型トランジスタTr2が導通して前記ゲートオン電源VGHを前記外部電源VCCに接続して該ゲートオン電源VGHを放電するので、液晶表示装置に供給される外部電源が異常遮断した場合でも、液晶表示装置内に蓄えられた電気を放出する終了処理としての放電処理を正常に行うことが出来るようになる。
なお、外部電源VCCまたはゲートオフ電源VGLのノイズや揺れによる電圧の立下り分(立ち上がり分)でONにならないような値に、Pチャネル型電界効果トランジスタFET1またはNPN型トランジスタTr1,Tr2の閾値Vth、または抵抗R1、R2、R3を調整し設定しておくことで、液晶表示装置10が動作中において、放電開始してしまうことを防止できる。
また、Pチャネル型電界効果トランジスタFET1の閾値FET1Vthを、表示駆動装置14内のゲートドライバ18、ソースドライバ20及びロジック部22等の内部に構成されたロジック回路が動作してしまう電圧よりも低い電圧に設定してやることで、放電時にロジック回路の誤動作を防止することができることは、前記第1実施形態と同様である。
さらに、前記第2の正電源放電回路の抵抗R4は、ゲートオフ電源VGLの揺れによる誤動作を防ぐ機能も備える。即ち、第2のNPN型トランジスタTr2のベース電圧は、ゲートオフ電源VGLの電圧変化を抵抗R4と抵抗R3で分圧した電圧となる。このような分圧をしていない第1の正電源放電回路では、コンデンサC2からのゲートオフ電源VGLの電圧変化がダイレクトに作用することで、VBE電圧相当のゲートオフ電源VGLの揺れがあると第1のNPN型トランジスタTr1がONしてしまうが、第2の正電源放電回路では、同じゲートオフ電源VGLの電圧変化があっても、分圧した電圧であるために第2のNPN型トランジスタTr2はONしない。
勿論、第1の正電源放電回路(及び負電源放電回路)に、このような電源の揺れによる誤動作を捧持する抵抗を設けても構わない。
なお、本発明は前記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。
例えば、前記実施例では、放電回路を含む電源回路を表示駆動装置の外に形成しているが、トラジスタや抵抗は表示駆動装置に内蔵しても良く、コンデンサのみ表示駆動装置外部に形成しその他を表示駆動装置に内蔵するなど、表示駆動装置のサイズに影響しにくい物だけを表示駆動装置に内蔵しても良い。
さらに、前記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。
10…液晶表示装置
12…液晶表示パネル
14…表示駆動装置
16…電源回路
18…ゲートドライバ
20…ソースドライバ
22…ロジック部
36…レギュレータ
38…DC/DCコンバータ
40…放電回路
VCC…外部電源
VGH…ゲートオン電源
VGL…ゲートオフ電源
AVDD…ロジック回路の電源
12…液晶表示パネル
14…表示駆動装置
16…電源回路
18…ゲートドライバ
20…ソースドライバ
22…ロジック部
36…レギュレータ
38…DC/DCコンバータ
40…放電回路
VCC…外部電源
VGH…ゲートオン電源
VGL…ゲートオフ電源
AVDD…ロジック回路の電源
Claims (7)
- 外部電源からそれぞれ生成される所定の負電源及び所定の正電源を放電するための放電回路であって、
前記外部電源をカップリングした電圧が第1の閾値まで低下したときに導通して前記負電源を接地電位に接続する第1のスイッチング素子を備える負電源放電回路と、
前記負電源放電回路により前記負電源が接地電位に接続されるのに伴って、前記負電源がカップリングされた電圧が第2の閾値を超えたときに導通して前記正電源を前記外部電源に接続する第2のスイッチング素子を備える正電源放電回路と、
を具備することを特徴とする放電回路。 - 外部電源からそれぞれ生成される所定の負電源及び所定の第1及び第2の正電源を放電するための放電回路であって、
前記外部電源をカップリングした電圧が第1の閾値まで低下したときに導通して前記負電源を接地電位に接続する第1のスイッチング素子を備える負電源放電回路と、
前記負電源放電回路により前記負電源が接地電位に接続されるのに伴って、前記負電源がカップリングされた電圧が第2の閾値を超えたときに導通して前記第1の正電源を前記外部電源に接続する第2のスイッチング素子を備える第1の正電源放電回路と、
前記負電源放電回路により前記負電源が接地電位に接続されるのに伴って、前記負電源がカップリングされた電圧が第3の閾値を超えたときに導通して前記第2の正電源を前記外部電源に接続する第3のスイッチング素子を備える第2の正電源放電回路と、
を具備することを特徴とする放電回路。 - 前記第2の正電源放電回路は、前記第1の正電源放電回路よりも後に動作させる遅延手段を備えることを特徴とする請求項2に記載の放電回路。
- それぞれ走査ライン及び信号ラインに接続された複数の表示画素を有する液晶表示パネルと、
前記液晶表示パネルを表示駆動する表示駆動装置と、
外部電源から所定の負電源及び所定の正電源を生成して前記表示駆動装置に供給する電源回路と、
を具備する液晶表示装置であって、
前記電源回路は、
前記外部電源をカップリングした電圧が第1の閾値まで低下したときに導通して前記負電源を接地電位に接続する第1のスイッチング素子を備える負電源放電回路と、
前記負電源放電回路により前記負電源が接地電位に接続されるのに伴って、前記負電源がカップリングされた電圧が第2の閾値を超えたときに導通して前記正電源を前記外部電源に接続する第2のスイッチング素子を備える正電源放電回路と、
を有する放電回路を備えることを特徴とする液晶表示装置。 - それぞれ走査ライン及び信号ラインに接続された複数の表示画素を有する液晶表示パネルと、
前記液晶表示パネルを表示駆動する表示駆動装置と、
外部電源から所定の負電源及び所定の第1及び第2の正電源を生成して前記表示駆動装置に供給する電源回路と、
を具備する液晶表示装置であって、
前記電源回路は、
前記外部電源をカップリングした電圧が第1の閾値まで低下したときに導通して前記負電源を接地電位に接続する第1のスイッチング素子を備える負電源放電回路と、
前記負電源放電回路により前記負電源が接地電位に接続されるのに伴って、前記負電源がカップリングされた電圧が第2の閾値を超えたときに導通して前記第1の正電源を前記外部電源に接続する第2のスイッチング素子を備える第1の正電源放電回路と、
前記負電源放電回路により前記負電源が接地電位に接続されるのに伴って、前記負電源がカップリングされた電圧が第3の閾値を超えたときに導通して前記第2の正電源を前記外部電源に接続する第3のスイッチング素子を備える第2の正電源放電回路と、
を有する放電回路を備えることを特徴とする液晶表示装置。 - 前記第2の正電源放電回路は、前記第1の正電源放電回路よりも後に動作させる遅延手段を備えることを特徴とする請求項5に記載の液晶表示装置。
- 前記第1の閾値は、前記表示駆動装置が動作する電圧よりも低い電圧であることを特徴とする請求項4又は5に記載の液晶表示装置。
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