JP4536776B2 - アクティブマトリクス型液晶表示装置 - Google Patents

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Description

本発明は、アクティブマトリクス型液晶表示装置に関するものである。
液晶表示装置では、その表示素子は容量型素子であり、液晶層を挟持するように配置された電極間に電圧を印加し、液晶層の透過率を画素毎に制御することで画像表示が行われる。また、アクティブマトリクス型液晶表示装置では、画素電極はスイッチング素子（画素トランジスタ）を介してソースバスラインと接続されており、非選択期間の画素は該スイッチング素子をオフすることで電荷が保持される。
このようなアクティブマトリクス型液晶表示装置では、その電源をオフする時に画素電極に保持されている電荷を抜く必要がある。これはもちろん、電源がオフされたアクティブマトリクス型液晶表示装置において、画素電極に電荷が残っていると表示画像が消えないためである。
尚、電源がオフされたアクティブマトリクス型液晶表示装置では、最終的には全てのソースバスラインおよびゲートバスラインの電位はＧＮＤレベルに落とされ、リーク電流によって各画素の保持電荷はある程度の時間が経過すれば無くなる。つまり、パネル内の回路や画素等に残存する電荷と結びつき、最終的にパネル全体が同電位に近づくため、表示画像が消える。しかしながらこの場合、画素の電荷が抜けるまでに時間がかかりすぎ、表示画像が消えるまでの間に電荷残りによって見える画像乱れが表示乱れとして見える。したがって、上記アクティブマトリクス型液晶表示装置では、その電源オフ時に、画素電極の電荷を迅速に抜く工夫が必要となる。これについて、一つの方法を図１０を参照して説明する。
図１０には、アクティブマトリクス型液晶表示装置の、ソースバスライン１０１の１ライン分についての構成を示している。図１０に示すように、各画素１０３は、画素トランジスタ１０４を介してソースバスライン１０１に接続されている。すなわち、各画素１０３における画素電極は、画素トランジスタ１０４のドレインに接続され、画素トランジスタ１０４のソースにソースバスライン１０１が接続される。さらに、画素トランジスタ１０４のゲートは、ゲートバスライン１０２に接続される。
ソースバスライン１０１における表示信号供給側（図１０では上側）には、そのソースバスライン１０１への表示信号の印加をオン／オフするサンプリングトランジスタ１０５、およびサンプリングトランジスタ１０５を制御する信号の最終バッファ１０６が接続されている。また、ゲートバスライン１０２における走査信号供給側（図１０では左側）には、ゲートバスライン１０２に印加される走査信号を制御する最終バッファ１０７が接続されている
図１０の構成において、液晶表示装置の電源オフ時に画素電極の電荷を迅速に抜くには、ＶＳＳの電位をＶＤＤの電位よりも先にＧＮＤに落とすことが考えられる。図１１には、液晶表示装置の電源オフにより、ＶＳＳおよびＶＤＤの電位がＧＮＤまでに落ちる過程を示している。
この時、ＶＳＳの電位をＶＤＤより先にＧＮＤにすることで、走査信号のＬＯＷレベルが上昇し、ＶＳＳ電位の走査信号が与えられている画素トランジスタ１０４が半開き（完全なＯＮ状態ではないが、ある程度の導通性は有する状態）となる。これにより、画素１０３に充電されている電荷を、画素トランジスタ１０４を介してソースバスラインに逃がすことができる。また、画素トランジスタ１０４とサンプリングトランジスタ１０５とが同極性のトランジスタである場合（図１０では、画素トランジスタ１０４とサンプリングトランジスタ１０５とは、共にＮｃｈ）には、ＶＳＳの電位をＧＮＤにすることで、サンプリングトランジスタ１０５も半開きとなる。これにより、ソースバスラインに逃がされた電荷はサンプリングトランジスタ１０５を介して外部に逃がされる。
また、これとは別の方法で、アクティブマトリクス型液晶表示装置の電源オフ時に、画素電極の電荷を抜く方法が、特許文献１および特許文献２に開示されている。
すなわち、特許文献１には、各ソースバスラインを、ＣＭＯＳ型ＦＥＴを介して共通信号電源と接続し、液晶表示装置の電源オフ時には、全ての画素のアクティブ素子（画素トランジスタ）を導通すると共に、上記ＣＭＯＳ型ＦＥＴを導通して各ソースバスラインに共通信号電位を供給し、各画素の電位差を無くす方法が開示されている。
また、特許文献２には、液晶表示装置の電源オフ時に、全ての画素のアクティブ素子（画素トランジスタ）を導通すると共に、各ソースバスラインにはソースドライバより共通信号電位と同電位を与える方法が開示されている。
日本国公開特許公報「特開２０００−３４７６２７号（２０００年１２月１５日公開）」 日本国公開特許公報「特開２００４−４５７８５号（２００４年２月１２日公開）」
しかしながら、図１０にて説明した上記従来の構成では、画素トランジスタとサンプリングトランジスタとが同極性のトランジスタである場合には画素電極の電荷を抜くことができるものの、これらのトランジスタが異なる極性である場合には画素電極の電荷を抜くことができない、といった問題がある。これを説明すると以下の通りである。
図１２に、画素トランジスタ１１４とサンプリングトランジスタ１１５とを異なる極性のトランジスタで構成した場合を示す。すなわち、図１２の構成では、画素トランジスタ１０４はＮｃｈであるが、サンプリングトランジスタ１１５はＰｃｈである。
図１２の構成の場合も、ＶＳＳの電位をＶＤＤの電位よりも先にＧＮＤに落とすことで、図１０の構成と同様に、画素トランジスタ１１４を半開きとする期間を得ることができる。しかしながら、画素トランジスタ１１４を半開きとしても、同時にサンプリングトランジスタ１１５も導通状態としなければ、画素１０３から抜けた電荷がソースバスライン１０１を通じて逃げることができない。図１２の構成では、サンプリングトランジスタ１１５がＰｃｈで構成されており、ＶＳＳの電位がＧＮＤレベルに上昇すると、サンプリングトランジスタ１１５の制御信号のＯＮ信号レベルが上昇し、該サンプリングトランジスタ１１５が導通しにくくなる。したがって、電源オフ時に、画素１０３から抜けた電荷がソースバスライン１０１からは抜けることができずに、画素１０３の液晶層には電位がかかってしまい、画像の乱れを起こしてしまう。
また、図１３に示すように、画素トランジスタ１２４がＰｃｈ、サンプリングトランジスタ１２５がＮｃｈである場合にも、同様の問題は存在する。この場合、図１４に示すように、ＶＤＤＧの電位をＶＳＳの電位よりも先にＧＮＤレベルに落とすことで、画素トランジスタ１２４を半開きとすることができるが、このとき、サンプリングトランジスタ１２５の制御信号のＯＮ信号レベルが下降するため、該サンプリングトランジスタ１２５が導通しにくくなる。
また、図１５および図１６は、サンプリングトランジスタをＮｃｈのサンプリングトランジスタ１３５ＡおよびＰｃｈのサンプリングトランジスタ１３５Ｂにて形成した場合である。サンプリングトランジスタ１３５Ａのゲートには、最終バッファ１３６Ａが接続されており、サンプリングトランジスタ１３５Ｂのゲートには、最終バッファ１３６Ｂが接続されている。また、図１５はＮｃｈの画素トランジスタ１０４を備えた構成であり、図１６はＰｃｈの画素トランジスタ１２４を備えた構成である。
図１５の構成では、画素トランジスタ１０４がＮｃｈであるため、該画素トランジスタ１０４のＬｏｗレベルを与えるＧＶＳＳの電位をＶＤＤの電位よりも先にＧＮＤレベルに上げることによって、画素トランジスタ１０４を半開きとすることができる。また、図１５の構成において、サンプリングトランジスタ１３５Ａは、画素トランジスタ１０４と同じ極性（Ｎｃｈ）のトランジスタではあるが、該サンプリングトランジスタ１３５ＡのＬｏｗレベルを与えるＶＳＳの電位は、ＧＶＳＳと同じようにはＧＮＤレベルに上げられない。このため、図１７に示すように、Ｎｃｈのサンプリングトランジスタ１３５Ａからも画素の電荷が抜けきれない期間が存在する。つまり、画素からソースバスラインへ抜けた電荷がサンプリングトランジスタを通って抜けきれない期間が存在する。
同様に、図１６の構成では、画素トランジスタ１０４のＨｉｇｈレベルを与えるＶＤＤＧの電位をＶＳＳの電位よりも先にＧＮＤレベルに落としてもサンプリングトランジスタ１３５ＢのＨｉｇｈレベルを与えるＶＤＤの電位は、ＶＤＤＧと同じようにはＧＮＤレベルに下げられないため、Ｐｃｈのサンプリングトランジスタ１３５Ｂから画素の電荷が抜けきれない期間が存在する（図１８参照）。つまり、この場合も、画素からソースバスラインへ抜けた電荷がサンプリングトランジスタを通って抜けきれない期間が存在する。
尚、上述したようなアクティブマトリクス型液晶表示装置において、画素トランジスタおよびサンプリングトランジスタの極性や、これらのトランジスタをオン／オフ制御するための信号の電源電位の条件は、液晶表示装置の消費電力特性等にも影響を与えるため、様々な要素を加味して決定されるものであり、画素の電荷抜けのみを考慮して決めることはできない。したがって、通常のアクティブマトリクス型液晶表示装置では、図１０に示すような電源オフ時の電荷抜けの効果が得られる設定とはなり得ない場合も多くある。
また、特許文献１および２の構成では、画素トランジスタおよびサンプリングトランジスタの極性に関係なく、電源オフ時の液晶表示装置において、画素の電荷を抜くことができる。しかしながら、これらの構成では、特別な動作を行わせるための制御信号などが必要となり、装置の複雑化および大型化を招来するといった問題がある。
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、液晶表示装置の電源オフ時に、画素の電荷抜きのための制御信号を必要とすることなく、簡易な構成で画素の電荷抜きを行える液晶表示装置を実現することにある。
本発明に係るアクティブマトリクス型液晶表示装置は、上記課題を解決するために、複数のソースバスラインと複数のゲートバスラインとを有し、上記ソースバスラインとゲートバスラインとの交点ごとに、画素トランジスタを介して接続された画素を備えたアクティブマトリクス型液晶表示装置において、各ソースバスラインに、上記画素トランジスタと同極性であり、そのゲートに該画素トランジスタのオフ電位信号が与えられる電荷抜きトランジスタを備えていることを特徴としている。
上記の構成によれば、各ソースラインには、上記画素トランジスタと同極性であり、そのゲートに該画素トランジスタのオフ電位信号が与えられる電荷抜きトランジスタが備えられる。このため、画素からソースバスラインへ抜けた電荷がサンプリングトランジスタを通って抜けきれない場合であっても、上記電荷抜きトランジスタを通して逃がすことが可能となる。
また、画素トランジスタおよび画素抜きトランジスタを半開きとするためには、特別な制御信号が必要とされないため、簡易な構成にて画素の電荷抜きが実行できる。
また、本発明に係る他のアクティブマトリクス型液晶表示装置は、複数のソースバスラインと複数のゲートバスラインとを有し、上記ソースバスラインとゲートバスラインとの交点ごとに、画素トランジスタを介して接続された画素を備えたアクティブマトリクス型液晶表示装置において、各ソースバスラインに備えられ、上記画素トランジスタと同極性である電荷抜きトランジスタと、上記画素トランジスタのオン電位信号とオフ電位信号とからゲート制御電位を生成し、生成された上記ゲート制御電位を上記電荷抜きトランジスタのゲートに与える電位制御手段とを有しており、上記電位制御手段によって生成されるゲート制御電位は、該アクティブマトリクス型液晶表示装置の動作中は、上記電荷抜きトランジスタをオフする電位であり、該アクティブマトリクス型液晶表示装置の電源オフ時には、画素トランジスタのオン電位信号よりも先に、上記オフ電位信号がＧＮＤレベルの電位まで到達させられることにより、上記電荷抜きトランジスタをオンする電位に変化することを特徴としている。
上記の構成によれば、各ソースラインには、上記画素トランジスタと同極性の電荷抜きトランジスタが備えられ、該電荷抜きトランジスタのゲートには、電位制御手段によって生成されるゲート制御電位が与えられる。そして、該アクティブマトリクス型液晶表示装置の電源オフ時には、画素トランジスタのオン電位信号よりも先に、上記オフ電位信号がＧＮＤレベルの電位まで到達させられる。
そして、画素トランジスタのオフ電位信号がＧＮＤレベルの電位まで到達させられることで、上記画素トランジスタは半開き状態となる。また、電荷抜きトランジスタにおいては、上記ゲート制御電位が、上記電荷抜きトランジスタをオンする電位に変化する。このため、各画素に蓄積されている電荷は、画素トランジスタおよび電荷抜きトランジスタを介して外部に逃げることが可能な状態となり、装置の電源オフ時における画素の電荷抜きが行える。特に、電荷抜きトランジスタが半開きではなく、完全なオン状態となることで、ソースバスラインからの電荷を確実に逃がすことができる。
また、画素トランジスタを半開きとし、かつ、画素抜きトランジスタをオン状態とするためには、特別な制御信号が必要とされないため、簡易な構成にて画素の電荷抜きが実行できる。
本発明の実施形態を示すものであり、アクティブマトリクス型液晶表示装置の要部構成を示す回路図である。 上記アクティブマトリクス型液晶表示装置の電源オフ時における電源電位の変化例を示す波形図である。 上記アクティブマトリクス型液晶表示装置に備えられる電荷抜き回路の一構成例を示す回路図である。 上記アクティブマトリクス型液晶表示装置に備えられる電荷抜き回路の一構成例を示す回路図である。 上記アクティブマトリクス型液晶表示装置に備えられる電荷抜き回路の一構成例を示す回路図である。 上記アクティブマトリクス型液晶表示装置に備えられる電荷抜き回路の一構成例を示す回路図である。 上記アクティブマトリクス型液晶表示装置に備えられる電源制御部の構成例を示す図である。 上記アクティブマトリクス型液晶表示装置の電源オフ時における電源電位の変化例を示す波形図である。 上記アクティブマトリクス型液晶表示装置の電源オフ時における電源電位の変化例を示す波形図である。 従来のアクティブマトリクス型液晶表示装置の一構成例を示す回路図である。 図１０に示すアクティブマトリクス型液晶表示装置の電源オフ時における電源電位の変化を示す波形図である。 従来のアクティブマトリクス型液晶表示装置の一構成例を示す回路図である。 従来のアクティブマトリクス型液晶表示装置の一構成例を示す回路図である。 図１３に示すアクティブマトリクス型液晶表示装置の電源オフ時における電源電位の変化を示す波形図である。 従来のアクティブマトリクス型液晶表示装置の一構成例を示す回路図である。 従来のアクティブマトリクス型液晶表示装置の一構成例を示す回路図である。 図１５に示すアクティブマトリクス型液晶表示装置の電源オフ時における電源電位の変化を示す波形図である。 図１６に示すアクティブマトリクス型液晶表示装置の電源オフ時における電源電位の変化を示す波形図である。 液晶表示パネル内に電源回路を内蔵する場合の電源制御構成を示す回路図である。 図１９における放電回路の構成例を示すブロック図である。 上記放電回路におけるスイッチを構成するトランジスタの平面図である。 図１９における平滑コンデンサの接続における変形例を示す図である。 液晶表示パネル内に電源回路を内蔵する場合の電源制御構成の変形例を示す回路図である。 図２３の回路における電源制御による、ＶＤＤＧおよびＶＳＳ信号の振る舞いを示す波形図である。
本発明の一実施形態について図１ないし図９、図１９ないし２４に基づいて説明すると以下の通りである。まず、図１に、本実施の形態に係るアクティブマトリクス型液晶表示装置の、ソースバスライン１１の１ライン分についての構成を示す。
図１に示すように、各画素１３は、画素トランジスタ１４を介してソースバスライン１１に接続されている。すなわち、各画素１３における画素電極は、画素トランジスタ１４のドレインに接続され、画素トランジスタ１４のソースにソースバスライン１１が接続される。さらに、画素トランジスタ１４のゲートは、ゲートバスライン１２に接続される。
ソースバスライン１１における表示信号供給側（図１では上側）には、そのソースバスライン１１への表示信号の印加をオン／オフするサンプリングトランジスタ１５が接続されている。また、サンプリングトランジスタ１５のゲートには、サンプリングトランジスタ１５を制御する信号の最終バッファ１６が接続されている。また、ゲートバスライン１２における走査信号供給側（図１では左側）には、ゲートバスライン１２に印加される走査信号を制御する最終バッファ１７が接続されている。
すなわち、最終バッファ１６は、電源電位ＶＤＤおよびＶＳＳの一方をサンプリングトランジスタ１５のゲートに選択的に与えることによって、該サンプリングトランジスタ１５のオン／オフを制御する。図１の構成例では、サンプリングトランジスタ１５はＰｃｈであるため、電位ＶＳＳが与えられた時にオンとなり、電位ＶＤＤが与えられた時にオフとなる。
また、最終バッファ１７は、電源電位ＶＤＤＧおよびＶＳＳの一方を、ゲートバスライン１２を介して画素トランジスタ１４のゲートに選択的に与えることによって、該画素トランジスタ１４のオン／オフを制御する。図１の構成例では、画素トランジスタ１４はＮｃｈであるため、電位ＶＳＳが与えられた時にオフとなり、電位ＶＤＤＧが与えられた時にオンとなる。
さらに、本実施の形態に係る液晶表示装置は、各ソースバスライン１１に対して、電荷抜き回路３０を備えていることを特徴としている。この電荷抜き回路３０は、電荷抜きトランジスタ３１と、該電荷抜きトランジスタ３１へのゲート信号を制御するバッファ３２とを備えて構成されている。電荷抜きトランジスタ３１は、画素トランジスタ１４と同じ極性のトランジスタ（ここではＮｃｈ）であり、ソースバスライン１１と共通電極ＴＣＯＭとの間に、ソース−ドレイン経路を有している。
また、バッファ３２は、各ゲートバスライン１２に接続される最終バッファ１７と同様に、電源電位ＶＤＤＧおよびＶＳＳの一方を、電荷抜きトランジスタ３１のゲートに選択的に与えることが可能な構成となっている。しかしながら実際には、バッファ３２の出力は、常に電位ＶＳＳを電荷抜きトランジスタ３１のゲートに与えるよう固定されている。すなわち、電荷抜き回路３０において、電荷抜きトランジスタ３１のゲートに電位ＶＳＳ与え続けられることにより、液晶表示装置の動作中、電荷抜きトランジスタ３１は常にオフである。
上記図１の構成の液晶表示装置では、その電源をオフする際、図２に示すように、ＶＳＳの電位がＶＤＤＧの電位よりも先にＧＮＤレベルに上げられる。これにより、装置の電源オフ時、最終バッファ１７より電位ＶＳＳが与えられていた画素トランジスタ１４は、半開き状態となって画素１３に保持されていた電荷をソースバスライン１１へ逃がすことができる。
また、サンプリングトランジスタ１５はＰｃｈであるため、ＶＳＳの電位がＧＮＤレベルとなっても、ソースバスライン１１の電荷を逃がすことはできない。但し、電荷抜き回路３０における電荷抜きトランジスタ３１は、画素トランジスタ１４と同じくＮｃｈであり、そのゲートにはＶＳＳの電位が与えられているため、ＶＳＳの電位がＧＮＤレベルに上げられることによって半開きとなる。
これにより、図１の構成の液晶表示装置では、画素トランジスタ１４が半開きとなる期間には、同時に電荷抜きトランジスタ３１も半開きとなる。したがって、画素１３に蓄積されていた電荷は、画素トランジスタ１４、ソースバスライン１１、および電荷抜きトランジスタ３１を介して共通電極ＴＣＯＭへ逃がされるため、装置の電源オフ時に画素１３の電荷を抜くことができる。
尚、図１に示した電荷抜き回路３０は、画素トランジスタ１４がＮｃｈの場合に対応した構成であるが、画素トランジスタがＰｃｈの場合には、図３に示す電荷抜き回路４０を用いればよい。すなわち、電荷抜き回路４０は、（画素トランジスタと同じ極性である）Ｐｃｈの電荷抜きトランジスタ４１と、該電荷抜きトランジスタ４１へのゲート信号を制御するバッファ４２とを備えて構成されている。
バッファ４２は、各ゲートバスラインに接続される最終バッファと同様に、電源電位ＶＤＤＧおよびＶＳＳの一方を、電荷抜きトランジスタ４１のゲートに選択的に与えることが可能な構成となっている。しかしながら実際には、バッファ４２の出力は、常に電位ＶＤＤＧを電荷抜きトランジスタ４１のゲートに与えるよう固定され、液晶表示装置の動作中、電荷抜きトランジスタ４１は常にオフとなる。
また、図１に示す電荷抜き回路３０は、電荷抜きトランジスタ３１のゲートに対して、バッファ３２を介してＶＳＳの電位を与えている。しかしながら、より簡易な構成としては、図４に示す電荷抜き回路３０’のように、バッファ３２を省略し、電荷抜きトランジスタ３１のゲートに直接ＶＳＳの電位を与える構成とすることも可能である。同様に、図５に示す電荷抜き回路４０’のように、バッファ４２を省略し、電荷抜きトランジスタ４１のゲートに直接ＶＤＤＧの電位を与える構成とすることも可能である。
但し、電荷抜き回路３０または４０の構成では、制御系のトラブル等によりＶＳＳおよびＶＤＤＧの電位が制御できなくなった場合などに、バッファ３２または４２の出力は、ＶＳＳおよびＶＤＤＧの中間電位に近くなり（通常、ＧＮＤ電位に近くなり）、電荷抜きトランジスタ３１または４１を半開き状態として、ソースバスラインの電荷を逃がすことができるといった利点がある。
また、本実施の形態に係る液晶表示装置では、電荷抜き回路の回路の変形例として、図６に示す電荷抜き回路５０のような構成をとることも可能である。また、この電荷抜き回路５０は、画素トランジスタがＮｃｈの場合に用いられる構成を例示している。
電荷抜き回路５０は、図６に示すように、電荷抜きトランジスタ５１、バッファ５２、電位制御トランジスタ５３、および抵抗５４ないし５６を備えて構成されている。電荷抜きトランジスタ５１は、画素トランジスタと同じ極性のトランジスタ（ここではＮｃｈ）であり、ソースバスラインと共通電極ＴＣＯＭとの間に、ソース−ドレイン経路を有している。
また、バッファ５２は、その制御端子への入力に基づいて、電源電位ＶＤＤＧおよびＶＳＳの一方を、電荷抜きトランジスタ５１のゲートに選択的に与えることが可能な構成となっている。バッファ５２の制御端子には、電位制御トランジスタ５３のドレインと抵抗５４との間の接点の電位が与えられる。電位制御トランジスタ５３のソースはＧＮＤ電位に接続され、抵抗５４の他端はＶＤＤＧ電位に接続されている。また、電位制御トランジスタ５３のゲートには、抵抗５５と抵抗５６との間の接点の電位が与えられる。抵抗５５の他端はＶＳＳ電位に接続され、抵抗５６の他端はＶＤＤＧ電位に接続されている
上記構成の電荷抜き回路５０では、電位制御トランジスタ５３のゲートには、ＶＳＳ−ＶＤＤＧ間電位を抵抗５５および５６によって分圧した電位が与えられる。ここで、装置の動作時には電位制御トランジスタ５３をオフする電位を与えるよう、抵抗５５および５６の抵抗値が設定される。電位制御トランジスタ５３がオフとなる場合、バッファ５２の制御端子にはＶＤＤＧの電位が与えられ、この時、電荷抜きトランジスタ５１のゲートにはＶＳＳ電位が与えられて、電荷抜きトランジスタ５１はオフとなる。
一方、装置の電源オフ時には、ＶＳＳの電位がＶＤＤＧ電位よりも先にＧＮＤレベルに落とされ、この時、電位制御トランジスタ５３のゲート電位が上昇して、電位制御トランジスタ５３がオンとなるようにする。抵抗５４を十分に高抵抗としておけば、電位制御トランジスタ５３がオンとなる結果、バッファ５２の制御端子にはＶＳＳの電位が与えられる。これにより、電荷抜きトランジスタ５１のゲートにはＶＤＤＧ電位が与えられて、電荷抜きトランジスタ５１はオンとなる。
つまり、上記電荷抜き回路５０では、装置の電源オフ時に、電荷抜きトランジスタ５１を半開き状態ではなく、完全なオン状態とすることができ、より確実にソースバスラインの電荷を抜くことができる。尚、上記図６の構成は、画素トランジスタがＮｃｈの場合に対応する構成であるが、画素トランジスタがＰｃｈの場合にも、同様の原理でもって、装置の電源オフ時に、電荷抜きトランジスタを完全なオン状態とすることができる。
また、上記説明における液晶表示装置では、画素トランジスタがＮｃｈの場合、装置の電源オフ時にＶＳＳの電位をＶＤＤＧ電位よりも先にＧＮＤレベルにすることで、画素の電荷を抜くことができる構成となっている。また、画素トランジスタがＰｃｈの場合は、ＶＤＤＧの電位をＶＳＳ電位よりも先にＧＮＤレベルにすることで、画素の電荷を抜くことができる構成となっている。
ここで、ＶＳＳの電位をＶＤＤＧ電位よりも先にＧＮＤレベルにする（もしくは、ＶＤＤＧの電位をＶＳＳ電位よりも先にＧＮＤレベルにする）ためには、液晶表示装置に通常備えられている電源制御部において、ソフト処理的に電源オフにかかるタイミングコントロールを行えば、容易に実現可能である。
しかしながら、上述のような電源制御部におけるタイミングコントロールは、装置の突発的な電源オフ（例えば、装置のバッテリがユーザによって誤って取り外された場合など）には対応し切れない可能性がある。装置の突発的な電源オフ時に、ＶＳＳの電位をＶＤＤＧ電位よりも先にＧＮＤレベルにする（もしくは、ＶＤＤＧの電位をＶＳＳ電位よりも先にＧＮＤレベルにする）には、例えば、図７に示すような構成を採ることが考えられる。
図７には、電源制御部６０と、該電源制御部６０から出力される３種類の電源電位ＶＳＳ、ＶＤＤ、およびＶＤＤＧを示している。電源制御部６０から出力される電源電位ＶＳＳ、ＶＤＤ、およびＶＤＤＧのそれぞれには、電源が突発的にオフとなった場合に、供給される電位が徐々に低下できるように、コンデンサ６１、６２、６３が接続されている。ここで、例えば、電源電位ＶＳＳに接続されるコンデンサ６１の容量を、他のコンデンサ６２および６３よりも小さくすれば、ＶＳＳの電位をＶＤＤＧ電位よりも先にＧＮＤレベルにすることができる。また、この効果は、装置の突発的な電源オフ時にも得られる。
尚、上記説明における液晶表示装置では、電荷抜き回路によってソースバスラインから逃がされた電荷は、共通電極ＴＣＯＭに逃がされるようになっている。しかしながら、本発明はこれに限定されるものではなく、電荷を逃がす先として十分な容量を持っているところであれば、共通電極ＴＣＯＭ以外に電荷を逃がしてもよい。
また、上記説明においては、例えば図２において、ＶＳＳの電位がＶＤＤＧの電位よりも先にＧＮＤレベルに到達する例が示されている（画素トランジスタ及び電荷抜きトランジスタがＮｃｈの場合）。図２の構成はその実現が容易であるが、本発明においては、電荷抜きトランジスタを介してソースバスラインから電荷が抜ける期間が存在するのであれば、ＶＳＳの電位がＶＤＤＧの電位よりも後にＧＮＤレベルに収束されてもよい。
ＶＳＳの電位がＶＤＤＧの電位よりも後にＧＮＤレベルに収束される場合の例を、図８および図９に示す。
まず、図８に示す例では、ＶＳＳの電位が一度ＧＮＤレベルよりも高い電位となった後に、再度ＧＮＤレベルに収束している。この例では、図２に示す例よりも、画素トランジスタ及び電荷抜きトランジスタがより開いた状態となるため、より効果的である。
また、図９に示す例では、ＶＳＳの電位がＧＮＤレベルに到達はしていなくても、少なくともＧＮＤレベルに近づくことで、画素トランジスタ及び電荷抜けトランジスタが半開き状態で電荷が抜ける時間が十分に存在するためソースバスラインから電荷を抜くことが可能である。
上記説明における液晶表示装置では、装置の電源オフ時に、画素トランジスタのオフ電位信号がオン電位信号よりも先にＧＮＤレベルの電位まで到達させられる。また、上記説明では、上記オフ電位信号およびオン電位信号は液晶表示パネルの外部から電源電位として入力されている場合を想定しており、上述の制御は液晶表示パネル外で行われる。しかしながら、液晶表示パネル内に電源回路を搭載している場合においても、該液晶表示パネル内に電源制御回路を具備すれば、本発明は適用可能である。すなわち、上記電源制御回路は、液晶表示装置の電源オフ時に、画素トランジスタのオン電位信号よりも先に、画素トランジスタのオフ電位信号をＧＮＤレベルの電位まで到達させるための電源制御を行う。以下に、液晶表示パネル内に電源回路を搭載している場合の実施形態について説明する。
液晶表示パネル内に電源回路を内蔵する場合、上記電源制御回路の一例を図１９に示す。図１９に示す回路では、液晶表示パネルに対して電源電位ＶＣＣおよび接地電位ＧＮＤのみが入力されており、該液晶表示パネル内の電源回路７１および７２によって、２種類の電源電位ＶＤＤＧおよぶＶＳＳを生成している。すなわち、電源回路７１は電源電位ＶＤＤＧを生成し、電源回路７２は電源電位ＶＳＳを生成する。
電源回路７１および７２は、電源電位ＶＣＣおよび接地電位ＧＮＤを入力とし、例えばチャージポンプを用いて電源電位ＶＤＤＧおよびＶＳＳを生成することができる。このようなチャージポンプは、容量に対して電荷の充電および放電を繰り返すことによって所望の電圧を生成するものである。図１９において、電源回路７１および７２に入力されている入力信号は、上記充放電の制御を行うためのものである。但し、本発明において電源回路７１および７２の種類は特に限定されるものではなく、上記チャージポンプ以外の電源回路（例えば、抵抗分割）も使用可能である。
尚、図１９では液晶表示パネル内で２種類の電源電位を生成する場合を例示しているが、場合によってはより多くの種類の電源電位を生成してもよい。今回は説明を簡素化するために、画素トランジスタの制御電圧ＶＤＤＧ及びＶＳＳのみを記載している。
電源回路７１および７２によって生成される電源電位ＶＤＤＧおよびＶＳＳは、例えば図１に示す回路の最終バッファ１７およびバッファ３２に入力される。そして、ＶＳＳの電位がＶＤＤＧの電位よりも先にＧＮＤレベルに上げられるようにすれば、上述した作用によって、装置の電源オフ時に画素の電荷抜きを迅速に行うことができる。
図１９に示す電源制御回路では、ＶＳＳの電位をＶＤＤＧの電位よりも先にＧＮＤレベルに落とすため、放電回路７３および７４を有している。放電回路７３は、電源回路７１が出力する電源電位ＶＤＤＧと設置電位ＧＮＤとの間に配置されている。また、放電回路７４は、電源回路７２が出力する電源電位ＶＳＳと設置電位ＧＮＤとの間に配置される。
放電回路７３および７４は基本的に同一の構成を有しており、図２０に示すように、スイッチ７７と該スイッチを制御するスイッチ制御回路７８とを含んで構成されている。放電回路７３および７４の動作は、液晶表示装置の電源オフ時にスイッチ７７を開き、電源オン時にはスイッチ７７が閉じている。すなわち、放電回路７３および７４は、液晶表示装置の電源オフ時に、スイッチ７７をオンにして放電回路７３および７４から電荷をＧＮＤに抜くものである。
上記放電回路７３および７４において、電源電位ＶＣＣを立ち下げた時には、各信号の電位がＧＮＤレベルとなる。このため、スイッチ７７をＰｃｈトランジスタで作成しておけば、ゲート電圧がＧＮＤレベルの時にスイッチ７７が開くことになり、液晶表示装置の電源オフ時にスイッチ７７を確実に開くことができる。
また、逆に液晶表示装置の電源がオンの時には、スイッチ７７に対してＨｉｇｈ信号（Ｐｃｈトランジスタのオフ電位）が必要となる。装置の電源オン時には、スイッチ７７を確実に閉じる必要があるため、場合によっては、スイッチ７７を制御する信号を入力信号レベルからレベルシフトする必要がある。図２０におけるスイッチ制御回路７８は、装置の電源オン時に、スイッチ７７を確実に閉じる入力信号を与えるために設けられている。
尚、上記説明では、スイッチ７７をＰｃｈトランジスタとしているが、本発明はこれに限定されるものではなく、Ｐｃｈ及びＮｃｈトランジスタの両方でスイッチ７７を構成することも可能である。
ここで、放電回路７３および７４における電荷を抜く能力を異ならせれば、図２に示すような電源制御が可能となる。具体的には、放電回路７４の方が放電回路７３よりも電荷を抜く能力が大きければ、ＶＳＳの電位をＶＤＤＧの電位よりも先にＧＮＤレベルに落とすことができる。
放電回路７３および７４における電荷を抜く能力を異ならせる方法の一つとして、放電回路７３および７４におけるスイッチ７７の能力を変えることが考えられる。すなわち、スイッチ７７は、液晶表示パネル内にトランジスタとして形成されるため、このトランジスタサイズを変えることでスイッチ７７の能力を変えることができる。
ここで、スイッチ７７を構成するトランジスタの平面図を図２１に示す。このトランジスタは、チャネル領域を含む半導体層７７ａの上にソース電極７７ｂ、ゲート電極７７ｃ、ドレイン電極７７ｄが配置されており、チャネル幅がＷ、チャネル長がＬである
トランジスタの能力は、チャネル幅Ｗが大きい場合は能力が大きくなり、チャネル長Ｌが小さい場合は能力が小さくなる。つまり放電回路７４のスイッチを構成しているトランジスタのチャネル幅Ｗを放電回路７３のスイッチを構成しているトランジスタのチャネル幅Ｗより大きくするか、放電回路７４のスイッチを構成しているトランジスタのチャネル長Ｌを放電回路７３のスイッチを構成しているトランジスタのチャネル長Ｌより小さくすればよい。
また、ＶＳＳの電位をＶＤＤＧの電位よりも先にＧＮＤレベルに落とすための方法は、スイッチ７７を構成するトランジスタの能力を変える以外にも、様々な方法が使用可能である。
例えば、放電回路のスイッチに接続する配線材料を変えることによっても、ＶＳＳの電位をＶＤＤＧの電位よりも先にＧＮＤレベルに落とすことができる。すなわち、放電回路７３のスイッチの配線を高抵抗配線にして、放電回路７４のスイッチの配線を低抵抗配線にすることにより、電荷の抜きやすさを変えることができ、図２のような電源制御を行うことが可能となる、
また、さらに他の方法として、液晶表示パネル内部の電源配線ＶＤＤＧに対して、電源配線ＶＳＳより大きな容量及び負荷を接続することで電荷の抜けるスピードを遅くし、図２のような電源制御を行うことも可能である。
また、図１９に示す電源制御回路では、電源回路７１および７２から出力される電源電圧ＶＤＤＧおよびＶＳＳとして安定した電圧を供給するために、平滑コンデンサ７５および７６を備えている。平滑コンデンサ７５および７６は、電源回路７１および７２を安定電源に接続するものであり、図１９では、電源回路７１および７２とＧＮＤとの間に平滑コンデンサ７５および７６がそれぞれ接続されている。
平滑コンデンサ７５および７６は、液晶表示パネル内部に配置する構成に限定されず、液晶表示パネル外部に配置される場合も考えられる。但し、平滑コンデンサ７５および７６の容量を液晶表示パネル内に作成する場合には、相当の面積を必要とする。このため、平滑コンデンサ７５および７６を液晶表示パネル外部に配置すれば、パネルの小型化の面で有利である。
尚、電源回路７１および７２に含まれるコンデンサ（電源回路７１および７２をチャージポンプで構成する場合）は、液晶表示パネル内部にあってもよく、液晶表示パネル外部にあってもよい。すなわち、電源回路７１および７２に含まれるコンデンサを液晶表示パネル外部に配置する場合は、チャージポンプの充放電を制御する回路部分のみが液晶表示パネル内に含まれることになる。
また、平滑コンデンサ７５および７６が接続される安定電源はＧＮＤの例に限定されるものではなく、他の安定電源（例えば、ＶＣＣ）に接続してもよい（図２２参照）。
このように、平滑コンデンサ７５および７６を備える構成では、液晶表示装置のオフ時には、放電回路７４は平滑コンデンサ７５および７６に保持されている電荷をも抜くことになる。このため、ＶＤＤＧ−ＧＮＤ間に接続される平滑コンデンサ７５の容量を、ＶＤＶＳＳ−ＧＮＤ間に接続される平滑コンデンサ７６の容量よりも大きくすることにより、装置の電源オフ時にＶＤＤＧの立ち下げスピードを遅くすることが可能となる。よって、図２のような電源制御を行うことが可能である。
図１９の回路構成では、放電回路７３はＶＤＤＧ配線とＧＮＤ配線との間に接続され、放電回路７４はＶＳＳ配線とＧＮＤ配線との間に接続されているが、放電回路７３および７４の接続は上記例に限定されるものでない。例えば、図２３で示すように、放電回路７９をＶＤＤＧ配線とＧＮＤ配線との間に接続し、放電回路８０をＶＳＳ配線とＶＤＤＧ配線との間に接続することも可能である。
図２３に示すような放電回路の接続方法とした場合、装置の電源オフ時のＶＤＤＧ及びＶＳＳの振る舞いを、図２４のように制御することができる。図２４に示すような電源制御を行うためには、ＶＤＤＧ−ＧＮＤ間の平滑コンデンサ７５をＶＳＳ−ＧＮＤ間の平滑コンデンサ７６よりも大きな容量としたり、液晶表示パネル内部の電源配線ＶＤＤＧに電源配線ＶＳＳよりも大きな容量や負荷を接続したりすればよい。
図２４に示すような電源制御を行うと、装置の電源オフ時に放電回路８０によりＶＳＳはＧＮＤを超えてＶＤＤＧに引っ張られる。ＶＳＳがＧＮＤよりもＯＮ電位に近づくため、図２に示す電源制御よりも図８に示す電源制御に近くなり、画素電極の電荷抜きに効果的な制御を行うことが可能となる。
尚、図１９や図２３に示した電源制御回路の構成は、図１に示す構成に対応して適用可能であるが、もちろん本発明はこれに限定されるものではない。すなわち、図１３のように画素トランジスタがＰｃｈ、サンプリングトランジスタがＮｃｈで構成されている場合や、図１５、１６のようにサンプリングトランジスタが両チャネルのトランジスタで構成されている場合の電源制御でも、上記同様な方法で制御可能である。
本発明に係るアクティブマトリクス型液晶表示装置は、以上のように、複数のソースバスラインと複数のゲートバスラインとを有し、上記ソースバスラインとゲートバスラインとの交点ごとに、画素トランジスタを介して接続された画素を備えたアクティブマトリクス型液晶表示装置において、各ソースバスラインに、上記画素トランジスタと同極性であり、そのゲートに該画素トランジスタのオフ電位信号が与えられる電荷抜きトランジスタを備えている。
上記の構成によれば、各ソースラインには、上記画素トランジスタと同極性であり、そのゲートに該画素トランジスタのオフ電位信号が与えられる電荷抜きトランジスタが備えられる。このため、画素からソースバスラインへ抜けた電荷がサンプリングトランジスタを通って抜けきれない場合であっても、上記電荷抜きトランジスタを通して逃がすことが可能となる。
また、画素トランジスタおよび画素抜きトランジスタを半開きとするためには、特別な制御信号が必要とされないため、簡易な構成にて画素の電荷抜きが実行できる。
また、上記アクティブマトリクス型液晶表示装置では、アクティブマトリクス型液晶表示装置の電源オフ時には、画素トランジスタのオン電位信号よりも先に、上記オフ電位信号がＧＮＤレベルの電位まで到達させられることを特徴としている。
上記の構成によれば、上記アクティブマトリクス型液晶表示装置の電源オフ時には、画素トランジスタのオン電位信号よりも先に、上記オフ電位信号がＧＮＤレベルの電位まで到達させられる。
そして、画素トランジスタのオフ電位信号がＧＮＤレベルの電位まで到達させられることで、上記画素トランジスタは半開き状態（完全なオン状態ではないが、ある程度の導通性は有する状態）となる。また、電荷抜きトランジスタも同様に、半開き状態となる。このため、各画素に蓄積されている電荷は、画素トランジスタおよび電荷抜きトランジスタを介して外部に逃げることが可能な状態となり、装置の電源オフ時における画素の電荷抜きが行える。
また、本発明に係る他のアクティブマトリクス型液晶表示装置は、複数のソースバスラインと複数のゲートバスラインとを有し、上記ソースバスラインとゲートバスラインとの交点ごとに、画素トランジスタを介して接続された画素を備えたアクティブマトリクス型液晶表示装置において、各ソースバスラインに備えられ、上記画素トランジスタと同極性である電荷抜きトランジスタと、上記画素トランジスタのオン電位信号とオフ電位信号とからゲート制御電位を生成し、生成された上記ゲート制御電位を上記電荷抜きトランジスタのゲートに与える電位制御手段とを有しており、上記電位制御手段によって生成されるゲート制御電位は、該アクティブマトリクス型液晶表示装置の動作中は、上記電荷抜きトランジスタをオフする電位であり、該アクティブマトリクス型液晶表示装置の電源オフ時には、画素トランジスタのオン電位信号よりも先に、上記オフ電位信号がＧＮＤレベルの電位まで到達させられることにより、上記電荷抜きトランジスタをオンする電位に変化する。
上記の構成によれば、各ソースラインには、上記画素トランジスタと同極性の電荷抜きトランジスタが備えられ、該電荷抜きトランジスタのゲートには、電位制御手段によって生成されるゲート制御電位が与えられる。そして、該アクティブマトリクス型液晶表示装置の電源オフ時には、画素トランジスタのオン電位信号よりも先に、上記オフ電位信号がＧＮＤレベルの電位まで到達させられる。
そして、画素トランジスタのオフ電位信号がＧＮＤレベルの電位まで到達させられることで、上記画素トランジスタは半開き状態となる。また、電荷抜きトランジスタにおいては、上記ゲート制御電位が、上記電荷抜きトランジスタをオンする電位に変化する。このため、各画素に蓄積されている電荷は、画素トランジスタおよび電荷抜きトランジスタを介して外部に逃げることが可能な状態となり、装置の電源オフ時における画素の電荷抜きが行える。特に、電荷抜きトランジスタが半開きではなく、完全なオン状態となることで、ソースバスラインからの電荷を確実に逃がすことができる。
また、画素トランジスタを半開きとし、かつ、画素抜きトランジスタをオン状態とするためには、特別な制御信号が必要とされないため、簡易な構成にて画素の電荷抜きが実行できる。
また、上記アクティブマトリクス型液晶表示装置は、上記電荷抜きトランジスタのゲートには、該電荷抜きトランジスタを制御する第１のバッファが接続されており、各ゲートバスラインには、画素トランジスタを制御する第２のバッファが接続されており、上記第１のバッファは、上記第２のバッファと同じサイズ及び電源関係を有する構成とすることが好ましい。
上記の構成によれば、制御系のトラブル等により上記オン電位信号およびオフ電位信号が制御できなくなった場合などに、上記第１のバッファおよび第２のバッファの出力は、上記オン電位信号およびオフ電位信号の中間電位に近くなる（通常、ＧＮＤ電位に近くなる）。このため、制御系のトラブル等が起きた場合でも、画素トランジスタと電荷抜きトランジスタが同一の挙動を示す。つまり、画素トランジスタが半開き状態となる時には、電荷抜きトランジスタも確実に半開き状態となり、画素の電荷を逃がすことができる、といった利点がある。
また、上記アクティブマトリクス型液晶表示装置は、上記各ソースバスラインは、上記電荷抜きトランジスタを介して共通電極と接続されていることが好ましい。
上記の構成によれば、画素から抜かされた電荷は、共通電極へ送られることになり、画素の液晶に印加される電位差を確実に解消することができる。
また、上記アクティブマトリクス型液晶表示装置は、アクティブマトリクス型液晶表示装置の電源オフ時に、画素トランジスタのオン電位信号よりも先に、画素トランジスタのオフ電位信号をＧＮＤレベルの電位まで到達させる電源制御回路を液晶表示パネルに内蔵している構成とすることができる。
上記の構成によれば、上記オフ電位信号およびオン電位信号が、液晶表示パネルの外部から電源電位として入力されずに、液晶表示パネル内で生成される場合であっても、上記電源制御回路によって上述の電源制御が行える。これにより、特別な制御信号を必要とせずに、簡易な構成にて画素の電荷抜きが実行できる。
また、上記アクティブマトリクス型液晶表示装置では、上記電源制御回路は、画素トランジスタのオン電位信号を生成する第１の電源回路と、画素トランジスタのオフ電位信号を生成する第２の電源回路と、アクティブマトリクス型液晶表示装置の電源オフ時に、上記第１の電源回路の電荷を抜く第１の放電回路と、アクティブマトリクス型液晶表示装置の電源オフ時に、上記第２の電源回路の電荷を抜く第２の放電回路とを備えており、上記第１および第２の放電回路は、トランジスタからなるスイッチのオン・オフ制御によって記第１および第２の電源回路の電荷を抜くものであって、該第１および第２の放電回路におけるトランジスタサイズを異ならせることによって、画素トランジスタのオン電位信号よりも先に、画素トランジスタのオフ電位信号をＧＮＤレベルの電位まで到達させる構成とすることができる。
上記の構成によれば、第１および第２の放電回路におけるトランジスタサイズが異ならせることにより（例えば、第２の放電回路のスイッチを構成しているトランジスタのチャネルＷを第１の放電回路のスイッチを構成しているトランジスタのチャネル幅より大きくするか、第２の放電回路のスイッチを構成しているトランジスタのチャネル長を第１の放電回路のスイッチを構成しているトランジスタのチャネル長より小さくすることにより）、第２の電源回路の電荷を第１の電源回路の電荷よりも早く抜くことができる。すなわち、画素トランジスタのオン電位信号よりも先に、画素トランジスタのオフ電位信号をＧＮＤレベルの電位まで到達させることができる。
また、上記アクティブマトリクス型液晶表示装置では、上記電源制御回路は、画素トランジスタのオン電位信号を生成する第１の電源回路と、画素トランジスタのオフ電位信号を生成する第２の電源回路と、アクティブマトリクス型液晶表示装置の電源オフ時に、上記第１の電源回路の電荷を抜く第１の放電回路と、アクティブマトリクス型液晶表示装置の電源オフ時に、上記第２の電源回路の電荷を抜く第２の放電回路とを備えており、上記第１および第２の放電回路に接続される配線負荷を異ならせることによって、画素トランジスタのオン電位信号よりも先に、画素トランジスタのオフ電位信号をＧＮＤレベルの電位まで到達させる構成とすることができる。
上記の構成によれば、上記第１および第２の放電回路に接続される配線負荷を異ならせることによって（例えば、第１の放電回路のスイッチの配線を高抵抗配線にし、第２の放電回路のスイッチの配線を低抵抗配線にすることによって）、第２の電源回路の電荷を第１の電源回路の電荷よりも早く抜くことができる。すなわち、画素トランジスタのオン電位信号よりも先に、画素トランジスタのオフ電位信号をＧＮＤレベルの電位まで到達させることができる。
また、上記アクティブマトリクス型液晶表示装置では、上記電源制御回路は、画素トランジスタのオン電位信号を生成する第１の電源回路と、画素トランジスタのオフ電位信号を生成する第２の電源回路と、アクティブマトリクス型液晶表示装置の電源オフ時に、上記第１の電源回路の電荷を抜く第１の放電回路と、アクティブマトリクス型液晶表示装置の電源オフ時に、上記第２の電源回路の電荷を抜く第２の放電回路とを備えており、上記第１および第２の電源回路に接続される液晶表示パネル内部の容量及び負荷を異ならせることによって、画素トランジスタのオン電位信号よりも先に、画素トランジスタのオフ電位信号をＧＮＤレベルの電位まで到達させる構成とすることができる。
上記の構成によれば、上記第１および第２の電源回路に接続される液晶表示パネル内部の容量及び負荷を異ならせることによって（例えば、第１の電源回路に接続されて上記オン電位信号を出力する配線に対して、第２の電源回路に接続されて上記オフ電位信号を出力する配線よりも大きな容量及び負荷を接続することによって）、第２の電源回路の電荷を第１の電源回路の電荷よりも早く抜くことができる。すなわち、画素トランジスタのオン電位信号よりも先に、画素トランジスタのオフ電位信号をＧＮＤレベルの電位まで到達させることができる。
本発明は上述した各実施の形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能である。すなわち、請求項で示した範囲で適宜変更した技術的手段を組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。

Claims (11)

  1. 複数のソースバスラインと複数のゲートバスラインとを有し、上記ソースバスラインとゲートバスラインとの交点ごとに、画素トランジスタを介して接続された画素を備えたアクティブマトリクス型液晶表示装置において、
    各ソースバスラインに、上記画素トランジスタと同極性であり、そのゲートに常に該画素トランジスタのオフ電位信号が与えられていると共に、上記オフ電位信号がＧＮＤレベルとなった時に半開き状態となって上記ソースバスラインの電荷を逃がす電荷抜きトランジスタを備えており、
    アクティブマトリクス型液晶表示装置の電源オフ時に、画素トランジスタのオン電位信号よりも先に、画素トランジスタのオフ電位信号をＧＮＤレベルの電位まで到達させる電源制御回路を備え、
    上記電荷抜きトランジスタのゲートには、第１のバッファを介して、上記オフ電位信号が常に与えられるものであり、
    上記画素トランジスタのゲートには、第２のバッファを介して、上記オフ電位信号および上記オン電位信号の一方が選択的に与えられるものであり、
    上記第１のバッファは、上記第２のバッファと同じ駆動能力及び駆動電源を有することを特徴とするアクティブマトリクス型液晶表示装置。
  2. 複数のソースバスラインと複数のゲートバスラインとを有し、上記ソースバスラインとゲートバスラインとの交点ごとに、画素トランジスタを介して接続された画素を備えたアクティブマトリクス型液晶表示装置において、
    各ソースバスラインに、上記画素トランジスタと同極性であり、そのゲートに常に該画素トランジスタのオフ電位信号が与えられていると共に、上記オフ電位信号がＧＮＤレベルとなった時に半開き状態となって上記ソースバスラインの電荷を逃がす電荷抜きトランジスタを備えており、
    アクティブマトリクス型液晶表示装置の電源オフ時に、画素トランジスタのオン電位信号よりも先に、画素トランジスタのオフ電位信号をＧＮＤレベルの電位まで到達させる電源制御回路を備え、
    上記電源制御回路は、
    画素トランジスタのオン電位信号を生成する第１の電源回路と、
    画素トランジスタのオフ電位信号を生成する第２の電源回路と、
    液晶表示パネルに内蔵されており、アクティブマトリクス型液晶表示装置の電源オフ時に、上記第１の電源回路の電荷を抜く第１の放電回路と、
    上記液晶表示パネルに内蔵されており、アクティブマトリクス型液晶表示装置の電源オフ時に、上記第２の電源回路の電荷を抜く第２の放電回路とを備えており、
    上記第１および第２の放電回路は、トランジスタからなるスイッチのオン・オフ制御によって記第１および第２の電源回路の電荷を抜くものであって、該第１および第２の放電回路におけるトランジスタサイズを異ならせることによって、画素トランジスタのオン電位信号よりも先に、画素トランジスタのオフ電位信号をＧＮＤレベルの電位まで到達させることを特徴とするアクティブマトリクス型液晶表示装置。
  3. 複数のソースバスラインと複数のゲートバスラインとを有し、上記ソースバスラインとゲートバスラインとの交点ごとに、画素トランジスタを介して接続された画素を備えたアクティブマトリクス型液晶表示装置において、
    各ソースバスラインに、上記画素トランジスタと同極性であり、そのゲートに常に該画素トランジスタのオフ電位信号が与えられていると共に、上記オフ電位信号がＧＮＤレベルとなった時に半開き状態となって上記ソースバスラインの電荷を逃がす電荷抜きトランジスタを備えており、
    アクティブマトリクス型液晶表示装置の電源オフ時に、画素トランジスタのオン電位信号よりも先に、画素トランジスタのオフ電位信号をＧＮＤレベルの電位まで到達させる電源制御回路を備え、
    上記電源制御回路は、
    画素トランジスタのオン電位信号を生成する第１の電源回路と、
    画素トランジスタのオフ電位信号を生成する第２の電源回路と、
    液晶表示パネルに内蔵され、アクティブマトリクス型液晶表示装置の電源オフ時に、上記第１の電源回路の電荷を抜く第１の放電回路と、
    上記液晶表示パネルに内蔵され、アクティブマトリクス型液晶表示装置の電源オフ時に、上記第２の電源回路の電荷を抜く第２の放電回路とを備えており、
    上記第１および第２の放電回路は、トランジスタからなるスイッチのオン・オフ制御によって記第１および第２の電源回路の電荷を抜くものであって、上記第１および第２の放電回路におけるトランジスタに接続される配線の負荷を異ならせることによって、画素トランジスタのオン電位信号よりも先に、画素トランジスタのオフ電位信号をＧＮＤレベルの電位まで到達させることを特徴とするアクティブマトリクス型液晶表示装置。
  4. 複数のソースバスラインと複数のゲートバスラインとを有し、上記ソースバスラインとゲートバスラインとの交点ごとに、画素トランジスタを介して接続された画素を備えたアクティブマトリクス型液晶表示装置において、
    各ソースバスラインに、上記画素トランジスタと同極性であり、そのゲートに常に該画素トランジスタのオフ電位信号が与えられていると共に、上記オフ電位信号がＧＮＤレベルとなった時に半開き状態となって上記ソースバスラインの電荷を逃がす電荷抜きトランジスタを備えており、
    アクティブマトリクス型液晶表示装置の電源オフ時に、画素トランジスタのオン電位信号よりも先に、画素トランジスタのオフ電位信号をＧＮＤレベルの電位まで到達させる電源制御回路を備え、
    上記電源制御回路は、
    画素トランジスタのオン電位信号を生成する第１の電源回路と、
    画素トランジスタのオフ電位信号を生成する第２の電源回路と、
    液晶表示パネルに内蔵され、アクティブマトリクス型液晶表示装置の電源オフ時に、上記第１の電源回路の電荷を抜く第１の放電回路と、
    上記液晶表示パネルに内蔵され、アクティブマトリクス型液晶表示装置の電源オフ時に、上記第２の電源回路の電荷を抜く第２の放電回路とを備えており、
    上記第１および第２の電源回路に接続される容量及び負荷を異ならせることによって、画素トランジスタのオン電位信号よりも先に、画素トランジスタのオフ電位信号をＧＮＤレベルの電位まで到達させることを特徴とするアクティブマトリクス型液晶表示装置。
  5. 複数のソースバスラインと複数のゲートバスラインとを有し、上記ソースバスラインとゲートバスラインとの交点ごとに、画素トランジスタを介して接続された画素を備えたアクティブマトリクス型液晶表示装置において、
    各ソースバスラインに、上記画素トランジスタと同極性であり、そのゲートに常に該画素トランジスタのオフ電位信号が与えられていると共に、上記オフ電位信号がＧＮＤレベルとなった時に半開き状態となって上記ソースバスラインの電荷を逃がす電荷抜きトランジスタを備えており、
    アクティブマトリクス型液晶表示装置の電源オフ時に、画素トランジスタのオン電位信号よりも先に、画素トランジスタのオフ電位信号をＧＮＤレベルの電位まで到達させる電源制御回路を備え、
    上記電源制御回路は、
    画素トランジスタのオン電位信号を生成する第１の電源回路と、
    画素トランジスタのオフ電位信号を生成する第２の電源回路と、
    液晶表示パネルに内蔵され、アクティブマトリクス型液晶表示装置の電源オフ時に、上記第１の電源回路の電荷を抜く第１の放電回路と、
    上記液晶表示パネルに内蔵され、アクティブマトリクス型液晶表示装置の電源オフ時に、上記第２の電源回路の電荷を抜く第２の放電回路と、
    上記液晶表示パネルの外部に接続され、上記第１および第２の電源回路から出力される信号電圧を安定させる平滑コンデンサとを備えており、
    上記平滑コンデンサの容量を異ならせることによって、画素トランジスタのオン電位信号よりも先に、画素トランジスタのオフ電位信号をＧＮＤレベルの電位まで到達させることを特徴とするアクティブマトリクス型液晶表示装置。
  6. 複数のソースバスラインと複数のゲートバスラインとを有し、上記ソースバスラインとゲートバスラインとの交点ごとに、画素トランジスタを介して接続された画素を備えたアクティブマトリクス型液晶表示装置において、
    各ソースバスラインに備えられ、上記画素トランジスタと同極性である電荷抜きトランジスタと、
    上記画素トランジスタのオン電位信号とオフ電位信号との一方を選択的に出力することでゲート制御電位を生成し、生成された上記ゲート制御電位を上記電荷抜きトランジスタのゲートに与える電位制御手段と、
    アクティブマトリクス型液晶表示装置の電源オフ時に、画素トランジスタのオン電位信号よりも先に、画素トランジスタのオフ電位信号をＧＮＤレベルの電位まで到達させる電源制御回路とを備え、
    上記電位制御手段は、
    該アクティブマトリクス型液晶表示装置の動作中は、上記画素トランジスタのオフ電位信号を上記ゲート制御電位として上記電荷抜きトランジスタをオフし、
    該アクティブマトリクス型液晶表示装置の電源オフ時には、画素トランジスタのオン電位信号よりも先に、上記オフ電位信号がＧＮＤレベルの電位まで到達させられることにより、上記ゲート制御電位を画素トランジスタのオン電位信号に変化させて電荷抜きトランジスタをオンさせるものであり、
    上記電源制御回路は、
    画素トランジスタのオン電位信号を生成する第１の電源回路と、
    画素トランジスタのオフ電位信号を生成する第２の電源回路と、
    液晶表示パネルに内蔵されており、アクティブマトリクス型液晶表示装置の電源オフ時に、上記第１の電源回路の電荷を抜く第１の放電回路と、
    上記液晶表示パネルに内蔵されており、アクティブマトリクス型液晶表示装置の電源オフ時に、上記第２の電源回路の電荷を抜く第２の放電回路とを備えており、
    上記第１および第２の放電回路は、トランジスタからなるスイッチのオン・オフ制御によって記第１および第２の電源回路の電荷を抜くものであって、該第１および第２の放電回路におけるトランジスタサイズを異ならせることによって、画素トランジスタのオン電位信号よりも先に、画素トランジスタのオフ電位信号をＧＮＤレベルの電位まで到達させることを特徴とするアクティブマトリクス型液晶表示装置。
  7. 複数のソースバスラインと複数のゲートバスラインとを有し、上記ソースバスラインとゲートバスラインとの交点ごとに、画素トランジスタを介して接続された画素を備えたアクティブマトリクス型液晶表示装置において、
    各ソースバスラインに備えられ、上記画素トランジスタと同極性である電荷抜きトランジスタと、
    上記画素トランジスタのオン電位信号とオフ電位信号との一方を選択的に出力することでゲート制御電位を生成し、生成された上記ゲート制御電位を上記電荷抜きトランジスタのゲートに与える電位制御手段と、
    アクティブマトリクス型液晶表示装置の電源オフ時に、画素トランジスタのオン電位信号よりも先に、画素トランジスタのオフ電位信号をＧＮＤレベルの電位まで到達させる電源制御回路とを備え、
    上記電位制御手段は、
    該アクティブマトリクス型液晶表示装置の動作中は、上記画素トランジスタのオフ電位信号を上記ゲート制御電位として上記電荷抜きトランジスタをオフし、
    該アクティブマトリクス型液晶表示装置の電源オフ時には、画素トランジスタのオン電位信号よりも先に、上記オフ電位信号がＧＮＤレベルの電位まで到達させられることにより、上記ゲート制御電位を画素トランジスタのオン電位信号に変化させて電荷抜きトランジスタをオンさせるものであり、
    上記電源制御回路は、
    画素トランジスタのオン電位信号を生成する第１の電源回路と、
    画素トランジスタのオフ電位信号を生成する第２の電源回路と、
    液晶表示パネルに内蔵され、アクティブマトリクス型液晶表示装置の電源オフ時に、上記第１の電源回路の電荷を抜く第１の放電回路と、
    上記液晶表示パネルに内蔵され、アクティブマトリクス型液晶表示装置の電源オフ時に、上記第２の電源回路の電荷を抜く第２の放電回路とを備えており、
    上記第１および第２の放電回路は、トランジスタからなるスイッチのオン・オフ制御によって記第１および第２の電源回路の電荷を抜くものであって、上記第１および第２の放電回路におけるトランジスタに接続される配線の負荷を異ならせることによって、画素トランジスタのオン電位信号よりも先に、画素トランジスタのオフ電位信号をＧＮＤレベルの電位まで到達させることを特徴とするアクティブマトリクス型液晶表示装置。
  8. 複数のソースバスラインと複数のゲートバスラインとを有し、上記ソースバスラインとゲートバスラインとの交点ごとに、画素トランジスタを介して接続された画素を備えたアクティブマトリクス型液晶表示装置において、
    各ソースバスラインに備えられ、上記画素トランジスタと同極性である電荷抜きトランジスタと、
    上記画素トランジスタのオン電位信号とオフ電位信号との一方を選択的に出力することでゲート制御電位を生成し、生成された上記ゲート制御電位を上記電荷抜きトランジスタのゲートに与える電位制御手段と、
    アクティブマトリクス型液晶表示装置の電源オフ時に、画素トランジスタのオン電位信号よりも先に、画素トランジスタのオフ電位信号をＧＮＤレベルの電位まで到達させる電源制御回路とを備え、
    上記電位制御手段は、
    該アクティブマトリクス型液晶表示装置の動作中は、上記画素トランジスタのオフ電位信号を上記ゲート制御電位として上記電荷抜きトランジスタをオフし、
    該アクティブマトリクス型液晶表示装置の電源オフ時には、画素トランジスタのオン電位信号よりも先に、上記オフ電位信号がＧＮＤレベルの電位まで到達させられることにより、上記ゲート制御電位を画素トランジスタのオン電位信号に変化させて電荷抜きトランジスタをオンさせるものであり、
    上記電源制御回路は、
    画素トランジスタのオン電位信号を生成する第１の電源回路と、
    画素トランジスタのオフ電位信号を生成する第２の電源回路と、
    液晶表示パネルに内蔵され、アクティブマトリクス型液晶表示装置の電源オフ時に、上記第１の電源回路の電荷を抜く第１の放電回路と、
    上記液晶表示パネルに内蔵され、アクティブマトリクス型液晶表示装置の電源オフ時に、上記第２の電源回路の電荷を抜く第２の放電回路とを備えており、
    上記第１および第２の電源回路に接続される容量及び負荷を異ならせることによって、画素トランジスタのオン電位信号よりも先に、画素トランジスタのオフ電位信号をＧＮＤレベルの電位まで到達させることを特徴とするアクティブマトリクス型液晶表示装置。
  9. 複数のソースバスラインと複数のゲートバスラインとを有し、上記ソースバスラインとゲートバスラインとの交点ごとに、画素トランジスタを介して接続された画素を備えたアクティブマトリクス型液晶表示装置において、
    各ソースバスラインに備えられ、上記画素トランジスタと同極性である電荷抜きトランジスタと、
    上記画素トランジスタのオン電位信号とオフ電位信号との一方を選択的に出力することでゲート制御電位を生成し、生成された上記ゲート制御電位を上記電荷抜きトランジスタのゲートに与える電位制御手段と、
    アクティブマトリクス型液晶表示装置の電源オフ時に、画素トランジスタのオン電位信号よりも先に、画素トランジスタのオフ電位信号をＧＮＤレベルの電位まで到達させる電源制御回路とを備え、
    上記電位制御手段は、
    該アクティブマトリクス型液晶表示装置の動作中は、上記画素トランジスタのオフ電位信号を上記ゲート制御電位として上記電荷抜きトランジスタをオフし、
    該アクティブマトリクス型液晶表示装置の電源オフ時には、画素トランジスタのオン電位信号よりも先に、上記オフ電位信号がＧＮＤレベルの電位まで到達させられることにより、上記ゲート制御電位を画素トランジスタのオン電位信号に変化させて電荷抜きトランジスタをオンさせるものであり、
    上記電源制御回路は、
    画素トランジスタのオン電位信号を生成する第１の電源回路と、
    画素トランジスタのオフ電位信号を生成する第２の電源回路と、
    液晶表示パネルに内蔵され、アクティブマトリクス型液晶表示装置の電源オフ時に、上記第１の電源回路の電荷を抜く第１の放電回路と、
    上記液晶表示パネルに内蔵され、アクティブマトリクス型液晶表示装置の電源オフ時に、上記第２の電源回路の電荷を抜く第２の放電回路と、
    上記液晶表示パネルの外部に接続され、上記第１および第２の電源回路から出力される信号電圧を安定させる平滑コンデンサとを備えており、
    上記平滑コンデンサの容量を異ならせることによって、画素トランジスタのオン電位信号よりも先に、画素トランジスタのオフ電位信号をＧＮＤレベルの電位まで到達させることを特徴とするアクティブマトリクス型液晶表示装置。
  10. 上記各ソースバスラインは、上記電荷抜きトランジスタを介して液晶表示パネルの共通電極と接続されていることを特徴とする請求項１から９の何れか１項に記載のアクティブマトリクス型液晶表示装置。
  11. 上記電源制御回路の少なくとも一部を液晶表示パネルに内蔵していることを特徴とする請求項２から９の何れか１項に記載のアクティブマトリクス型液晶表示装置。
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