WO2007007768A1 - アクティブマトリクス型液晶表示装置およびその駆動方法 - Google Patents

アクティブマトリクス型液晶表示装置およびその駆動方法 Download PDF

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WO2007007768A1
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liquid crystal
crystal display
potential
transistor
display device
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Etsuo Yamamoto
Yuhichiroh Murakami
Yasushi Sasaki
Seijirou Gyouten
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Sharp Kabushiki Kaisha
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    • G09G3/3685—Details of drivers for data electrodes
    • G09G3/3688—Details of drivers for data electrodes suitable for active matrices only

Definitions

  • the present invention relates to an active matrix liquid crystal display device.
  • the display element is a capacitive element, and a voltage is applied between electrodes arranged to sandwich the liquid crystal layer, and the transmittance of the liquid crystal layer is controlled for each pixel. Display is performed.
  • the pixel electrode is connected to the source bus line via a switching element (pixel transistor), and the pixel is held in the non-selection period by turning off the switching element. Is done.
  • FIG. 10 shows a configuration of one line of the source bus line 101 in the active matrix liquid crystal display device.
  • each pixel 103 is connected to the source bus line 101 via the pixel transistor 104. That is, the pixel electrode in each pixel 103 is connected to the drain of the pixel transistor 104, and the pixel transistor 104 A source bus line 101 is connected to the source. Further, the gate of the pixel transistor 104 is connected to the gate bus line 102.
  • FIG. 10 it is conceivable that the potential of VSS is dropped to GND before the potential of VDD in order to quickly remove the charge of the pixel electrode when the liquid crystal display device is turned off.
  • Figure 11 shows the process in which the VSS and VDD potentials drop to GND when the LCD is turned off.
  • the pixel transistor 104 to which the VSS potential scanning signal is applied is half-opened (completely turned on) However, it has a certain degree of conductivity. As a result, the charge charged in the pixel 103 can be released to the source bus line via the pixel transistor 104.
  • the pixel transistor 104 and the sampling transistor 105 are transistors of the same polarity (in FIG. 10, the pixel transistor 104 and the sampling transistor 105 are both Nch)
  • the potential of VSS is set to GND.
  • the transistor 105 is also half open. As a result, the charge released to the source bus line is released to the outside through the sampling transistor 105.
  • Patent Document 1 and Patent Document 2 disclose a method of removing charges from the pixel electrode when the power of the active matrix liquid crystal display device is turned off by another method.
  • each source bus line is connected to a common communication power source via a CMOS FET, and when the liquid crystal display device is turned off, the active elements (pixel transistors) of all the pixels.
  • a method is disclosed in which the CMOS FET is turned on and a common signal potential is supplied to each source bus line to eliminate the potential difference between the pixels.
  • Patent Document 2 discloses that when the liquid crystal display device is powered off, the active elements of all the pixels are displayed. A method is disclosed in which a child (pixel transistor) is turned on and a common signal potential is applied to each source bus line from a source driver.
  • Patent Document 1 Japanese Patent Publication “JP 2000-347627 (published on December 15, 2000)”
  • Patent Document 2 Japanese Patent Publication “JP 2004-45785 (published on February 12, 2004)” Disclosure of Invention
  • FIG. 12 shows a case where the pixel transistor 114 and the sampling transistor 115 are configured with transistors having different polarities. That is, in the configuration of FIG. 12, the pixel transistor 104 is Nch, but the sampling transistor 115 is Pch.
  • a period in which the pixel transistor 114 is half-opened can be obtained as in the configuration in FIG. 10 by dropping the potential of VSS to GND before the potential of VDD.
  • the sampling transistor 115 is also turned on at the same time.
  • the sampling transistor 115 is configured by Pch, and when the VSS potential rises to the GND level, the ON signal level of the control signal of the sampling transistor 115 rises and the sampling transistor 115 is difficult to conduct. Become. Therefore, when the power is turned off, the charge source bus line 101 that has left the pixel 103 cannot be disconnected, and a potential is applied to the liquid crystal layer of the pixel 103, causing image distortion.
  • the control signal of the sampling transistor 125 Since the ON signal level of the sampling transistor decreases, the sampling transistor 125 is less likely to be conductive.
  • FIG. 15 and FIG. 16 show the case where the sampling transistor is formed by an Nch sampling transistor 135A and a Pch sampling transistor 135B.
  • the final buffer 136A is connected to the gate of the sampling transistor 135A
  • the final buffer 136B is connected to the gate of the sampling transistor 135B.
  • FIG. 15 shows a configuration including an Nch pixel transistor 104
  • FIG. 16 shows a configuration including a Pch pixel transistor 124.
  • the pixel transistor 104 since the pixel transistor 104 is Nch, the pixel transistor 104 is half-opened by raising the potential of GVSS that gives the low level of the pixel transistor 104 to the GND level before the potential of VDD. It can be.
  • the sampling transistor 135A does not increase the potential of the same polarity (Nch) as that of the pixel transistor 104 to the GND level like GVSS. For this reason, as shown in FIG. 17, there is a period in which the Nch sampling transistor 135A force cannot completely drain the pixel charge. In other words, there is a period in which the charge that has escaped to the pixel power source bus line cannot pass through the sampling transistor.
  • the polarity of the pixel transistor and the sampling transistor and the condition of the power supply potential of the signal for controlling on / off of these transistors depend on the consumption of the liquid crystal display device. Since it also affects the power characteristics, etc., it is determined by taking various factors into account, and cannot be determined only by considering pixel charge leakage. Therefore, a normal active matrix liquid crystal display device cannot be set to obtain the effect of charge removal when the power is turned off as shown in FIG. There are many cases.
  • the present invention has been made in view of the above-described problems, and an object of the present invention is to provide a simple signal that does not require a control signal for draining pixels when the liquid crystal display device is powered off. An object of the present invention is to realize a liquid crystal display device capable of removing charge from a pixel with a configuration.
  • an active matrix liquid crystal display device has a plurality of source bus lines and a plurality of gate bus lines, and each intersection of the source nose lines and the gate bus lines.
  • each source bus line has the same polarity as the pixel transistor, and an off-potential signal of the pixel transistor is applied to the gate. It is characterized by comprising a charge removal transistor.
  • each source line is provided with a charge removal transistor that has the same polarity as the pixel transistor and is supplied with an off-potential signal of the pixel transistor at its gate. For this reason, even if the pixel power does not pass through the sampling transistor, the charge that has flowed out to the source bus line can be released through the charge removal transistor.
  • another active matrix type liquid crystal display device has a plurality of source bus lines and a plurality of gate bus lines, and a pixel at each intersection of the source bus lines and the gate bus lines.
  • an active matrix liquid crystal display device including pixels connected via a transistor, a charge removal transistor provided in each source nose line and having the same polarity as the pixel transistor, an ON potential signal and an OFF potential of the pixel transistor
  • the gate control potential generated during the operation of the active matrix liquid crystal display device is a potential for turning off the charge removal transistor.
  • the on potential signal of the pixel transistor is turned off. Prior to this, when the off-potential signal reaches the potential of the GND level, it changes to a potential to turn on the charge removal transistor.
  • each source line is provided with a charge extracting transistor having the same polarity as the pixel transistor, and the gate of the charge extracting transistor is generated by the potential control means.
  • a gate control potential is applied.
  • the pixel transistor is brought into a half-open state by causing the off-potential signal of the pixel transistor to reach the potential of the GND level.
  • the gate control potential changes to a potential for turning on the charge removal transistor. Therefore, the charge accumulated in each pixel can escape to the outside through the pixel transistor and the charge removal transistor, and the charge of the pixel can be removed when the power of the device is turned off.
  • the charge removal transistor can be surely released from the source bus line by being in a completely on state rather than being half open.
  • FIG. 1, showing an embodiment of the present invention is a circuit diagram showing a main configuration of an active matrix liquid crystal display device.
  • FIG. 2 is a waveform diagram showing an example of a change in power supply potential when the active matrix liquid crystal display device is turned off.
  • FIG. 3 is a circuit diagram showing a configuration example of a charge removal circuit provided in the active matrix liquid crystal display device.
  • FIG. 4 A configuration of a charge removal circuit provided in the active matrix liquid crystal display device. It is a circuit diagram which shows an example.
  • FIG. 5 is a circuit diagram showing a configuration example of a charge removal circuit provided in the active matrix liquid crystal display device.
  • FIG. 6 is a circuit diagram showing a configuration example of a charge removal circuit provided in the active matrix liquid crystal display device.
  • FIG. 7 is a diagram showing a configuration example of a power supply control unit provided in the active matrix liquid crystal display device.
  • FIG. 8 is a waveform diagram showing an example of a change in power supply potential when the active matrix liquid crystal display device is turned off.
  • FIG. 9 is a waveform diagram showing an example of a change in power supply potential when the active matrix liquid crystal display device is turned off.
  • FIG. 10 is a circuit diagram showing a configuration example of a conventional active matrix liquid crystal display device.
  • FIG. 11 is a waveform diagram showing a change in power supply potential when the active matrix liquid crystal display device shown in FIG. 10 is turned off.
  • FIG. 12 is a circuit diagram showing a configuration example of a conventional active matrix liquid crystal display device.
  • FIG. 13 is a circuit diagram showing a configuration example of a conventional active matrix type liquid crystal display device.
  • FIG. 14 is a waveform diagram showing a change in power supply potential when the active matrix liquid crystal display device shown in FIG. 13 is turned off.
  • FIG. 15 is a circuit diagram showing a configuration example of a conventional active matrix type liquid crystal display device.
  • FIG. 16 is a circuit diagram showing a configuration example of a conventional active matrix liquid crystal display device.
  • FIG. 17 is a waveform diagram showing a change in power supply potential when the active matrix liquid crystal display device shown in FIG. 15 is turned off.
  • FIG. 18 is a waveform diagram showing a change in power supply potential when the active matrix liquid crystal display device shown in FIG. 16 is turned off.
  • FIG. 19 is a circuit diagram showing a power supply control configuration when a power supply circuit is built in a liquid crystal display panel.
  • FIG. 20 is a block diagram showing a configuration example of a discharging circuit in FIG.
  • FIG. 21 is a plan view of a transistor constituting a switch in the discharge circuit.
  • FIG. 22 is a diagram showing a modification of the connection of the smoothing capacitor in FIG.
  • FIG. 23 is a circuit diagram showing a modified example of the power supply control configuration when the power supply circuit is built in the liquid crystal display panel.
  • FIG. 24 is a waveform diagram showing the behavior of the VDDG and VSS signals by power supply control in the circuit of FIG.
  • FIG. 1 shows the configuration of the active matrix liquid crystal display device according to the present embodiment for one source bus line 11.
  • each pixel 13 is connected to the source bus line 11 via the pixel transistor 14. That is, the pixel electrode in each pixel 13 is connected to the drain of the pixel transistor 14, and the source bus line 11 is connected to the source of the pixel transistor 14. Further, the gate of the pixel transistor 14 is connected to the gate bus line 12.
  • a sampling transistor 15 that turns on and off the application of a display signal to the source bus line 11 is connected to the display signal supply side (upper side in FIG. 1) of the source bus line 11.
  • a final buffer 16 for a signal for controlling the sampling transistor 15 is connected to the gate of the sampling transistor 15.
  • a final buffer 17 for controlling the scanning signal applied to the gate bus line 12 is connected to the scanning signal supply side (left side in FIG. 1) of the gate bus line 12.
  • the final buffer 16 controls on / off of the sampling transistor 15 by selectively applying one of the power supply potential VDD and VSS to the gate of the sampling transistor 15.
  • the sampling transistor 15 since the sampling transistor 15 is Pch, it is turned on when the potential VSS is applied and turned off when the potential VDD is applied.
  • the final buffer 17 controls the on / off state of the pixel transistor 14 by selectively applying one of the power supply potentials VDDG and VSS to the gate of the pixel transistor 14 via the gate bus line 12. To do.
  • the pixel transistor 14 is Nch, it is turned off when the potential VSS is applied and turned on when the potential VDDG is applied. It becomes.
  • the liquid crystal display device is characterized in that an uncharge circuit 30 is provided for each source bus line 11.
  • the charge removal circuit 30 includes a charge removal transistor 31 and a buffer 32 that controls a gate signal to the charge removal transistor 31.
  • the charge removal transistor 31 is a transistor (Nch in this case) having the same polarity as the pixel transistor 14 and has a source-drain path between the source bus line 11 and the common electrode TCOM.
  • the notifier 32 can selectively supply one of the power supply potentials VDDG and VSS to the gate of the charge removal transistor 31. It has a configuration. In practice, however, the output of the buffer 32 is fixed so that the potential VSS is always applied to the gate of the charge extraction transistor 31. That is, in the charge removal circuit 30, the potential VSS is continuously applied to the gate of the charge removal transistor 31, so that the charge removal transistor 31 is always off during the operation of the liquid crystal display device.
  • the sampling transistor 15 is Pch, even if the potential of VSS becomes the GND level, the charge on the source bus line 11 cannot be released.
  • the charge removal transistor 31 in the charge removal circuit 30 is Nch like the pixel transistor 14, and since the VSS potential is applied to the gate, the VSS potential is raised to the GND level. ⁇ ⁇ ⁇ This makes it half open.
  • the charge removal transistor 31 is also half-opened at the same time. Therefore, since the charge accumulated in the pixel 13 is released to the common electrode TCOM via the pixel transistor 14, the source bus line 11, and the charge removal transistor 31, the pixel 13 The charge can be removed.
  • the charge removal circuit 30 shown in FIG. 1 has a configuration corresponding to the case where the pixel transistor 14 is Nch.
  • the charge removal circuit 40 shown in FIG. 3 is used. That's fine. That is, the charge removal circuit 40 includes a Pch charge removal transistor 41 (having the same polarity as the pixel transistor) and a notch 42 that controls a gate signal to the charge removal transistor 41. .
  • the noffer 42 can selectively supply one of the power supply potentials V DDG and VSS to the gate of the charge removal transistor 41. Yes.
  • the output of the notifier 42 is always fixed to apply the potential VDDG to the gate of the charge removal transistor 41, and the charge removal transistor 41 is always off during the operation of the liquid crystal display device.
  • the charge removal circuit 30 shown in FIG. 1 applies the potential of VSS to the gate of the charge removal transistor 31 via the buffer 32.
  • the notch 32 may be omitted and the VSS potential may be directly applied to the gate of the charge removal transistor 31. Is possible.
  • the buffer 42 may be omitted, and the potential of VDDG may be directly applied to the gate of the charge removal transistor 41.
  • the liquid crystal display device As a modification example of the circuit of the charge removal circuit, it is possible to adopt a configuration like the charge removal circuit 50 shown in FIG.
  • the charge extraction circuit 50 exemplifies a configuration used when the pixel transistor is Nch.
  • the charge removal circuit 50 includes a charge removal transistor 51, a nother 52, a potential control transistor 53, and resistors 54 to 56.
  • the charge removal transistor 51 is a transistor (Nch in this case) having the same polarity as the pixel transistor, A source / drain path is provided between the sub bus line and the common electrode TCOM.
  • the buffer 52 has a configuration capable of selectively supplying one of the power supply potentials VDDG and VSS to the gate of the charge removal transistor 51 based on the input to the control terminal. .
  • the potential of the contact point between the drain of the potential control transistor 53 and the resistor 54 is applied to the control terminal of the notifier 52.
  • the source of the potential control transistor 53 is connected to the GND potential, and the other end of the resistor 54 is connected to the VDDG potential.
  • the potential of the contact point between the resistors 55 and 56 is applied to the gate of the potential control transistor 53.
  • the other end of the resistor 55 is connected to the VSS potential, and the other end of the resistor 56 is connected to the VDDG potential.
  • the potential between the VSS and VDDG is applied to the gate of the potential control transistor 53.
  • a potential divided by resistors 55 and 56 is applied.
  • the resistance values of the resistors 55 and 56 are set so as to give a potential for turning off the potential control transistor 53 during the operation of the device.
  • the potential control transistor 53 is turned off, the potential of VDDG is applied to the control terminal of the notifier 52.
  • the VSS potential is applied to the gate of the charge removal transistor 51, and the charge removal transistor 51 is turned off. Become.
  • the potential of VSS is dropped to the GND level before the VDDG potential.
  • the gate potential of the potential control transistor 53 rises and the potential control transistor 53 is turned on.
  • the resistor 54 is set to a sufficiently high resistance, the potential control transistor 53 is turned on, so that the potential of VSS is applied to the control terminal of the buffer 52.
  • the VDDG potential is applied to the gate of the charge removal transistor 51, and the charge removal transistor 51 is turned on.
  • the charge removal transistor 51 when the power of the device is turned off, the charge removal transistor 51 can be brought into a complete on state as compared with a half-open state, and the source bus line can be more reliably extracted. .
  • the configuration shown in FIG. 6 corresponds to the case where the pixel transistor is Nch. However, when the pixel transistor is Pch, the charge removal transistor is completely removed when the power of the device is turned off according to the same principle. Can be turned on.
  • the charge of the pixel can be extracted by setting the VSS potential to the GND level before the VDDG potential when the device is turned off. It can be configured. If the pixel transistor is Pch, By setting the VDDG potential to the GND level before the VSS potential, the pixel charge can be extracted.
  • the timing control in the power control unit as described above can not cope with sudden power off of the device (for example, when the battery of the device is accidentally removed by the user). There is no possibility.
  • FIG. 7 shows a power supply control unit 60 and three types of power supply potentials V SS, VDD, and VDDG output from the power supply control unit 60.
  • Each of the power supply potentials VSS, VDD, and VDDG output from the power supply control unit 60 has capacitors 61, so that the supplied potential can be gradually lowered when the power supply is suddenly turned off.
  • 62 and 63 are connected.
  • the capacitance of the capacitor 61 connected to the power supply potential VSS is made smaller than the other capacitors 62 and 63, the potential of VSS can be set to the GND level before the VDDG potential. This effect can also be obtained when the apparatus is suddenly turned off.
  • the charge released from the source bus line by the charge removing circuit is released to the common electrode TCOM.
  • the present invention is not limited to this, and it is possible to release charges other than the common electrode TCOM as long as it has a sufficient capacity to release charges.
  • FIG. 2 shows an example in which the potential of VSS reaches the GND level before the potential of VDDG (when the pixel transistor and the charge removal transistor are Nch). ).
  • the configuration of FIG. 2 is easy to realize, but in the present invention, if there is a period during which the source nose line force is also discharged through the charge removal transistor, the VSS potential is at the GND level after the VDDG potential. Can be converged to Yes.
  • FIGS. 8 and 9 show examples in which the VSS potential converges to the GND level after the VDDG potential.
  • the off potential signal of the pixel transistor is made to reach the potential of the GND level before the on potential signal.
  • the off-potential signal and the on-potential signal are input as the external power supply potential of the liquid crystal display panel, and the above control is performed outside the liquid crystal display panel.
  • the present invention can be applied if the power supply control circuit is provided in the liquid crystal display panel.
  • the power supply control circuit performs power supply control for causing the pixel transistor off potential signal to reach the potential of the GND level before the pixel transistor on potential signal when the liquid crystal display device is powered off.
  • a power supply circuit is mounted in a liquid crystal display panel will be described.
  • FIG. 19 shows an example of the power supply control circuit when a power supply circuit is built in the liquid crystal display panel.
  • the power supply circuit 71 and 72 are input to the liquid crystal display panel.
  • Two power supply potentials VDDG and VSS are generated by the power supply circuits 71 and 72 in the liquid crystal display panel. Is generated. That is, the power supply circuit 71 generates the power supply potential VDDG, and the power supply circuit 72 generates the power supply potential VSS.
  • the power supply circuits 71 and 72 can receive the power supply potential VCC and the ground potential GND, and can generate the power supply potentials VDDG and VSS using, for example, a charge pump. Such a charge pump can repeatedly charge and discharge a capacitor. Therefore, a desired voltage is generated.
  • an input signal input to the power supply circuits 71 and 72 is for controlling the charge / discharge.
  • the types of the power supply circuits 71 and 72 are not particularly limited, and a power supply circuit other than the charge pump (for example, resistance division) can be used.
  • FIG. 19 illustrates a case where two types of power supply potentials are generated in the liquid crystal display panel, but more types of power supply potentials may be generated depending on circumstances. In order to simplify the explanation this time, only the control voltages VDDG and VSS of the pixel transistor are described.
  • Power supply potentials VDDG and VSS generated by power supply circuits 71 and 72 are input to final buffer 17 and buffer 32 of the circuit shown in FIG. 1, for example. If the potential of VSS is raised to the GND level prior to the potential of VDDG, the above-described operation can quickly remove the charge of the pixel when the device is powered off.
  • the power supply control circuit shown in FIG. 19 has discharge circuits 73 and 74 in order to drop the potential of VSS to the GND level before the potential of VDDG.
  • the discharge circuit 73 is disposed between the power supply potential VDDG output from the power supply circuit 71 and the installation potential GND.
  • the discharge circuit 74 is arranged between the power supply potential VSS output from the power supply circuit 72 and the installation potential GND.
  • the discharge circuits 73 and 74 have basically the same configuration, and as shown in FIG. 20, include a switch 77 and a switch control circuit 78 that controls the switch. .
  • the switch 77 is opened when the power of the liquid crystal display device is turned off, and the switch 77 is closed when the power is turned on. That is, in the discharge circuits 73 and 74, when the liquid crystal display device is turned off, the switch 77 is turned on and the discharge circuits 73 and 74 also remove the electric charge to GND.
  • the switch 77 is made of a Pch transistor, the switch 77 is opened when the gate voltage is at the GND level, and the switch 77 can be opened reliably when the power of the liquid crystal display device is turned off.
  • the force that uses the switch 77 as a Pch transistor is not limited to this, and the switch 77 can be configured with both a Pch and an Nch transistor.
  • the discharge circuit 73 and 74 have different capacities for removing charges, power control as shown in FIG. 2 is possible. Specifically, if the discharge circuit 74 has a larger ability to extract the charge than the discharge circuit 73, the potential of VSS can be dropped to the GND level before the potential of VDDG.
  • FIG. 21 shows a plan view of the transistors constituting the switch 77.
  • a source electrode 77b, a gate electrode 77c, and a drain electrode 77d are arranged on a semiconductor layer 77a including a channel region, and the channel width is W and the channel length is L.
  • the capability of the transistor increases when the channel width W is large, and decreases when the channel length L is small.
  • the channel length L should be made smaller than the channel length L of the transistor constituting the switch of the discharge circuit 73.
  • the power supply control circuit shown in FIG. 19 includes smoothing capacitors 75 and 76 in order to supply stable voltages as the power supply voltages VDDG and VSS output from the power supply circuits 71 and 72.
  • the smoothing capacitors 75 and 76 connect the power supply circuits 71 and 72 to the stable power supply.
  • the smoothing capacitors 75 and 76 are connected between the power supply circuits 71 and 72 and GND, respectively. .
  • the smoothing capacitors 75 and 76 are not limited to the configuration in which the smoothing capacitors 75 and 76 are arranged inside the liquid crystal display panel, and may be arranged outside the liquid crystal display panel. However, when the capacity of the smoothing capacitors 75 and 76 is created in the liquid crystal display panel, a considerable area is required. Therefore, if smoothing capacitors 75 and 76 are arranged outside the liquid crystal display panel, it is advantageous in terms of downsizing the panel.
  • Capacitors included in power supply circuits 71 and 72 may be inside the liquid crystal display panel or outside the liquid crystal display panel. That is, when the capacitors included in the power supply circuits 71 and 72 are arranged outside the liquid crystal display panel, only the circuit portion that controls charge / discharge of the charge pump is included in the liquid crystal display panel.
  • the stable power supply to which the smoothing capacitors 75 and 76 are connected is not limited to the example of GND, but may be connected to another stable power supply (eg, VCC) (see FIG. 22).
  • VCC stable power supply
  • the discharge circuit 74 when the liquid crystal display device is turned off, the discharge circuit 74 also removes the electric charge held in the smoothing capacitors 75 and 76. Therefore, by making the capacitance of the smoothing capacitor 75 connected between VDDG and GND larger than the capacitance of the smoothing capacitor 76 connected between V DVSS and GND, It is possible to slow down the fall-down speed of VDDG when the device is turned off. Therefore, it is possible to perform power supply control as shown in FIG.
  • the discharge circuit 73 is connected between the VDDG wiring and the GND wiring, and the discharge circuit 74 is connected between the VSS wiring and the GND wiring.
  • the connection of 74 is not limited to the above example.
  • the discharge circuit 79 can be connected between the VDDG wiring and the GND wiring, and the discharge circuit 80 can be connected between the VSS wiring and the VDDG wiring.
  • the behavior of VDDG and VSS when the apparatus is powered off can be controlled as shown in FIG.
  • the smoothing capacitor 75 between VDDG and GND has a larger capacity than the smoothing capacitor 76 between VSS and GND, or the power supply wiring VDDG inside the liquid crystal display panel A larger capacity or load than VSS can be connected.
  • VSS is pulled to VDDG beyond the GND by the discharge circuit 80 when the device is powered off. Since VSS is closer to the ON potential than GND, the power supply control shown in FIG. 8 is closer to the power supply control shown in FIG. 2, and effective control can be performed to remove the charge from the pixel electrode.
  • the configuration of the power supply control circuit shown in FIG. 19 and FIG. 23 is applicable to the configuration shown in FIG. 1.
  • the present invention is not limited to this. That is, when the pixel transistor is composed of Pch and the sampling transistor is composed of Nch as shown in Fig. 13, or when the sampling transistor is composed of transistors of both channels as shown in Figs. Even power control can be controlled in the same manner as described above.
  • the active matrix liquid crystal display device has a plurality of source bus lines and a plurality of gate bus lines, and at each intersection of the source bus lines and the gate bus lines,
  • each source bus line has the same polarity as the above-mentioned pixel transistor, and the gate is supplied with an off-potential signal of the pixel transistor.
  • a pull-out transistor is provided.
  • each source line has the same polarity as the pixel transistor,
  • the gate is provided with a charge removal transistor to which the off potential signal of the pixel transistor is applied. For this reason, even if the pixel power does not escape through the sampling transistor, the charge that has escaped to the source bus line can be escaped through the charge removal transistor.
  • the off potential signal reaches the potential of the GND level before the on potential signal of the pixel transistor. It is characterized by being able to.
  • the off-potential signal reaches the potential of the GND level before the on-potential signal of the pixel transistor.
  • the pixel transistor When the off-potential signal of the pixel transistor is made to reach the potential of the GND level, the pixel transistor is in a half-open state (not a complete on-state but a state having a certain degree of conductivity). Similarly, the charge removal transistor is also in a half-open state. Therefore, the charge accumulated in each pixel can escape to the outside through the pixel transistor and the charge removal transistor, and the charge of the pixel can be removed when the power of the device is turned off.
  • another active matrix liquid crystal display device has a plurality of source bus lines and a plurality of gate bus lines, and a pixel is provided at each intersection of the source bus lines and the gate bus lines.
  • an active matrix liquid crystal display device including pixels connected via a transistor, a charge removal transistor provided in each source nose line and having the same polarity as the pixel transistor, an ON potential signal and an OFF potential of the pixel transistor And a potential control means for generating a gate control potential from the signal and applying the generated gate control potential to the gate of the charge removal transistor, and the gate generated by the potential control means.
  • the control potential turns off the charge removal transistor during operation of the active matrix liquid crystal display device. When the power of the active matrix liquid crystal display device is turned off, the off potential is applied before the on potential signal of the pixel transistor. When the signal reaches the GND level potential, it changes to the potential to turn on the charge removal transistor.
  • each source line is provided with a charge extracting transistor having the same polarity as the pixel transistor, and the gate of the charge extracting transistor is generated by the potential control means.
  • a gate control potential is applied.
  • the pixel transistor is in a half-open state.
  • the gate control potential changes to a potential for turning on the charge removal transistor. Therefore, the charge accumulated in each pixel can escape to the outside through the pixel transistor and the charge removal transistor, and the charge of the pixel can be removed when the power of the device is turned off.
  • the charge removal transistor can be surely released from the source bus line by being in a completely on state rather than being half open.
  • the gate of the charge removal transistor is connected to a first notch that controls the charge removal transistor, and each gate bus line includes a pixel.
  • a second buffer for controlling the transistor is connected, and the first buffer is preferably configured to have the same size and power relationship as the second buffer.
  • the outputs of the first and second noffers are It is close to the intermediate potential between the ON potential signal and OFF potential signal (usually close to the GND potential). For this reason, even if a trouble in the control system occurs, the pixel transistor and the charge removal transistor show the same behavior. In other words, when the pixel transistor is in the half-open state, the charge removal transistor is also surely in the half-open state, allowing the charge of the pixel to escape. There is an advantage that can be.
  • each source bus line is connected to a common electrode through the charge removal transistor.
  • the charge extracted from the pixel is sent to the common electrode, and the potential difference applied to the liquid crystal of the pixel can be reliably eliminated.
  • the active matrix liquid crystal display device causes the off potential signal of the pixel transistor to reach the potential of the GND level before the on potential signal of the pixel transistor when the active matrix liquid crystal display device is turned off.
  • the power supply control circuit can be built in the liquid crystal display panel.
  • the power supply control circuit includes a first power supply circuit that generates an on-potential signal of the pixel transistor and a second power supply that generates an off-potential signal of the pixel transistor.
  • the first and second discharge circuits extract the charges of the first and second power supply circuits by on / off control of a switch that also has a transistor power.
  • the pixel transistor is preceded by the on-potential signal of the pixel transistor.
  • the off potential signal can reach the GND level potential.
  • the transistor sizes in the first and second discharge circuits are made different (for example, the channel W of the transistor constituting the switch of the second discharge circuit is changed to the first
  • the discharge circuit switch is configured to be larger than the channel width of the transistor, or the channel length of the transistor configuring the second discharge circuit switch is configured to be the first discharge circuit switch.
  • the power supply control circuit includes a first power supply circuit that generates an on-potential signal of the pixel transistor and a second power supply that generates an off-potential signal of the pixel transistor.
  • a second discharge circuit for extracting charges, and by varying the wiring load connected to the first and second discharge circuits, the pixel transistor is turned off prior to the on-potential signal of the pixel transistor.
  • the potential signal can reach the GND level.
  • the wiring load connected to the first and second discharge circuits is made different (for example, the switch wiring of the first discharge circuit is changed to a high resistance wiring).
  • the switch wiring of the first discharge circuit is changed to a high resistance wiring.
  • the charge of the second power supply circuit can be extracted earlier than the charge of the first power supply circuit.
  • the off potential signal of the pixel transistor can reach the potential of the GND level before the on potential signal of the pixel transistor.
  • the power supply control circuit includes a first power supply circuit that generates an on-potential signal of a pixel transistor and a second power supply that generates an off-potential signal of a pixel transistor.
  • the pixel transistor OFF potential signal can reach the GND level potential.
  • the liquid crystal display panel connected to the first and second power supply circuits has a different capacitance and load (for example, connected to the first power supply circuit). And connecting the second power supply circuit with a larger capacity and load than the wiring connected to the second power supply circuit and outputting the off potential signal.
  • the charge can be extracted earlier than the charge of the first power supply circuit. That is, the pixel transistor off-potential signal can reach the GND level potential before the pixel transistor on-potential signal.

Abstract

　各ソースバスライン(11)に、画素トランジスタ(14)と同極性であり、そのゲートに画素トランジスタ(14)のオフ電位信号（ＶＳＳ）が与えられる電荷抜きトランジスタ(31)を備える。アクティブマトリクス型液晶表示装置の電源オフ時には、上記オフ電位信号（ＶＳＳ）を画素トランジスタ(14)のオン電位信号（ＶＤＤＧ）よりも先にＧＮＤレベルの電位まで到達させ、画素トランジスタ(14)および電荷抜きトランジスタ(31)を半開き状態として、各画素(13)に蓄積されている電荷を共通電極ＴＣＯＭへ逃がす。

Description

アクティブマトリクス型液晶表示装置およびその駆動方法
技術分野
[0001] 本発明は、アクティブマトリクス型液晶表示装置に関するものである。
背景技術
[0002] 液晶表示装置では、その表示素子は容量型素子であり、液晶層を挟持するように 配置された電極間に電圧を印加し、液晶層の透過率を画素毎に制御することで画像 表示が行われる。また、アクティブマトリクス型液晶表示装置では、画素電極はスイツ チング素子 (画素トランジスタ)を介してソースバスラインと接続されており、非選択期 間の画素は該スイッチング素子をオフすることで電荷が保持される。
[0003] このようなアクティブマトリクス型液晶表示装置では、その電源をオフする時に画素 電極に保持されている電荷を抜く必要がある。これはもちろん、電源がオフされたァ クティブマトリクス型液晶表示装置にぉ 、て、画素電極に電荷が残って 、ると表示画 像が消えないためである。
[0004] 尚、電源がオフされたアクティブマトリクス型液晶表示装置では、最終的には全ての ソースバスラインおよびゲートバスラインの電位は GNDレベルに落とされ、リーク電流 によって各画素の保持電荷はある程度の時間が経過すれば無くなる。つまり、パネ ル内の回路や画素等に残存する電荷と結びつき、最終的にパネル全体が同電位に 近づくため、表示画像が消える。し力しながらこの場合、画素の電荷が抜けるまでに 時間がかかりすぎ、表示画像が消えるまでの間に電荷残りによって見える画像乱れ が表示乱れとして見える。したがって、上記アクティブマトリクス型液晶表示装置では 、その電源オフ時に、画素電極の電荷を迅速に抜く工夫が必要となる。これについて 、一つの方法を図 10を参照して説明する。
[0005] 図 10には、アクティブマトリクス型液晶表示装置の、ソースバスライン 101の 1ライン 分についての構成を示している。図 10に示すように、各画素 103は、画素トランジス タ 104を介してソースバスライン 101に接続されている。すなわち、各画素 103にお ける画素電極は、画素トランジスタ 104のドレインに接続され、画素トランジスタ 104の ソースにソースバスライン 101が接続される。さらに、画素トランジスタ 104のゲートは 、ゲートバスライン 102に接続される。
[0006] ソースバスライン 101における表示信号供給側（図 10では上側）には、そのソース バスライン 101への表示信号の印加をオン Zオフするサンプリングトランジスタ 105、 およびサンプリングトランジスタ 105を制御する信号の最終バッファ 106が接続されて いる。また、ゲートバスライン 102における走査信号供給側（図 10では左側）には、ゲ ートバスライン 102に印加される走査信号を制御する最終バッファ 107が接続されて いる
図 10の構成において、液晶表示装置の電源オフ時に画素電極の電荷を迅速に抜 くには、 VSSの電位を VDDの電位よりも先に GNDに落とすことが考えられる。図 11 には、液晶表示装置の電源オフにより、 VSSおよび VDDの電位が GNDまでに落ち る過程を示している。
[0007] この時、 VSSの電位を VDDより先に GNDにすることで、走査信号の LOWレベル が上昇し、 VSS電位の走査信号が与えられている画素トランジスタ 104が半開き（完 全な ON状態ではないが、ある程度の導通性は有する状態）となる。これにより、画素 103に充電されている電荷を、画素トランジスタ 104を介してソースバスラインに逃が すことができる。また、画素トランジスタ 104とサンプリングトランジスタ 105とが同極性 のトランジスタである場合（図 10では、画素トランジスタ 104とサンプリングトランジスタ 105とは、共に Nch)には、 VSSの電位を GNDにすることで、サンプリングトランジス タ 105も半開きとなる。これにより、ソースバスラインに逃がされた電荷はサンプリング トランジスタ 105を介して外部に逃がされる。
[0008] また、これとは別の方法で、アクティブマトリクス型液晶表示装置の電源オフ時に、 画素電極の電荷を抜く方法が、特許文献 1および特許文献 2に開示されている。
[0009] すなわち、特許文献 1には、各ソースバスラインを、 CMOS型 FETを介して共通信 号電源と接続し、液晶表示装置の電源オフ時には、全ての画素のアクティブ素子 (画 素トランジスタ）を導通すると共に、上記 CMOS型 FETを導通して各ソースバスライン に共通信号電位を供給し、各画素の電位差を無くす方法が開示されている。
[0010] また、特許文献 2には、液晶表示装置の電源オフ時に、全ての画素のアクティブ素 子 (画素トランジスタ）を導通すると共に、各ソースバスラインにはソースドライバより共 通信号電位と同電位を与える方法が開示されている。
特許文献 1 :日本国公開特許公報「特開 2000— 347627号（2000年 12月 15日公 開)」
特許文献 2 :日本国公開特許公報「特開 2004— 45785号（2004年 2月 12日公開）」 発明の開示
[0011] し力しながら、図 10にて説明した上記従来の構成では、画素トランジスタとサンプリ ングトランジスタとが同極性のトランジスタである場合には画素電極の電荷を抜くこと ができるものの、これらのトランジスタが異なる極性である場合には画素電極の電荷を 抜くことができない、といった問題がある。これを説明すると以下の通りである。
[0012] 図 12に、画素トランジスタ 114とサンプリングトランジスタ 115とを異なる極性のトラン ジスタで構成した場合を示す。すなわち、図 12の構成では、画素トランジスタ 104は Nchであるが、サンプリングトランジスタ 115は Pchである。
[0013] 図 12の構成の場合も、 VSSの電位を VDDの電位よりも先に GNDに落とすことで、 図 10の構成と同様に、画素トランジスタ 114を半開きとする期間を得ることができる。 しかしながら、画素トランジスタ 114を半開きとしても、同時にサンプリングトランジスタ 115も導通状態としなければ、画素 103から抜けた電荷がソースノ スライン 101を通 じて逃げることができない。図 12の構成では、サンプリングトランジスタ 115が Pchで 構成されており、 VSSの電位が GNDレベルに上昇すると、サンプリングトランジスタ 1 15の制御信号の ON信号レベルが上昇し、該サンプリングトランジスタ 115が導通し にくくなる。したがって、電源オフ時に、画素 103から抜けた電荷力ソースバスライン 1 01からは抜けることができずに、画素 103の液晶層には電位が力かってしまい、画像 の乱れを起こしてしまう。
[0014] また、図 13〖こ示すよう〖こ、画素トランジスタ 124が Pch、サンプリングトランジスタ 12 5が Nchである場合にも、同様の問題は存在する。この場合、図 14に示すように、 V DDGの電位を VSSの電位よりも先に GNDレベルに落とすことで、画素トランジスタ 1 24を半開きとすることができる力 このとき、サンプリングトランジスタ 125の制御信号 の ON信号レベルが下降するため、該サンプリングトランジスタ 125が導通しにくくな る。
[0015] また、図 15および図 16は、サンプリングトランジスタを Nchのサンプリングトランジス タ 135Aおよび Pchのサンプリングトランジスタ 135Bにて形成した場合である。サン プリングトランジスタ 135Aのゲートには、最終バッファ 136Aが接続されており、サン プリングトランジスタ 135Bのゲートには、最終バッファ 136Bが接続されている。また、 図 15は Nchの画素トランジスタ 104を備えた構成であり、図 16は Pchの画素トランジ スタ 124を備えた構成である。
[0016] 図 15の構成では、画素トランジスタ 104が Nchであるため、該画素トランジスタ 104 の Lowレベルを与える GVSSの電位を VDDの電位よりも先に GNDレベルに上げる ことによって、画素トランジスタ 104を半開きとすることができる。また、図 15の構成に おいて、サンプリングトランジスタ 135Aは、画素トランジスタ 104と同じ極性（Nch)の の電位は、 GVSSと同じようには GNDレベルに上げられない。このため、図 17に示 すように、 Nchのサンプリングトランジスタ 135A力もも画素の電荷が抜けきれない期 間が存在する。つまり、画素力 ソースバスラインへ抜けた電荷がサンプリングトラン ジスタを通って抜けきれな 、期間が存在する。
[0017] 同様に、図 16の構成では、画素トランジスタ 104の Highレベルを与える VDDGの 電位を VSSの電位よりも先に GNDレベルに落としてもサンプリングトランジスタ 135B の Highレベルを与える VDDの電位は、 VDDGと同じようには GNDレベルに下げら れないため、 Pchのサンプリングトランジスタ 135Bから画素の電荷が抜けきれない期 間が存在する（図 18参照)。つまり、この場合も、画素力もソースバスラインへ抜けた 電荷がサンプリングトランジスタを通って抜けきれない期間が存在する。
[0018] 尚、上述したようなアクティブマトリクス型液晶表示装置において、画素トランジスタ およびサンプリングトランジスタの極性や、これらのトランジスタをオン Zオフ制御する ための信号の電源電位の条件は、液晶表示装置の消費電力特性等にも影響を与え るため、様々な要素を加味して決定されるものであり、画素の電荷抜けのみを考慮し て決めることはできない。したがって、通常のアクティブマトリクス型液晶表示装置で は、図 10に示すような電源オフ時の電荷抜けの効果が得られる設定とはなり得ない 場合も多くある。
[0019] また、特許文献 1および 2の構成では、画素トランジスタおよびサンプリングトランジ スタの極性に関係なぐ電源オフ時の液晶表示装置において、画素の電荷を抜くこと ができる。しかしながら、これらの構成では、特別な動作を行わせるための制御信号 などが必要となり、装置の複雑ィ匕および大型化を招来するといつた問題がある。
[0020] 本発明は、上記の問題点に鑑みてなされたものであり、その目的は、液晶表示装 置の電源オフ時に、画素の電荷抜きのための制御信号を必要とすることなぐ簡易な 構成で画素の電荷抜きを行える液晶表示装置を実現することにある。
[0021] 本発明に係るアクティブマトリクス型液晶表示装置は、上記課題を解決するために 、複数のソースバスラインと複数のゲートバスラインとを有し、上記ソースノ スラインと ゲートバスラインとの交点ごとに、画素トランジスタを介して接続された画素を備えた アクティブマトリクス型液晶表示装置において、各ソースバスラインに、上記画素トラン ジスタと同極性であり、そのゲートに該画素トランジスタのオフ電位信号が与えられる 電荷抜きトランジスタを備えて 、ることを特徴として 、る。
[0022] 上記の構成によれば、各ソースラインには、上記画素トランジスタと同極性であり、 そのゲートに該画素トランジスタのオフ電位信号が与えられる電荷抜きトランジスタが 備えられる。このため、画素力もソースバスラインへ抜けた電荷がサンプリングトランジ スタを通って抜けきれな 、場合であっても、上記電荷抜きトランジスタを通して逃がす ことが可能となる。
[0023] また、画素トランジスタおよび画素抜きトランジスタを半開きとするためには、特別な 制御信号が必要とされないため、簡易な構成にて画素の電荷抜きが実行できる。
[0024] また、本発明に係る他のアクティブマトリクス型液晶表示装置は、複数のソースバス ラインと複数のゲートバスラインとを有し、上記ソースバスラインとゲートバスラインとの 交点ごとに、画素トランジスタを介して接続された画素を備えたアクティブマトリクス型 液晶表示装置において、各ソースノ スラインに備えられ、上記画素トランジスタと同極 性である電荷抜きトランジスタと、上記画素トランジスタのオン電位信号とオフ電位信 号とからゲート制御電位を生成し、生成された上記ゲート制御電位を上記電荷抜きト ランジスタのゲートに与える電位制御手段とを有しており、上記電位制御手段によつ て生成されるゲート制御電位は、該アクティブマトリクス型液晶表示装置の動作中は 、上記電荷抜きトランジスタをオフする電位であり、該アクティブマトリクス型液晶表示 装置の電源オフ時には、画素トランジスタのオン電位信号よりも先に、上記オフ電位 信号が GNDレベルの電位まで到達させられることにより、上記電荷抜きトランジスタ をオンする電位に変化することを特徴として 、る。
[0025] 上記の構成によれば、各ソースラインには、上記画素トランジスタと同極性の電荷抜 きトランジスタが備えられ、該電荷抜きトランジスタのゲートには、電位制御手段によつ て生成されるゲート制御電位が与えられる。そして、該アクティブマトリクス型液晶表 示装置の電源オフ時には、画素トランジスタのオン電位信号よりも先に、上記オフ電 位信号が GNDレベルの電位まで到達させられる。
[0026] そして、画素トランジスタのオフ電位信号が GNDレベルの電位まで到達させられる ことで、上記画素トランジスタは半開き状態となる。また、電荷抜きトランジスタにおい ては、上記ゲート制御電位が、上記電荷抜きトランジスタをオンする電位に変化する 。このため、各画素に蓄積されている電荷は、画素トランジスタおよび電荷抜きトラン ジスタを介して外部に逃げることが可能な状態となり、装置の電源オフ時における画 素の電荷抜きが行える。特に、電荷抜きトランジスタが半開きではなぐ完全なオン状 態となることで、ソースバスラインからの電荷を確実に逃がすことができる。
[0027] また、画素トランジスタを半開きとし、かつ、画素抜きトランジスタをオン状態とするた めには、特別な制御信号が必要とされないため、簡易な構成にて画素の電荷抜きが 実行できる。
図面の簡単な説明
[0028] [図 1]本発明の実施形態を示すものであり、アクティブマトリクス型液晶表示装置の要 部構成を示す回路図である。
[図 2]上記アクティブマトリクス型液晶表示装置の電源オフ時における電源電位の変 化例を示す波形図である。
[図 3]上記アクティブマトリクス型液晶表示装置に備えられる電荷抜き回路の一構成 例を示す回路図である。
[図 4]上記アクティブマトリクス型液晶表示装置に備えられる電荷抜き回路の一構成 例を示す回路図である。
[図 5]上記アクティブマトリクス型液晶表示装置に備えられる電荷抜き回路の一構成 例を示す回路図である。
[図 6]上記アクティブマトリクス型液晶表示装置に備えられる電荷抜き回路の一構成 例を示す回路図である。
[図 7]上記アクティブマトリクス型液晶表示装置に備えられる電源制御部の構成例を 示す図である。
[図 8]上記アクティブマトリクス型液晶表示装置の電源オフ時における電源電位の変 化例を示す波形図である。
[図 9]上記アクティブマトリクス型液晶表示装置の電源オフ時における電源電位の変 化例を示す波形図である。
[図 10]従来のアクティブマトリクス型液晶表示装置の一構成例を示す回路図である。
[図 11]図 10に示すアクティブマトリクス型液晶表示装置の電源オフ時における電源 電位の変化を示す波形図である。
[図 12]従来のアクティブマトリクス型液晶表示装置の一構成例を示す回路図である。
[図 13]従来のアクティブマトリクス型液晶表示装置の一構成例を示す回路図である。
[図 14]図 13に示すアクティブマトリクス型液晶表示装置の電源オフ時における電源 電位の変化を示す波形図である。
[図 15]従来のアクティブマトリクス型液晶表示装置の一構成例を示す回路図である。
[図 16]従来のアクティブマトリクス型液晶表示装置の一構成例を示す回路図である。
[図 17]図 15に示すアクティブマトリクス型液晶表示装置の電源オフ時における電源 電位の変化を示す波形図である。
[図 18]図 16に示すアクティブマトリクス型液晶表示装置の電源オフ時における電源 電位の変化を示す波形図である。
圆 19]液晶表示パネル内に電源回路を内蔵する場合の電源制御構成を示す回路図 である。
[図 20]図 19における放電回路の構成例を示すブロック図である。
[図 21]上記放電回路におけるスィッチを構成するトランジスタの平面図である。 [図 22]図 19における平滑コンデンサの接続における変形例を示す図である。
[図 23]液晶表示パネル内に電源回路を内蔵する場合の電源制御構成の変形例を示 す回路図である。
[図 24]図 23の回路における電源制御による、 VDDGおよび VSS信号の振る舞いを 示す波形図である。
発明を実施するための最良の形態
[0029] 本発明の一実施形態について図 1ないし図 9、図 19ないし 24に基づいて説明する と以下の通りである。まず、図 1に、本実施の形態に係るアクティブマトリクス型液晶表 示装置の、ソースバスライン 11の 1ライン分にっ 、ての構成を示す。
[0030] 図 1〖こ示すよう〖こ、各画素 13は、画素トランジスタ 14を介してソースバスライン 11に 接続されている。すなわち、各画素 13における画素電極は、画素トランジスタ 14のド レインに接続され、画素トランジスタ 14のソースにソースバスライン 11が接続される。 さらに、画素トランジスタ 14のゲートは、ゲートバスライン 12に接続される。
[0031] ソースバスライン 11における表示信号供給側（図 1では上側）には、そのソースバス ライン 11への表示信号の印加をオン Zオフするサンプリングトランジスタ 15が接続さ れている。また、サンプリングトランジスタ 15のゲートには、サンプリングトランジスタ 15 を制御する信号の最終バッファ 16が接続されている。また、ゲートバスライン 12にお ける走査信号供給側（図 1では左側）には、ゲートバスライン 12に印加される走査信 号を制御する最終バッファ 17が接続されている。
[0032] すなわち、最終バッファ 16は、電源電位 VDDおよび VSSの一方をサンプリングトラ ンジスタ 15のゲートに選択的に与えることによって、該サンプリングトランジスタ 15の オン Zオフを制御する。図 1の構成例では、サンプリングトランジスタ 15は Pchである ため、電位 VSSが与えられた時にオンとなり、電位 VDDが与えられた時にオフとなる
[0033] また、最終バッファ 17は、電源電位 VDDGおよび VSSの一方を、ゲートバスライン 12を介して画素トランジスタ 14のゲートに選択的に与えることによって、該画素トラン ジスタ 14のオン Zオフを制御する。図 1の構成例では、画素トランジスタ 14は Nchで あるため、電位 VSSが与えられた時にオフとなり、電位 VDDGが与えられた時にオン となる。
[0034] さらに、本実施の形態に係る液晶表示装置は、各ソースバスライン 11に対して、電 荷抜き回路 30を備えていることを特徴としている。この電荷抜き回路 30は、電荷抜き トランジスタ 31と、該電荷抜きトランジスタ 31へのゲート信号を制御するバッファ 32と を備えて構成されている。電荷抜きトランジスタ 31は、画素トランジスタ 14と同じ極性 のトランジスタ（ここでは Nch)であり、ソースバスライン 11と共通電極 TCOMとの間に 、ソース—ドレイン経路を有している。
[0035] また、ノ ッファ 32は、各ゲートバスライン 12に接続される最終バッファ 17と同様に、 電源電位 VDDGおよび VSSの一方を、電荷抜きトランジスタ 31のゲートに選択的に 与えることが可能な構成となっている。し力しながら実際には、バッファ 32の出力は、 常に電位 VSSを電荷抜きトランジスタ 31のゲートに与えるよう固定されている。すな わち、電荷抜き回路 30において、電荷抜きトランジスタ 31のゲートに電位 VSS与え 続けられることにより、液晶表示装置の動作中、電荷抜きトランジスタ 31は常にオフ である。
[0036] 上記図 1の構成の液晶表示装置では、その電源をオフする際、図 2に示すように、 VSSの電位が VDDGの電位よりも先に GNDレベルに上げられる。これにより、装置 の電源オフ時、最終バッファ 17より電位 VSSが与えられていた画素トランジスタ 14は 、半開き状態となって画素 13に保持されていた電荷をソースノ スライン 11へ逃がす ことができる。
[0037] また、サンプリングトランジスタ 15は Pchであるため、 VSSの電位が GNDレベルと なっても、ソースバスライン 11の電荷を逃がすことはできない。但し、電荷抜き回路 3 0における電荷抜きトランジスタ 31は、画素トランジスタ 14と同じく Nchであり、そのゲ 一トには VSSの電位が与えられているため、 VSSの電位が GNDレベルに上げられ ること〖こよって半開きとなる。
[0038] これにより、図 1の構成の液晶表示装置では、画素トランジスタ 14が半開きとなる期 間には、同時に電荷抜きトランジスタ 31も半開きとなる。したがって、画素 13に蓄積さ れていた電荷は、画素トランジスタ 14、ソースバスライン 11、および電荷抜きトランジ スタ 31を介して共通電極 TCOMへ逃がされるため、装置の電源オフ時に画素 13の 電荷を抜くことができる。
[0039] 尚、図 1に示した電荷抜き回路 30は、画素トランジスタ 14が Nchの場合に対応した 構成である力 画素トランジスタが Pchの場合には、図 3に示す電荷抜き回路 40を用 いればよい。すなわち、電荷抜き回路 40は、（画素トランジスタと同じ極性である） Pc hの電荷抜きトランジスタ 41と、該電荷抜きトランジスタ 41へのゲート信号を制御する ノ ッファ 42とを備えて構成されて ヽる。
[0040] ノッファ 42は、各ゲートバスラインに接続される最終バッファと同様に、電源電位 V DDGおよび VSSの一方を、電荷抜きトランジスタ 41のゲートに選択的に与えること が可能な構成となっている。し力しながら実際には、ノ ッファ 42の出力は、常に電位 VDDGを電荷抜きトランジスタ 41のゲートに与えるよう固定され、液晶表示装置の動 作中、電荷抜きトランジスタ 41は常にオフとなる。
[0041] また、図 1に示す電荷抜き回路 30は、電荷抜きトランジスタ 31のゲートに対して、バ ッファ 32を介して VSSの電位を与えている。し力しながら、より簡易な構成としては、 図 4に示す電荷抜き回路 30，のように、ノ ッファ 32を省略し、電荷抜きトランジスタ 31 のゲートに直接 VSSの電位を与える構成とすることも可能である。同様に、図 5に示 す電荷抜き回路 40，のように、バッファ 42を省略し、電荷抜きトランジスタ 41のゲート に直接 VDDGの電位を与える構成とすることも可能である。
[0042] 但し、電荷抜き回路 30または 40の構成では、制御系のトラブル等により VSSおよ び VDDGの電位が制御できなくなった場合などに、バッファ 32または 42の出力は、 VSSおよび VDDGの中間電位に近くなり（通常、 GND電位に近くなり）、電荷抜きト ランジスタ 31または 41を半開き状態として、ソースバスラインの電荷を逃がすことがで きるといった利点がある。
[0043] また、本実施の形態に係る液晶表示装置では、電荷抜き回路の回路の変形例とし て、図 6に示す電荷抜き回路 50のような構成をとることも可能である。また、この電荷 抜き回路 50は、画素トランジスタが Nchの場合に用いられる構成を例示して 、る。
[0044] 電荷抜き回路 50は、図 6に示すように、電荷抜きトランジスタ 51、 ノッファ 52、電位 制御トランジスタ 53、および抵抗 54ないし 56を備えて構成されている。電荷抜きトラ ンジスタ 51は、画素トランジスタと同じ極性のトランジスタ（ここでは Nch)であり、ソー スバスラインと共通電極 TCOMとの間に、ソース ドレイン経路を有して 、る。
[0045] また、バッファ 52は、その制御端子への入力に基づ 、て、電源電位 VDDGおよび VSSの一方を、電荷抜きトランジスタ 51のゲートに選択的に与えることが可能な構成 となっている。ノ ッファ 52の制御端子には、電位制御トランジスタ 53のドレインと抵抗 54との間の接点の電位が与えられる。電位制御トランジスタ 53のソースは GND電位 に接続され、抵抗 54の他端は VDDG電位に接続されている。また、電位制御トラン ジスタ 53のゲートには、抵抗 55と抵抗 56との間の接点の電位が与えられる。抵抗 55 の他端は VSS電位に接続され、抵抗 56の他端は VDDG電位に接続されて 、る 上記構成の電荷抜き回路 50では、電位制御トランジスタ 53のゲートには、 VSS— VDDG間電位を抵抗 55および 56によって分圧した電位が与えられる。ここで、装置 の動作時には電位制御トランジスタ 53をオフする電位を与えるよう、抵抗 55および 5 6の抵抗値が設定される。電位制御トランジスタ 53がオフとなる場合、ノ ッファ 52の 制御端子には VDDGの電位が与えられ、この時、電荷抜きトランジスタ 51のゲートに は VSS電位が与えられて、電荷抜きトランジスタ 51はオフとなる。
[0046] 一方、装置の電源オフ時には、 VSSの電位が VDDG電位よりも先に GNDレベル に落とされ、この時、電位制御トランジスタ 53のゲート電位が上昇して、電位制御トラ ンジスタ 53がオンとなるようにする。抵抗 54を十分に高抵抗としておけば、電位制御 トランジスタ 53がオンとなる結果、バッファ 52の制御端子には VSSの電位が与えられ る。これにより、電荷抜きトランジスタ 51のゲートには VDDG電位が与えられて、電荷 抜きトランジスタ 51はオンとなる。
[0047] つまり、上記電荷抜き回路 50では、装置の電源オフ時に、電荷抜きトランジスタ 51 を半開き状態ではなぐ完全なオン状態とすることができ、より確実にソースバスライン の電荷を抜くことができる。尚、上記図 6の構成は、画素トランジスタが Nchの場合に 対応する構成であるが、画素トランジスタが Pchの場合にも、同様の原理でもって、装 置の電源オフ時に、電荷抜きトランジスタを完全なオン状態とすることができる。
[0048] また、上記説明における液晶表示装置では、画素トランジスタが Nchの場合、装置 の電源オフ時に VSSの電位を VDDG電位よりも先に GNDレベルにすることで、画 素の電荷を抜くことができる構成となっている。また、画素トランジスタが Pchの場合は 、 VDDGの電位を VSS電位よりも先に GNDレベルにすることで、画素の電荷を抜く ことができる構成となって 、る。
[0049] ここで、 VSSの電位を VDDG電位よりも先に GNDレベルにする（もしくは、 VDDG の電位を VSS電位よりも先に GNDレベルにする）ためには、液晶表示装置に通常 備えられて 、る電源制御部にお 、て、ソフト処理的に電源オフに力かるタイミングコン トロールを行えば、容易に実現可能である。
[0050] し力しながら、上述のような電源制御部におけるタイミングコントロールは、装置の突 発的な電源オフ（例えば、装置のバッテリがユーザによって誤って取り外された場合 など）には対応し切れない可能性がある。装置の突発的な電源オフ時に、 VSSの電 位を VDDG電位よりも先に GNDレベルにする（もしくは、 VDDGの電位を VSS電位 よりも先に GNDレベルにする）には、例えば、図 7に示すような構成を採ることが考え られる。
[0051] 図 7には、電源制御部 60と、該電源制御部 60から出力される 3種類の電源電位 V SS、 VDD、および VDDGを示している。電源制御部 60から出力される電源電位 VS S、 VDD、および VDDGのそれぞれには、電源が突発的にオフとなった場合に、供 給される電位が徐々に低下できるように、コンデンサ 61、 62、 63が接続されている。 ここで、例えば、電源電位 VSSに接続されるコンデンサ 61の容量を、他のコンデンサ 62および 63よりも小さくすれば、 VSSの電位を VDDG電位よりも先に GNDレベル にすることができる。また、この効果は、装置の突発的な電源オフ時にも得られる。
[0052] 尚、上記説明における液晶表示装置では、電荷抜き回路によってソースバスライン カゝら逃がされた電荷は、共通電極 TCOMに逃がされるようになつている。しかしなが ら、本発明はこれに限定されるものではなぐ電荷を逃がす先として十分な容量を持 つて 、るところであれば、共通電極 TCOM以外に電荷を逃がしてもよ 、。
[0053] また、上記説明においては、例えば図 2において、 VSSの電位が VDDGの電位よ りも先に GNDレベルに到達する例が示されている（画素トランジスタ及び電荷抜きト ランジスタが Nchの場合)。図 2の構成はその実現が容易であるが、本発明において は、電荷抜きトランジスタを介してソースノ スライン力も電荷が抜ける期間が存在する のであれば、 VSSの電位が VDDGの電位よりも後に GNDレベルに収束されてもよ い。
[0054] VSSの電位が VDDGの電位よりも後に GNDレベルに収束される場合の例を、図 8 および図 9に示す。
[0055] まず、図 8に示す例では、 VSSの電位が一度 GNDレベルよりも高い電位となった 後に、再度 GNDレベルに収束している。この例では、図 2に示す例よりも、画素トラン ジスタ及び電荷抜きトランジスタがより開いた状態となるため、より効果的である。
[0056] また、図 9に示す例では、 VSSの電位が GNDレベルに到達はしていなくても、少な くとも GNDレベルに近づくことで、画素トランジスタ及び電荷抜けトランジスタが半開 き状態で電荷が抜ける時間が十分に存在するためソースバスラインカ 電荷を抜くこ とが可能である。
[0057] 上記説明における液晶表示装置では、装置の電源オフ時に、画素トランジスタのォ フ電位信号がオン電位信号よりも先に GNDレベルの電位まで到達させられる。また 、上記説明では、上記オフ電位信号およびオン電位信号は液晶表示パネルの外部 力 電源電位として入力されている場合を想定しており、上述の制御は液晶表示パ ネル外で行われる。しカゝしながら、液晶表示パネル内に電源回路を搭載している場 合においても、該液晶表示パネル内に電源制御回路を具備すれば、本発明は適用 可能である。すなわち、上記電源制御回路は、液晶表示装置の電源オフ時に、画素 トランジスタのオン電位信号よりも先に、画素トランジスタのオフ電位信号を GNDレべ ルの電位まで到達させるための電源制御を行う。以下に、液晶表示パネル内に電源 回路を搭載して 、る場合の実施形態にっ 、て説明する。
[0058] 液晶表示パネル内に電源回路を内蔵する場合、上記電源制御回路の一例を図 19 に示す。図 19に示す回路では、液晶表示パネルに対して電源電位 VCCおよび接地 電位 GNDのみが入力されており、該液晶表示パネル内の電源回路 71および 72に よって、 2種類の電源電位 VDDGおよぶ VSSを生成している。すなわち、電源回路 7 1は電源電位 VDDGを生成し、電源回路 72は電源電位 VSSを生成する。
[0059] 電源回路 71および 72は、電源電位 VCCおよび接地電位 GNDを入力とし、例え ばチャージポンプを用いて電源電位 VDDGおよび VSSを生成することができる。こ のようなチャージポンプは、容量に対して電荷の充電および放電を繰り返すことによ つて所望の電圧を生成するものである。図 19において、電源回路 71および 72に入 力されている入力信号は、上記充放電の制御を行うためのものである。但し、本発明 において電源回路 71および 72の種類は特に限定されるものではなぐ上記チャージ ポンプ以外の電源回路 (例えば、抵抗分割)も使用可能である。
[0060] 尚、図 19では液晶表示パネル内で 2種類の電源電位を生成する場合を例示して いるが、場合によってはより多くの種類の電源電位を生成してもよい。今回は説明を 簡素化するために、画素トランジスタの制御電圧 VDDG及び VSSのみを記載して ヽ る。
[0061] 電源回路 71および 72によって生成される電源電位 VDDGおよび VSSは、例えば 図 1に示す回路の最終バッファ 17およびバッファ 32に入力される。そして、 VSSの電 位が VDDGの電位よりも先に GNDレベルに上げられるようにすれば、上述した作用 によって、装置の電源オフ時に画素の電荷抜きを迅速に行うことができる。
[0062] 図 19に示す電源制御回路では、 VSSの電位を VDDGの電位よりも先に GNDレべ ルに落とすため、放電回路 73および 74を有している。放電回路 73は、電源回路 71 が出力する電源電位 VDDGと設置電位 GNDとの間に配置されている。また、放電 回路 74は、電源回路 72が出力する電源電位 VSSと設置電位 GNDとの間に配置さ れる。
[0063] 放電回路 73および 74は基本的に同一の構成を有しており、図 20に示すように、ス イッチ 77と該スィッチを制御するスィッチ制御回路 78とを含んで構成されて ヽる。放 電回路 73および 74の動作は、液晶表示装置の電源オフ時にスィッチ 77を開き、電 源オン時にはスィッチ 77が閉じている。すなわち、放電回路 73および 74は、液晶表 示装置の電源オフ時に、スィッチ 77をオンにして放電回路 73および 74力も電荷を G NDに抜くものである。
[0064] 上記放電回路 73および 74において、電源電位 VCCを立ち下げた時には、各信号 の電位が GNDレベルとなる。このため、スィッチ 77を Pchトランジスタで作成しておけ ば、ゲート電圧が GNDレベルの時にスィッチ 77が開くことになり、液晶表示装置の 電源オフ時にスィッチ 77を確実に開くことができる。
[0065] また、逆に液晶表示装置の電源がオンの時には、スィッチ 77に対して High信号 (P chトランジスタのオフ電位）が必要となる。装置の電源オン時には、スィッチ 77を確実 に閉じる必要があるため、場合によっては、スィッチ 77を制御する信号を入力信号レ ベルからレベルシフトする必要がある。図 20におけるスィッチ制御回路 78は、装置の 電源オン時に、スィッチ 77を確実に閉じる入力信号を与えるために設けられている。
[0066] 尚、上記説明では、スィッチ 77を Pchトランジスタとしている力 本発明はこれに限 定されるものではなぐ Pch及び Nchトランジスタの両方でスィッチ 77を構成すること も可能である。
[0067] ここで、放電回路 73および 74における電荷を抜く能力を異ならせれば、図 2に示す ような電源制御が可能となる。具体的には、放電回路 74の方が放電回路 73よりも電 荷を抜く能力が大きければ、 VSSの電位を VDDGの電位よりも先に GNDレベルに 落とすことができる。
[0068] 放電回路 73および 74における電荷を抜く能力を異ならせる方法の一つとして、放 電回路 73および 74におけるスィッチ 77の能力を変えることが考えられる。すなわち、 スィッチ 77は、液晶表示パネル内にトランジスタとして形成されるため、このトランジス タサイズを変えることでスィッチ 77の能力を変えることができる。
[0069] ここで、スィッチ 77を構成するトランジスタの平面図を図 21に示す。このトランジスタ は、チャネル領域を含む半導体層 77aの上にソース電極 77b、ゲート電極 77c、ドレ イン電極 77dが配置されており、チャネル幅が W、チャネル長が Lである
トランジスタの能力は、チャネル幅 Wが大きい場合は能力が大きくなり、チャネル長 Lが小さい場合は能力が小さくなる。つまり放電回路 74のスィッチを構成しているトラ ンジスタのチャネル幅 Wを放電回路 73のスィッチを構成しているトランジスタのチヤネ ル幅 Wより大きくする力、放電回路 74のスィッチを構成しているトランジスタのチヤネ ル長 Lを放電回路 73のスィッチを構成しているトランジスタのチャネル長 Lより小さく すればよい。
[0070] また、 VSSの電位を VDDGの電位よりも先に GNDレベルに落とすための方法は、 スィッチ 77を構成するトランジスタの能力を変える以外にも、様々な方法が使用可能 である。
[0071] 例えば、放電回路のスィッチに接続する配線材料を変えることによつても、 VSSの 電位を VDDGの電位よりも先に GNDレベルに落とすことができる。すなわち、放電 回路 73のスィッチの配線を高抵抗配線にして、放電回路 74のスィッチの配線を低抵 抗配線にすることにより、電荷の抜きやすさを変えることができ、図 2のような電源制御 を行うことが可能となる、
また、さらに他の方法として、液晶表示パネル内部の電源配線 VDDGに対して、電 源配線 VSSより大きな容量及び負荷を接続することで電荷の抜けるスピードを遅くし 、図 2のような電源制御を行うことも可能である。
[0072] また、図 19に示す電源制御回路では、電源回路 71および 72から出力される電源 電圧 VDDGおよび VSSとして安定した電圧を供給するために、平滑コンデンサ 75 および 76を備えている。平滑コンデンサ 75および 76は、電源回路 71および 72を安 定電源に接続するものであり、図 19では、電源回路 71および 72と GNDとの間に平 滑コンデンサ 75および 76がそれぞれ接続されている。
[0073] 平滑コンデンサ 75および 76は、液晶表示パネル内部に配置する構成に限定され ず、液晶表示パネル外部に配置される場合も考えられる。但し、平滑コンデンサ 75 および 76の容量を液晶表示パネル内に作成する場合には、相当の面積を必要とす る。このため、平滑コンデンサ 75および 76を液晶表示パネル外部に配置すれば、パ ネルの小型化の面で有利である。
[0074] 尚、電源回路 71および 72に含まれるコンデンサ（電源回路 71および 72をチャージ ポンプで構成する場合）は、液晶表示パネル内部にあってもよぐ液晶表示パネル外 部にあってもよい。すなわち、電源回路 71および 72に含まれるコンデンサを液晶表 示パネル外部に配置する場合は、チャージポンプの充放電を制御する回路部分の みが液晶表示パネル内に含まれることになる。
[0075] また、平滑コンデンサ 75および 76が接続される安定電源は GNDの例に限定され るものではなぐ他の安定電源 (例えば、 VCC)に接続してもよい（図 22参照)。
[0076] このように、平滑コンデンサ 75および 76を備える構成では、液晶表示装置のオフ 時には、放電回路 74は平滑コンデンサ 75および 76に保持されている電荷をも抜くこ とになる。このため、 VDDG— GND間に接続される平滑コンデンサ 75の容量を、 V DVSS— GND間に接続される平滑コンデンサ 76の容量よりも大きくすることにより、 装置の電源オフ時に VDDGの立ち下げスピードを遅くすることが可能となる。よって 、図 2のような電源制御を行うことが可能である。
[0077] 図 19の回路構成では、放電回路 73は VDDG配線と GND配線との間に接続され 、放電回路 74は VSS配線と GND配線との間に接続されている力 放電回路 73およ び 74の接続は上記例に限定されるものでない。例えば、図 23で示すように、放電回 路 79を VDDG配線と GND配線との間に接続し、放電回路 80を VSS配線と VDDG 配線との間に接続することも可能である。
[0078] 図 23に示すような放電回路の接続方法とした場合、装置の電源オフ時の VDDG 及び VSSの振る舞いを、図 24のように制御することができる。図 24に示すような電源 制御を行うためには、 VDDG— GND間の平滑コンデンサ75をVSS— GND間の平 滑コンデンサ 76よりも大きな容量としたり、液晶表示パネル内部の電源配線 VDDG に電源配線 VSSよりも大きな容量や負荷を接続したりすればよい。
[0079] 図 24に示すような電源制御を行うと、装置の電源オフ時に放電回路 80により VSS は GNDを超えて VDDGに引っ張られる。 VSSが GNDよりも ON電位に近づくため、 図 2に示す電源制御よりも図 8に示す電源制御に近くなり、画素電極の電荷抜きに効 果的な制御を行うことが可能となる。
[0080] 尚、図 19や図 23に示した電源制御回路の構成は、図 1に示す構成に対応して適 用可能である力 もちろん本発明はこれに限定されるものではない。すなわち、図 13 のように画素トランジスタが Pch、サンプリングトランジスタが Nchで構成されて!、る場 合や、図 15、 16のようにサンプリングトランジスタが両チャネルのトランジスタで構成さ れて 、る場合の電源制御でも、上記同様な方法で制御可能である。
[0081] 本発明に係るアクティブマトリクス型液晶表示装置は、以上のように、複数のソース バスラインと複数のゲートバスラインとを有し、上記ソースバスラインとゲートバスライン との交点ごとに、画素トランジスタを介して接続された画素を備えたアクティブマトリク ス型液晶表示装置において、各ソースバスラインに、上記画素トランジスタと同極性 であり、そのゲートに該画素トランジスタのオフ電位信号が与えられる電荷抜きトラン ジスタを備えている。
[0082] 上記の構成によれば、各ソースラインには、上記画素トランジスタと同極性であり、 そのゲートに該画素トランジスタのオフ電位信号が与えられる電荷抜きトランジスタが 備えられる。このため、画素力もソースバスラインへ抜けた電荷がサンプリングトランジ スタを通って抜けきれな 、場合であっても、上記電荷抜きトランジスタを通して逃がす ことが可能となる。
[0083] また、画素トランジスタおよび画素抜きトランジスタを半開きとするためには、特別な 制御信号が必要とされないため、簡易な構成にて画素の電荷抜きが実行できる。
[0084] また、上記アクティブマトリクス型液晶表示装置では、アクティブマトリクス型液晶表 示装置の電源オフ時には、画素トランジスタのオン電位信号よりも先に、上記オフ電 位信号が GNDレベルの電位まで到達させられることを特徴としている。
[0085] 上記の構成によれば、上記アクティブマトリクス型液晶表示装置の電源オフ時には 、画素トランジスタのオン電位信号よりも先に、上記オフ電位信号が GNDレベルの電 位まで到達させられる。
[0086] そして、画素トランジスタのオフ電位信号が GNDレベルの電位まで到達させられる ことで、上記画素トランジスタは半開き状態 (完全なオン状態ではないが、ある程度の 導通性は有する状態)となる。また、電荷抜きトランジスタも同様に、半開き状態となる 。このため、各画素に蓄積されている電荷は、画素トランジスタおよび電荷抜きトラン ジスタを介して外部に逃げることが可能な状態となり、装置の電源オフ時における画 素の電荷抜きが行える。
[0087] また、本発明に係る他のアクティブマトリクス型液晶表示装置は、複数のソースバス ラインと複数のゲートバスラインとを有し、上記ソースバスラインとゲートバスラインとの 交点ごとに、画素トランジスタを介して接続された画素を備えたアクティブマトリクス型 液晶表示装置において、各ソースノ スラインに備えられ、上記画素トランジスタと同極 性である電荷抜きトランジスタと、上記画素トランジスタのオン電位信号とオフ電位信 号とからゲート制御電位を生成し、生成された上記ゲート制御電位を上記電荷抜きト ランジスタのゲートに与える電位制御手段とを有しており、上記電位制御手段によつ て生成されるゲート制御電位は、該アクティブマトリクス型液晶表示装置の動作中は 、上記電荷抜きトランジスタをオフする電位であり、該アクティブマトリクス型液晶表示 装置の電源オフ時には、画素トランジスタのオン電位信号よりも先に、上記オフ電位 信号が GNDレベルの電位まで到達させられることにより、上記電荷抜きトランジスタ をオンする電位に変化する。
[0088] 上記の構成によれば、各ソースラインには、上記画素トランジスタと同極性の電荷抜 きトランジスタが備えられ、該電荷抜きトランジスタのゲートには、電位制御手段によつ て生成されるゲート制御電位が与えられる。そして、該アクティブマトリクス型液晶表 示装置の電源オフ時には、画素トランジスタのオン電位信号よりも先に、上記オフ電 位信号が GNDレベルの電位まで到達させられる。
[0089] そして、画素トランジスタのオフ電位信号が GNDレベルの電位まで到達させられる ことで、上記画素トランジスタは半開き状態となる。また、電荷抜きトランジスタにおい ては、上記ゲート制御電位が、上記電荷抜きトランジスタをオンする電位に変化する 。このため、各画素に蓄積されている電荷は、画素トランジスタおよび電荷抜きトラン ジスタを介して外部に逃げることが可能な状態となり、装置の電源オフ時における画 素の電荷抜きが行える。特に、電荷抜きトランジスタが半開きではなぐ完全なオン状 態となることで、ソースバスラインからの電荷を確実に逃がすことができる。
[0090] また、画素トランジスタを半開きとし、かつ、画素抜きトランジスタをオン状態とするた めには、特別な制御信号が必要とされないため、簡易な構成にて画素の電荷抜きが 実行できる。
[0091] また、上記アクティブマトリクス型液晶表示装置は、上記電荷抜きトランジスタのゲー トには、該電荷抜きトランジスタを制御する第 1のノ ッファが接続されており、各ゲート バスラインには、画素トランジスタを制御する第 2のバッファが接続されており、上記第 1のノ ッファは、上記第 2のバッファと同じサイズ及び電源関係を有する構成とするこ とが好ましい。
[0092] 上記の構成によれば、制御系のトラブル等により上記オン電位信号およびオフ電 位信号が制御できなくなった場合などに、上記第 1のノッファおよび第 2のノ ッファの 出力は、上記オン電位信号およびオフ電位信号の中間電位に近くなる（通常、 GND 電位に近くなる）。このため、制御系のトラブル等が起きた場合でも、画素トランジスタ と電荷抜きトランジスタが同一の挙動を示す。つまり、画素トランジスタが半開き状態と なる時には、電荷抜きトランジスタも確実に半開き状態となり、画素の電荷を逃がすこ とができる、といった利点がある。
[0093] また、上記アクティブマトリクス型液晶表示装置は、上記各ソースバスラインは、上記 電荷抜きトランジスタを介して共通電極と接続されて ヽることが好まし ヽ。
[0094] 上記の構成によれば、画素から抜カゝされた電荷は、共通電極へ送られることになり 、画素の液晶に印加される電位差を確実に解消することができる。
[0095] また、上記アクティブマトリクス型液晶表示装置は、アクティブマトリクス型液晶表示 装置の電源オフ時に、画素トランジスタのオン電位信号よりも先に、画素トランジスタ のオフ電位信号を GNDレベルの電位まで到達させる電源制御回路を液晶表示パネ ルに内蔵している構成とすることができる。
[0096] 上記の構成によれば、上記オフ電位信号およびオン電位信号が、液晶表示パネル の外部カゝら電源電位として入力されずに、液晶表示パネル内で生成される場合であ つても、上記電源制御回路によって上述の電源制御が行える。これにより、特別な制 御信号を必要とせずに、簡易な構成にて画素の電荷抜きが実行できる。
[0097] また、上記アクティブマトリクス型液晶表示装置では、上記電源制御回路は、画素ト ランジスタのオン電位信号を生成する第 1の電源回路と、画素トランジスタのオフ電位 信号を生成する第 2の電源回路と、アクティブマトリクス型液晶表示装置の電源オフ 時に、上記第 1の電源回路の電荷を抜く第 1の放電回路と、アクティブマトリクス型液 晶表示装置の電源オフ時に、上記第 2の電源回路の電荷を抜く第 2の放電回路とを 備えており、上記第 1および第 2の放電回路は、トランジスタ力もなるスィッチのオン' オフ制御によって記第 1および第 2の電源回路の電荷を抜くものであって、該第 1お よび第 2の放電回路におけるトランジスタサイズを異ならせることによって、画素トラン ジスタのオン電位信号よりも先に、画素トランジスタのオフ電位信号を GNDレベルの 電位まで到達させる構成とすることができる。
[0098] 上記の構成によれば、第 1および第 2の放電回路におけるトランジスタサイズが異な らせることにより（例えば、第 2の放電回路のスィッチを構成しているトランジスタのチ ャネル Wを第 1の放電回路のスィッチを構成して 、るトランジスタのチャネル幅より大 きくするか、第 2の放電回路のスィッチを構成しているトランジスタのチャネル長を第 1 の放電回路のスィッチを構成しているトランジスタのチャネル長より小さくすることによ り）、第 2の電源回路の電荷を第 1の電源回路の電荷よりも早く抜くことができる。すな わち、画素トランジスタのオン電位信号よりも先に、画素トランジスタのオフ電位信号 を GNDレベルの電位まで到達させることができる。
[0099] また、上記アクティブマトリクス型液晶表示装置では、上記電源制御回路は、画素ト ランジスタのオン電位信号を生成する第 1の電源回路と、画素トランジスタのオフ電位 信号を生成する第 2の電源回路と、アクティブマトリクス型液晶表示装置の電源オフ 時に、上記第 1の電源回路の電荷を抜く第 1の放電回路と、アクティブマトリクス型液 晶表示装置の電源オフ時に、上記第 2の電源回路の電荷を抜く第 2の放電回路とを 備えており、上記第 1および第 2の放電回路に接続される配線負荷を異ならせること によって、画素トランジスタのオン電位信号よりも先に、画素トランジスタのオフ電位信 号を GNDレベルの電位まで到達させる構成とすることができる。
[0100] 上記の構成によれば、上記第 1および第 2の放電回路に接続される配線負荷を異 ならせること〖こよって (例えば、第 1の放電回路のスィッチの配線を高抵抗配線にし、 第 2の放電回路のスィッチの配線を低抵抗配線にすることによって）、第 2の電源回 路の電荷を第 1の電源回路の電荷よりも早く抜くことができる。すなわち、画素トランジ スタのオン電位信号よりも先に、画素トランジスタのオフ電位信号を GNDレベルの電 位まで到達させることができる。
[0101] また、上記アクティブマトリクス型液晶表示装置では、上記電源制御回路は、画素ト ランジスタのオン電位信号を生成する第 1の電源回路と、画素トランジスタのオフ電位 信号を生成する第 2の電源回路と、アクティブマトリクス型液晶表示装置の電源オフ 時に、上記第 1の電源回路の電荷を抜く第 1の放電回路と、アクティブマトリクス型液 晶表示装置の電源オフ時に、上記第 2の電源回路の電荷を抜く第 2の放電回路とを 備えており、上記第 1および第 2の電源回路に接続される液晶表示パネル内部の容 量及び負荷を異ならせることによって、画素トランジスタのオン電位信号よりも先に、 画素トランジスタのオフ電位信号を GNDレベルの電位まで到達させる構成とすること ができる。
[0102] 上記の構成によれば、上記第 1および第 2の電源回路に接続される液晶表示パネ ル内部の容量及び負荷を異ならせることによって (例えば、第 1の電源回路に接続さ れて上記オン電位信号を出力する配線に対して、第 2の電源回路に接続されて上記 オフ電位信号を出力する配線よりも大きな容量及び負荷を接続することによって）、 第 2の電源回路の電荷を第 1の電源回路の電荷よりも早く抜くことができる。すなわち 、画素トランジスタのオン電位信号よりも先に、画素トランジスタのオフ電位信号を GN Dレベルの電位まで到達させることができる。
本発明は上述した各実施の形態に限定されるものではなぐ請求項に示した範囲 で種々の変更が可能である。すなわち、請求項で示した範囲で適宜変更した技術的 手段を組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる

Claims

請求の範囲
[1] 複数のソースバスラインと複数のゲートバスラインとを有し、上記ソースノ スラインと ゲートバスラインとの交点ごとに、画素トランジスタを介して接続された画素を備えた アクティブマトリクス型液晶表示装置において、
各ソースバスラインに、上記画素トランジスタと同極性であり、そのゲートに該画素ト ランジスタのオフ電位信号が与えられる電荷抜きトランジスタを備えていることを特徴 とするアクティブマトリクス型液晶表示装置。
[2] 上記アクティブマトリクス型液晶表示装置の電源オフ時には、画素トランジスタのォ ン電位信号よりも先に、上記オフ電位信号力 SGNDレベルの電位まで到達させられる ことを特徴とする請求項 1に記載のアクティブマトリクス型液晶表示装置。
[3] 複数のソースバスラインと複数のゲートバスラインとを有し、上記ソースノ スラインと ゲートバスラインとの交点ごとに、画素トランジスタを介して接続された画素を備えた アクティブマトリクス型液晶表示装置において、
各ソースバスラインに備えられ、上記画素トランジスタと同極性である電荷抜きトラン ジスタと、
上記画素トランジスタのオン電位信号とオフ電位信号とからゲート制御電位を生成 し、生成された上記ゲート制御電位を上記電荷抜きトランジスタのゲートに与える電 位制御手段とを有しており、
上記電位制御手段によって生成されるゲート制御電位は、
該アクティブマトリクス型液晶表示装置の動作中は、上記電荷抜きトランジスタをォ フする電位であり、
該アクティブマトリクス型液晶表示装置の電源オフ時には、画素トランジスタのオン 電位信号よりも先に、上記オフ電位信号力 SGNDレベルの電位まで到達させられるこ とにより、上記電荷抜きトランジスタをオンする電位に変化することを特徴とするァクテ イブマトリクス型液晶表示装置。
[4] 上記電荷抜きトランジスタのゲートには、該電荷抜きトランジスタを制御する第 1のバ ッファが接続されており、
各ゲートバスラインには、画素トランジスタを制御する第 2のバッファが接続されてお り、
上記第 1のバッファは、上記第 2のノ ッファと同じサイズ及び電源関係を有すること を特徴とする請求項 1に記載のアクティブマトリクス型液晶表示装置。
[5] 上記各ソースバスラインは、上記電荷抜きトランジスタを介して共通電極と接続され ていることを特徴とする請求項 1または 3に記載のアクティブマトリクス型液晶表示装 置。
[6] アクティブマトリクス型液晶表示装置の電源オフ時に、画素トランジスタのオン電位 信号よりも先に、画素トランジスタのオフ電位信号を GNDレベルの電位まで到達させ る電源制御回路を備え、
上記電源制御回路の少なくとも一部を液晶表示パネルに内蔵していることを特徴と する請求項 2または 3に記載のアクティブマトリクス型液晶表示装置。
[7] 上記電源制御回路は、
画素トランジスタのオン電位信号を生成する第 1の電源回路と、
画素トランジスタのオフ電位信号を生成する第 2の電源回路と、
上記液晶表示パネルに内蔵されており、アクティブマトリクス型液晶表示装置の電 源オフ時に、上記第 1の電源回路の電荷を抜く第 1の放電回路と、
上記液晶表示パネルに内蔵されており、アクティブマトリクス型液晶表示装置の電 源オフ時に、上記第 2の電源回路の電荷を抜く第 2の放電回路とを備えており、 上記第 1および第 2の放電回路は、トランジスタ力 なるスィッチのオン ·オフ制御に よって記第 1および第 2の電源回路の電荷を抜くものであって、該第 1および第 2の放 電回路におけるトランジスタサイズを異ならせることによって、画素トランジスタのオン 電位信号よりも先に、画素トランジスタのオフ電位信号を GNDレベルの電位まで到 達させることを特徴とする請求項 6に記載のアクティブマトリクス型液晶表示装置。
[8] 上記電源制御回路は、
画素トランジスタのオン電位信号を生成する第 1の電源回路と、
画素トランジスタのオフ電位信号を生成する第 2の電源回路と、
上記液晶表示パネルに内蔵され、アクティブマトリクス型液晶表示装置の電源オフ 時に、上記第 1の電源回路の電荷を抜く第 1の放電回路と、 上記液晶表示パネルに内蔵され、アクティブマトリクス型液晶表示装置の電源オフ 時に、上記第 2の電源回路の電荷を抜く第 2の放電回路とを備えており、
上記第 1および第 2の放電回路に接続される配線負荷を異ならせることによって、 画素トランジスタのオン電位信号よりも先に、画素トランジスタのオフ電位信号を GN
Dレベルの電位まで到達させることを特徴とする請求項 6に記載のアクティブマトリク ス型液晶表示装置。
[9] 上記電源制御回路は、
画素トランジスタのオン電位信号を生成する第 1の電源回路と、
画素トランジスタのオフ電位信号を生成する第 2の電源回路と、
上記液晶表示パネルに内蔵され、アクティブマトリクス型液晶表示装置の電源オフ 時に、上記第 1の電源回路の電荷を抜く第 1の放電回路と、
上記液晶表示パネルに内蔵され、アクティブマトリクス型液晶表示装置の電源オフ 時に、上記第 2の電源回路の電荷を抜く第 2の放電回路とを備えており、
上記第 1および第 2の電源回路に接続される容量及び負荷を異ならせることによつ て、画素トランジスタのオン電位信号よりも先に、画素トランジスタのオフ電位信号を G
NDレベルの電位まで到達させることを特徴とする請求項 6に記載のアクティブマトリ タス型液晶表示装置。
[10] 上記電源制御回路は、
画素トランジスタのオン電位信号を生成する第 1の電源回路と、
画素トランジスタのオフ電位信号を生成する第 2の電源回路と、
上記液晶表示パネルに内蔵され、アクティブマトリクス型液晶表示装置の電源オフ 時に、上記第 1の電源回路の電荷を抜く第 1の放電回路と、
上記液晶表示パネルに内蔵され、アクティブマトリクス型液晶表示装置の電源オフ 時に、上記第 2の電源回路の電荷を抜く第 2の放電回路と、
上記液晶表示パネルの外部に接続され、上記第 1および第 2の電源回路から出力 される信号電圧を安定させる平滑コンデンサとを備えており、
上記平滑コンデンサの容量を異ならせることによって、画素トランジスタのオン電位 信号よりも先に、画素トランジスタのオフ電位信号を GNDレベルの電位まで到達させ ることを特徴とする請求項 6に記載のアクティブマトリクス型液晶表示装置。
複数のソースバスラインと複数のゲートバスラインとを有し、上記ソースノ スラインと ゲートバスラインとの交点ごとに、画素トランジスタを介して接続された画素を備えた アクティブマトリクス型液晶表示装置の駆動方法において、
各ソースバスラインに、上記画素トランジスタと同極性であり、そのゲートに該画素ト ランジスタのオフ電位信号が与えられる電荷抜きトランジスタを備え、
該アクティブマトリクス型液晶表示装置の電源オフ時には、画素トランジスタのオン 電位信号よりも先に、上記オフ電位信号力 SGNDレベルの電位まで到達させることで
、上記画素トランジスタおよび上記電荷抜きトランジスタを半開き状態として、各画素 に蓄積されている電荷を逃がすことを特徴とするアクティブマトリクス型液晶表示装置 の駆動方法。
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