JPH10161080A - 液晶表示装置のパワーオフ放電回路およびこれを用いた液晶表示装置 - Google Patents
液晶表示装置のパワーオフ放電回路およびこれを用いた液晶表示装置Info
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- JPH10161080A JPH10161080A JP9255479A JP25547997A JPH10161080A JP H10161080 A JPH10161080 A JP H10161080A JP 9255479 A JP9255479 A JP 9255479A JP 25547997 A JP25547997 A JP 25547997A JP H10161080 A JPH10161080 A JP H10161080A
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Abstract
(57)【要約】
【課題】 パワーオフの際ゲートオン電圧が印加されて
いたゲートラインの電圧を急速に充電させることができ
る液晶表示装置のパワーオフ放電回路を提供する。 【解決手段】 ゲート、ソースおよびドレインを有し、
ドレインがゲートオン／オフ電圧発生器６のゲートオン
端子に連結され、ソースが接地され、ゲート電圧に応じ
てターンオンまたはターンオフされるトランジスタＴ１
と、アノードに第１電圧が印加され、カソードはトラン
ジスタＴ１のゲートに連結されるダイオードＤ１と、一
端子に第２電圧が印加され、他端子はダイオードＤ１の
カソードとトランジスタＴ１のゲートとの間の接点Ｎ１
に連結されるキャパシタＣ１とを含み、パワーオン状態
においては接点Ｎ１の電位によりトランジスタＴ１がタ
ーンオフされ、パワーオフ状態においては接点Ｎ１の電
位によりトランジスタＴ１がターンオンされるパワーオ
フ放電回路を提供する。
いたゲートラインの電圧を急速に充電させることができ
る液晶表示装置のパワーオフ放電回路を提供する。 【解決手段】 ゲート、ソースおよびドレインを有し、
ドレインがゲートオン／オフ電圧発生器６のゲートオン
端子に連結され、ソースが接地され、ゲート電圧に応じ
てターンオンまたはターンオフされるトランジスタＴ１
と、アノードに第１電圧が印加され、カソードはトラン
ジスタＴ１のゲートに連結されるダイオードＤ１と、一
端子に第２電圧が印加され、他端子はダイオードＤ１の
カソードとトランジスタＴ１のゲートとの間の接点Ｎ１
に連結されるキャパシタＣ１とを含み、パワーオン状態
においては接点Ｎ１の電位によりトランジスタＴ１がタ
ーンオフされ、パワーオフ状態においては接点Ｎ１の電
位によりトランジスタＴ１がターンオンされるパワーオ
フ放電回路を提供する。
Description
【０００１】
【発明の属する技術分野】本発明は液晶表示装置(LCD:L
iquid Crystal Display)用放電回路に係り、より詳しく
は、液晶表示装置がパワーオフした際液晶パネルに充電
されているゲートオン電圧を放電させるための回路に関
する。
iquid Crystal Display)用放電回路に係り、より詳しく
は、液晶表示装置がパワーオフした際液晶パネルに充電
されているゲートオン電圧を放電させるための回路に関
する。
【０００２】
【従来の技術】一般的な薄膜トランジスタ液晶表示装置
においては一つの画素が一つの薄膜トランジスタ、前記
薄膜トランジスタに連結された液晶キャパシタおよび保
持キャパシタ(storage capacitor) で構成される。前記
薄膜トランジスタは前記液晶キャパシタに電圧を印加す
るためのスイッチとして作用する。前記トランジスタの
ターンオン状態においては階調電圧により前記液晶キャ
パシタが充電される。前記保持キャパシタは液晶キャパ
シタと並列に連結されていて、前記トランジスタのター
ンオフ状態において液晶キャパシタに充電された電圧が
漏洩することを防止する。ここで、前記薄膜トランジス
タをターンオンさせるに必要な電圧をゲートオン電圧、
ターンオフさせるに必要な電圧をゲートオフ電圧とす
る。実際応用において、前記ゲートオン電圧は２０Ｖ以
上であり、ゲートオフ電圧は−７Ｖ以下である。液晶パ
ネルは大型化、高精細化するほどより大きいＤＣレベル
を有するゲートオン／オフ電圧が求められる。かかる薄
膜トランジスタ液晶表示装置においては液晶キャパシタ
に充電されている電圧が対応する画素内において液晶の
光透過率を制御し、これによって、色の表示がなされ
る。
においては一つの画素が一つの薄膜トランジスタ、前記
薄膜トランジスタに連結された液晶キャパシタおよび保
持キャパシタ(storage capacitor) で構成される。前記
薄膜トランジスタは前記液晶キャパシタに電圧を印加す
るためのスイッチとして作用する。前記トランジスタの
ターンオン状態においては階調電圧により前記液晶キャ
パシタが充電される。前記保持キャパシタは液晶キャパ
シタと並列に連結されていて、前記トランジスタのター
ンオフ状態において液晶キャパシタに充電された電圧が
漏洩することを防止する。ここで、前記薄膜トランジス
タをターンオンさせるに必要な電圧をゲートオン電圧、
ターンオフさせるに必要な電圧をゲートオフ電圧とす
る。実際応用において、前記ゲートオン電圧は２０Ｖ以
上であり、ゲートオフ電圧は−７Ｖ以下である。液晶パ
ネルは大型化、高精細化するほどより大きいＤＣレベル
を有するゲートオン／オフ電圧が求められる。かかる薄
膜トランジスタ液晶表示装置においては液晶キャパシタ
に充電されている電圧が対応する画素内において液晶の
光透過率を制御し、これによって、色の表示がなされ
る。
【０００３】以下、添付図面を参照して一般的な前段ゲ
ートのパネル構造を有する薄膜トランジスタ液晶表示装
置について説明する。図１に示すように、前記一般的な
薄膜トランジスタ液晶表示装置は、タイミング制御回路
１、ゲート駆動回路２、ソース駆動回路３、階調電圧発
生器４、液晶パネル５、ゲートオン／オフ電圧発生器６
で構成される。
ートのパネル構造を有する薄膜トランジスタ液晶表示装
置について説明する。図１に示すように、前記一般的な
薄膜トランジスタ液晶表示装置は、タイミング制御回路
１、ゲート駆動回路２、ソース駆動回路３、階調電圧発
生器４、液晶パネル５、ゲートオン／オフ電圧発生器６
で構成される。
【０００４】前記タイミング制御回路１は色信号(RGB)
、同期信号(Hsync、Vsync)およびクロック信号(CLK)
が入力されるように連結され、前記タイミング制御回路
１の出力はゲート駆動回路２とソース駆動回路３に提供
される。階調電圧発生器４の出力はソース駆動回路３に
提供されるように連結され、ゲートオン／オフ電圧発生
器６から出力されるゲートオン／オフ電圧(Von、Voff)
はゲート駆動回路２に提供されるように連結される。液
晶パネル５は多数のゲートラインＧ０〜Ｇｎとこれにそ
れぞれ垂直に交差する多数のデータラインＤ１〜Ｄｍで
構成される。ゲート駆動回路２は前記各ゲートラインと
連結され、ソース駆動回路３は前記各データラインと連
結される。液晶パネル５をより詳しく察してみると、各
ゲートラインとデータラインが交差する領域には一つの
薄膜トランジスタ、一つの保持キャパシタＣｓｔおよび
一つの液晶キャパシタＣｐが存在する。前記薄膜トラン
ジスタのゲートはゲートラインと連結され、ソースは対
応するデータラインに連結され、ドレインには液晶キャ
パシタＣｐと保持キャパシタＣｓｔが並列に連結され
る。液晶キャパシタの他の端子は共通電極に連結され、
保持キャパシタの他の端子は前段のゲートラインに連結
される。従って、液晶キャパシタの両端電圧は共通電極
電圧と対応するデータライン電圧により決定され、保持
キャパシタの両端電圧は対応するデータライン電圧と前
段のゲートライン電圧により決定される。特に、前段ゲ
ート構造を有する液晶パネルにおいては一番目のゲート
ラインＧ０に画素が連結されていない。前段ゲート連結
構造は別途のラインにより保持キャパシタが連結される
独立配線方式に比べ開口率が高くなるという長所を有す
るので、広く適用されている。
、同期信号(Hsync、Vsync)およびクロック信号(CLK)
が入力されるように連結され、前記タイミング制御回路
１の出力はゲート駆動回路２とソース駆動回路３に提供
される。階調電圧発生器４の出力はソース駆動回路３に
提供されるように連結され、ゲートオン／オフ電圧発生
器６から出力されるゲートオン／オフ電圧(Von、Voff)
はゲート駆動回路２に提供されるように連結される。液
晶パネル５は多数のゲートラインＧ０〜Ｇｎとこれにそ
れぞれ垂直に交差する多数のデータラインＤ１〜Ｄｍで
構成される。ゲート駆動回路２は前記各ゲートラインと
連結され、ソース駆動回路３は前記各データラインと連
結される。液晶パネル５をより詳しく察してみると、各
ゲートラインとデータラインが交差する領域には一つの
薄膜トランジスタ、一つの保持キャパシタＣｓｔおよび
一つの液晶キャパシタＣｐが存在する。前記薄膜トラン
ジスタのゲートはゲートラインと連結され、ソースは対
応するデータラインに連結され、ドレインには液晶キャ
パシタＣｐと保持キャパシタＣｓｔが並列に連結され
る。液晶キャパシタの他の端子は共通電極に連結され、
保持キャパシタの他の端子は前段のゲートラインに連結
される。従って、液晶キャパシタの両端電圧は共通電極
電圧と対応するデータライン電圧により決定され、保持
キャパシタの両端電圧は対応するデータライン電圧と前
段のゲートライン電圧により決定される。特に、前段ゲ
ート構造を有する液晶パネルにおいては一番目のゲート
ラインＧ０に画素が連結されていない。前段ゲート連結
構造は別途のラインにより保持キャパシタが連結される
独立配線方式に比べ開口率が高くなるという長所を有す
るので、広く適用されている。
【０００５】タイミング制御回路１は色信号ＲＧＢ，同
期信号Hsync 、Vsync およびクロック信号ＣＬＫを用い
て色信号のタイミングを制御し、駆動回路２、３を動作
させるための制御信号を生成する。階調電圧発生器４と
ゲートオン／オフ電圧発生器６はそれぞれ多数の階調電
圧とゲートオン／オフ電圧を生成する。前記多数の階調
電圧はソース駆動回路３に提供され、ゲートオン／オフ
電圧はゲート駆動回路２に提供される。ゲート駆動回路
２はゲートオン／オフ電圧およびタイミング制御回路１
から出力される信号を用いて各ゲートラインが順次１水
平走査時間の間ターンオンされるようにするゲート駆動
電圧を生成し、前記生成されたゲート駆動電圧を各ゲー
トラインに印加する。ここで、１水平走査時間は一つの
ゲートラインに連結されたすべての画素にデータ駆動電
圧を印加するに消費される時間である。ソース駆動回路
３は各データラインに対してタイミング制御回路１から
出力される色信号に応じて階調電圧のうち一つを選択
し、選択した電圧を対応するデータラインに印加する。
次いで、前記各データライン電圧はターンオン状態であ
るゲートラインに連結されている１行の画素に記録され
る。
期信号Hsync 、Vsync およびクロック信号ＣＬＫを用い
て色信号のタイミングを制御し、駆動回路２、３を動作
させるための制御信号を生成する。階調電圧発生器４と
ゲートオン／オフ電圧発生器６はそれぞれ多数の階調電
圧とゲートオン／オフ電圧を生成する。前記多数の階調
電圧はソース駆動回路３に提供され、ゲートオン／オフ
電圧はゲート駆動回路２に提供される。ゲート駆動回路
２はゲートオン／オフ電圧およびタイミング制御回路１
から出力される信号を用いて各ゲートラインが順次１水
平走査時間の間ターンオンされるようにするゲート駆動
電圧を生成し、前記生成されたゲート駆動電圧を各ゲー
トラインに印加する。ここで、１水平走査時間は一つの
ゲートラインに連結されたすべての画素にデータ駆動電
圧を印加するに消費される時間である。ソース駆動回路
３は各データラインに対してタイミング制御回路１から
出力される色信号に応じて階調電圧のうち一つを選択
し、選択した電圧を対応するデータラインに印加する。
次いで、前記各データライン電圧はターンオン状態であ
るゲートラインに連結されている１行の画素に記録され
る。
【０００６】図２は前記前段ゲートパネル構造を有する
薄膜トランジスタ液晶表示装置に適用されるゲート駆動
電圧の一例を示すものである。図２を参照すると、任意
の１ゲートライン（Ｇｎ−１）は１フレームのうち、１
水平走査時間の間ターンオンされ、残りの区間において
はターンオフされることがわかる。また、各ゲートライ
ンは順次ターンオンされる。
薄膜トランジスタ液晶表示装置に適用されるゲート駆動
電圧の一例を示すものである。図２を参照すると、任意
の１ゲートライン（Ｇｎ−１）は１フレームのうち、１
水平走査時間の間ターンオンされ、残りの区間において
はターンオフされることがわかる。また、各ゲートライ
ンは順次ターンオンされる。
【０００７】ゲートオン／オフ状態であるとき、液晶パ
ネルにおける動作について詳細に説明する。例えば、図
１においてゲートラインＧ１にゲートオン電圧が印加さ
れ、残りのゲートラインにゲートオフ電圧が印加される
とき、ゲートラインＧ１に連結されている１行の薄膜ト
ランジスタすべてがターンオンされる。次いで、ソース
駆動回路３からデータライン（Ｄ１〜Ｄｍ）を通じて提
供されるデータ駆動電圧は前記ターンオンされた薄膜ト
ランジスタを経由して液晶キャパシタＣｐ１と保持キャ
パシタＣｓｔ１に印加される。これによって、液晶キャ
パシタＣｐ１はデータ駆動電圧と共通電極電圧との間の
差異に該当する電圧により充電され、保持キャパシタＣ
ｓｔ１はデータ駆動電圧と前段ゲートラインＧ０のゲー
トオフ電圧との差異に該当する電圧により充電される。
また、ゲートラインＧ１に印加されているゲートオン電
圧により前記ゲートラインＧ１に連結されている次の行
の保持キャパシタＣｓｔ２が充電される。ゲートオフ区
間において前記保持キャパシタＣｓｔ２の両端電圧が液
晶キャパシタＣｐ２の電圧より大きく、これによって、
液晶キャパシタＣｐ２は電荷を続けて供給されるので、
液晶キャパシタＣｐ２はゲートオンの際印加された電圧
を保持させることができる。
ネルにおける動作について詳細に説明する。例えば、図
１においてゲートラインＧ１にゲートオン電圧が印加さ
れ、残りのゲートラインにゲートオフ電圧が印加される
とき、ゲートラインＧ１に連結されている１行の薄膜ト
ランジスタすべてがターンオンされる。次いで、ソース
駆動回路３からデータライン（Ｄ１〜Ｄｍ）を通じて提
供されるデータ駆動電圧は前記ターンオンされた薄膜ト
ランジスタを経由して液晶キャパシタＣｐ１と保持キャ
パシタＣｓｔ１に印加される。これによって、液晶キャ
パシタＣｐ１はデータ駆動電圧と共通電極電圧との間の
差異に該当する電圧により充電され、保持キャパシタＣ
ｓｔ１はデータ駆動電圧と前段ゲートラインＧ０のゲー
トオフ電圧との差異に該当する電圧により充電される。
また、ゲートラインＧ１に印加されているゲートオン電
圧により前記ゲートラインＧ１に連結されている次の行
の保持キャパシタＣｓｔ２が充電される。ゲートオフ区
間において前記保持キャパシタＣｓｔ２の両端電圧が液
晶キャパシタＣｐ２の電圧より大きく、これによって、
液晶キャパシタＣｐ２は電荷を続けて供給されるので、
液晶キャパシタＣｐ２はゲートオンの際印加された電圧
を保持させることができる。
【０００８】この状態において使用者がパワースイッチ
をオフさせるか停電などの理由で外部電源が遮断される
場合、液晶パネル内の保持キャパシタと液晶キャパシタ
に充電されていた電荷が完全に放電するには若干の時間
がかかる。これは電源が遮断されると薄膜トランジスタ
がターンオフされてドレイン端子がフローティング(flo
ating)状態となるため、保持キャパシタと液晶キャパシ
タの充電電荷が自然に放電されるためである。これによ
って、使用者が電源供給を遮断しても緩慢な電荷放電に
より画面が徐々に消えるという問題点がある。また、前
記電源遮断の直後に液晶キャパシタに直流電圧が所定の
時間の間作用することにより液晶が劣化されるという問
題がある。
をオフさせるか停電などの理由で外部電源が遮断される
場合、液晶パネル内の保持キャパシタと液晶キャパシタ
に充電されていた電荷が完全に放電するには若干の時間
がかかる。これは電源が遮断されると薄膜トランジスタ
がターンオフされてドレイン端子がフローティング(flo
ating)状態となるため、保持キャパシタと液晶キャパシ
タの充電電荷が自然に放電されるためである。これによ
って、使用者が電源供給を遮断しても緩慢な電荷放電に
より画面が徐々に消えるという問題点がある。また、前
記電源遮断の直後に液晶キャパシタに直流電圧が所定の
時間の間作用することにより液晶が劣化されるという問
題がある。
【０００９】前記のような問題点を解決するため、本出
願人により韓国特許出願第９５−２９４４４号“薄膜ト
ランジスタ液晶表示装置の画面消し回路とその駆動方
法”が出願されている。前記“薄膜トランジスタ液晶表
示装置の画面消し回路とその駆動方法”においては、パ
ワーオフされるとすぐゲートオン／オフ電圧発生器のゲ
ートオフ端子の電圧を急速に放電させる。パワーオン状
態において前記ゲートオフ端子はゲート駆動回路のスイ
ッチングにより液晶パネル内のゲートラインと実質的に
連結されている。例えば、４００個のゲートラインが存
在する場合、３９９個のゲートラインにはゲートオフ電
圧が印加され、一つのゲートラインにはゲートオン電圧
が印加される。上記特許はパワーオフの直後にゲートオ
フ端子の電圧を放電させることにより、パネルの保持キ
ャパシタと液晶キャパシタに充電されていた電荷を急速
に除去することである。
願人により韓国特許出願第９５−２９４４４号“薄膜ト
ランジスタ液晶表示装置の画面消し回路とその駆動方
法”が出願されている。前記“薄膜トランジスタ液晶表
示装置の画面消し回路とその駆動方法”においては、パ
ワーオフされるとすぐゲートオン／オフ電圧発生器のゲ
ートオフ端子の電圧を急速に放電させる。パワーオン状
態において前記ゲートオフ端子はゲート駆動回路のスイ
ッチングにより液晶パネル内のゲートラインと実質的に
連結されている。例えば、４００個のゲートラインが存
在する場合、３９９個のゲートラインにはゲートオフ電
圧が印加され、一つのゲートラインにはゲートオン電圧
が印加される。上記特許はパワーオフの直後にゲートオ
フ端子の電圧を放電させることにより、パネルの保持キ
ャパシタと液晶キャパシタに充電されていた電荷を急速
に除去することである。
【００１０】
【発明が解決しようとする課題】しかしながら、上記従
来の特許においては、パワーオフの直前にゲートオフ電
圧が印加されていたゲートラインに連結される液晶キャ
パシタと保持キャパシタによる充電電荷を除去するもの
である。従って、パワーオフの直前にゲートオン電圧が
印加されていた画素においては依然として画面が遅く消
えるばかりでなく、直流ストレスによる劣化が発生する
という問題点がある。
来の特許においては、パワーオフの直前にゲートオフ電
圧が印加されていたゲートラインに連結される液晶キャ
パシタと保持キャパシタによる充電電荷を除去するもの
である。従って、パワーオフの直前にゲートオン電圧が
印加されていた画素においては依然として画面が遅く消
えるばかりでなく、直流ストレスによる劣化が発生する
という問題点がある。
【００１１】従って、本発明は前記従来の問題点を解決
するためのものであって、その目的は、パワーオフの際
ゲートオン電圧が印加されていたゲートラインの電圧を
急速に放電させることができる液晶表示装置のパワーオ
フ放電回路を提供することにある。
するためのものであって、その目的は、パワーオフの際
ゲートオン電圧が印加されていたゲートラインの電圧を
急速に放電させることができる液晶表示装置のパワーオ
フ放電回路を提供することにある。
【００１２】
【課題を解決するための手段】本発明に従うパワーオフ
放電回路は前段ゲート連結構造を有する液晶パネルを含
む液晶表示装置に適用される。前記液晶パネルは多数の
ゲートラインとこれに交差する多数のデータラインとで
構成され、前記各ゲートラインとデータラインとが交差
する領域には画素が形成されている。前記画素は薄膜ト
ランジスタ、液晶キャパシタ、保持キャパシタで構成さ
れる。薄膜トランジスタのゲートは対応するゲートライ
ンに連結され、ソースは対応するデータラインに連結さ
れ、液晶キャパシタと保持キャパシタのいずれか一端子
は前記薄膜トランジスタのドレインに共通に連結され
る。液晶キャパシタの他の端子は共通電極に連結され、
保持キャパシタの他の端子は前段のゲートラインに連結
される。
放電回路は前段ゲート連結構造を有する液晶パネルを含
む液晶表示装置に適用される。前記液晶パネルは多数の
ゲートラインとこれに交差する多数のデータラインとで
構成され、前記各ゲートラインとデータラインとが交差
する領域には画素が形成されている。前記画素は薄膜ト
ランジスタ、液晶キャパシタ、保持キャパシタで構成さ
れる。薄膜トランジスタのゲートは対応するゲートライ
ンに連結され、ソースは対応するデータラインに連結さ
れ、液晶キャパシタと保持キャパシタのいずれか一端子
は前記薄膜トランジスタのドレインに共通に連結され
る。液晶キャパシタの他の端子は共通電極に連結され、
保持キャパシタの他の端子は前段のゲートラインに連結
される。
【００１３】かかる液晶表示装置はゲートオンおよびゲ
ートオフ端子を有するゲートオン／オフ電圧発生器、前
記電圧発生器のゲートオンおよびゲートオフ端子と連結
されると同時に前記液晶パネルの各ゲートラインと連結
されるゲート駆動回路を含む。前記ゲートオン／オフ電
圧発生器はゲートオン電圧とゲートオフ電圧を生成して
前記端子に提供し、前記ゲート駆動回路は所定の制御信
号に応じて各ゲートラインに対して前記ゲートオンまた
はオフ電圧のうち一つを選択し、選択された電圧を対応
するゲートラインに印加する。このとき、制御信号は各
ゲートラインが順次ターンオンされるように予め決定さ
れる。
ートオフ端子を有するゲートオン／オフ電圧発生器、前
記電圧発生器のゲートオンおよびゲートオフ端子と連結
されると同時に前記液晶パネルの各ゲートラインと連結
されるゲート駆動回路を含む。前記ゲートオン／オフ電
圧発生器はゲートオン電圧とゲートオフ電圧を生成して
前記端子に提供し、前記ゲート駆動回路は所定の制御信
号に応じて各ゲートラインに対して前記ゲートオンまた
はオフ電圧のうち一つを選択し、選択された電圧を対応
するゲートラインに印加する。このとき、制御信号は各
ゲートラインが順次ターンオンされるように予め決定さ
れる。
【００１４】前記目的を達成するため、本発明に従うパ
ワーオフ放電回路はドレインが前記ゲートオン／オフ電
圧発生器のゲートオン端子に連結され、ソースが接地さ
れているトランジスタと前記トランジスタのゲートにバ
イアス電圧を提供するパワーオフ感知回路を含む。前記
パワーオフ感知回路はパワーオン状態においては前記ト
ランジスタをターンオフさせるためのバイアス電圧を生
成し、パワーオフ状態においては前記トランジスタをタ
ーンオンさせるためのバイアス電圧を生成する。従っ
て、パワーオフ状態においては前記トランジスタが前記
パワーオフ感知回路によりターンオンされることによ
り、ゲートオン端子の電圧が前記トランジスタおよび接
地により形成される電流経路を通じて急速に放電され
る。
ワーオフ放電回路はドレインが前記ゲートオン／オフ電
圧発生器のゲートオン端子に連結され、ソースが接地さ
れているトランジスタと前記トランジスタのゲートにバ
イアス電圧を提供するパワーオフ感知回路を含む。前記
パワーオフ感知回路はパワーオン状態においては前記ト
ランジスタをターンオフさせるためのバイアス電圧を生
成し、パワーオフ状態においては前記トランジスタをタ
ーンオンさせるためのバイアス電圧を生成する。従っ
て、パワーオフ状態においては前記トランジスタが前記
パワーオフ感知回路によりターンオンされることによ
り、ゲートオン端子の電圧が前記トランジスタおよび接
地により形成される電流経路を通じて急速に放電され
る。
【００１５】本発明の特徴に従うと、前記パワーオフ感
知回路はアノードに第１電圧が連結されたダイオードと
一端が前記ダイオードのカソードに連結され、他端が第
２電圧に連結されるキャパシタで構成される。前記ダイ
オードとキャパシタの接点は前記トランジスタのゲート
に連結される。前記ダイオードのしきい電圧をＶｔｈ
１、前記トランジスタのしきい電圧をＶｔｈ２というと
き、前記第１電圧は（Ｖｔｈ１＋Ｖｔｈ２）より小さい
ことが好ましく、前記第２電圧は［第１電圧−（Ｖｔｈ
１＋Ｖｔｈ２）］より小さいことが好ましい。また、前
記第１電圧としては接地または負の電圧が好ましい。か
かる条件において、パワーオン状態である場合には前記
ダイオードとキャパシタの接点の電位は第１電圧におい
て前記ダイオードのしきい電圧Ｖｔｈ１ほど降下した電
圧である。従って、前記トランジスタがＮＭＯＳ(N-typ
e Metal Oxide Semiconductor)である場合には前記接点
の電位により前記トランジスタがターンオフされる。ま
た、前記キャパシタは前記接点の電位と第２電圧の差異
に該当する電圧により充電される。このとき、電源が遮
断されると、前記第１電圧値および第２電圧値はゼロに
なる。キャパシタは両端電圧を保持しようとする属性が
あるので、前記接点の電位は最小限しきい電圧Ｖｔｈ２
より大きい値になる。これによって、しきい電圧Ｖｔｈ
２より大きい前記接点の電位により前記トランジスタは
ターンオンされ、ゲートオン端子の電圧は急速に放電さ
れ得る。
知回路はアノードに第１電圧が連結されたダイオードと
一端が前記ダイオードのカソードに連結され、他端が第
２電圧に連結されるキャパシタで構成される。前記ダイ
オードとキャパシタの接点は前記トランジスタのゲート
に連結される。前記ダイオードのしきい電圧をＶｔｈ
１、前記トランジスタのしきい電圧をＶｔｈ２というと
き、前記第１電圧は（Ｖｔｈ１＋Ｖｔｈ２）より小さい
ことが好ましく、前記第２電圧は［第１電圧−（Ｖｔｈ
１＋Ｖｔｈ２）］より小さいことが好ましい。また、前
記第１電圧としては接地または負の電圧が好ましい。か
かる条件において、パワーオン状態である場合には前記
ダイオードとキャパシタの接点の電位は第１電圧におい
て前記ダイオードのしきい電圧Ｖｔｈ１ほど降下した電
圧である。従って、前記トランジスタがＮＭＯＳ(N-typ
e Metal Oxide Semiconductor)である場合には前記接点
の電位により前記トランジスタがターンオフされる。ま
た、前記キャパシタは前記接点の電位と第２電圧の差異
に該当する電圧により充電される。このとき、電源が遮
断されると、前記第１電圧値および第２電圧値はゼロに
なる。キャパシタは両端電圧を保持しようとする属性が
あるので、前記接点の電位は最小限しきい電圧Ｖｔｈ２
より大きい値になる。これによって、しきい電圧Ｖｔｈ
２より大きい前記接点の電位により前記トランジスタは
ターンオンされ、ゲートオン端子の電圧は急速に放電さ
れ得る。
【００１６】本発明の他の特徴に従うと、前記パワーオ
フ感知回路は入力端子、出力端子、陽の電圧端子および
接地端子を備えた反転器、前記反転器の入力端子と陽の
電圧端子との間に連結された抵抗および前記反転器の陽
の電圧端子と接地端子との間に連結されたキャパシタで
構成される。前記反転器の入力端子には電源電圧が印加
され、前記反転器の出力端子は前記トランジスタのゲー
トに連結される。前記反転器は電源電圧がローレベルで
ある場合には陽の電圧端子の電圧を出力端子に提供し、
電源電圧がハイレベルである場合には接地レベルを出力
端子に提供する。パワーオン状態において前記電源電圧
はハイレベルであり、パワーオフ状態においては前記電
源電圧はローレベルである。従って、パワーオン状態に
おいては前記反転器の出力端子の電圧が接地レベルにな
り、パワーオフ状態においては陽の電圧端子の電圧にな
る。パワーオン状態においては反転器の出力が接地レベ
ルであるので、前記トランジスタは続けてターンオフさ
れる。前記陽の電圧端子の電圧は前記電源電圧が前記抵
抗およびキャパシタにより決定される時定数ほど遅延さ
れた値である。もし、パワーオン状態においてパワーオ
フ状態に変化すると、電源電圧がローレベルとなり、前
記陽の電圧端子においては前記時定数により決定される
時間だけハイレベルの電源電圧に保持された後、ローレ
ベルに下がる。前記電源電圧がローレベルに下がり、前
記陽の電圧端子においてはハイレベルに保持されている
間には、前記反転器はハイレベルである前記陽の電圧端
子の電圧を出力する。これによって、前記反転器から出
力される電圧は前記トランジスタをターンオンさせ、ゲ
ートオン電圧は前記トランジスタを通じて放電されるこ
とができる。
フ感知回路は入力端子、出力端子、陽の電圧端子および
接地端子を備えた反転器、前記反転器の入力端子と陽の
電圧端子との間に連結された抵抗および前記反転器の陽
の電圧端子と接地端子との間に連結されたキャパシタで
構成される。前記反転器の入力端子には電源電圧が印加
され、前記反転器の出力端子は前記トランジスタのゲー
トに連結される。前記反転器は電源電圧がローレベルで
ある場合には陽の電圧端子の電圧を出力端子に提供し、
電源電圧がハイレベルである場合には接地レベルを出力
端子に提供する。パワーオン状態において前記電源電圧
はハイレベルであり、パワーオフ状態においては前記電
源電圧はローレベルである。従って、パワーオン状態に
おいては前記反転器の出力端子の電圧が接地レベルにな
り、パワーオフ状態においては陽の電圧端子の電圧にな
る。パワーオン状態においては反転器の出力が接地レベ
ルであるので、前記トランジスタは続けてターンオフさ
れる。前記陽の電圧端子の電圧は前記電源電圧が前記抵
抗およびキャパシタにより決定される時定数ほど遅延さ
れた値である。もし、パワーオン状態においてパワーオ
フ状態に変化すると、電源電圧がローレベルとなり、前
記陽の電圧端子においては前記時定数により決定される
時間だけハイレベルの電源電圧に保持された後、ローレ
ベルに下がる。前記電源電圧がローレベルに下がり、前
記陽の電圧端子においてはハイレベルに保持されている
間には、前記反転器はハイレベルである前記陽の電圧端
子の電圧を出力する。これによって、前記反転器から出
力される電圧は前記トランジスタをターンオンさせ、ゲ
ートオン電圧は前記トランジスタを通じて放電されるこ
とができる。
【００１７】
【発明の実施の形態】以下、本発明の好ましい実施形態
を添付図面に基づいて詳細に説明する。図３は本発明の
第１実施形態に従うパワーオフ（Ｖｏｎ）放電回路が適
用された液晶表示装置の構成図であり、同図に示すよう
に、本発明の第１実施形態に従うパワーオフ放電回路が
適用された液晶表示装置は、タイミング制御回路１、ゲ
ート駆動回路２、ソース駆動回路３、階調電圧発生器
４、液晶パネル５、ゲートオン／オフ電圧発生器６およ
びゲートオン電圧放電回路７で構成される。
を添付図面に基づいて詳細に説明する。図３は本発明の
第１実施形態に従うパワーオフ（Ｖｏｎ）放電回路が適
用された液晶表示装置の構成図であり、同図に示すよう
に、本発明の第１実施形態に従うパワーオフ放電回路が
適用された液晶表示装置は、タイミング制御回路１、ゲ
ート駆動回路２、ソース駆動回路３、階調電圧発生器
４、液晶パネル５、ゲートオン／オフ電圧発生器６およ
びゲートオン電圧放電回路７で構成される。
【００１８】前記構成要素のうち、図１に示す液晶表示
装置の構成要素と同一のものについては同一符号を付け
る。前述したように、液晶パネル５は前段ゲート連結構
造であり、本発明の実施例１に従うゲートオン電圧放電
回路７は、ゲートオン／オフ電圧発生器６とゲート駆動
回路２との間のゲートオン端子に連結されている。
装置の構成要素と同一のものについては同一符号を付け
る。前述したように、液晶パネル５は前段ゲート連結構
造であり、本発明の実施例１に従うゲートオン電圧放電
回路７は、ゲートオン／オフ電圧発生器６とゲート駆動
回路２との間のゲートオン端子に連結されている。
【００１９】図４は図３のゲートオン電圧放電回路７を
より詳しく示すものである。図４を参照すると、ゲート
オン電圧放電回路７はトランジスタＴ１、ダイオードＤ
１およびキャパシタＣ１で構成される。前記トランジス
タＴ１はＮＭＯＳであり、ドレインは前記ゲートオン端
子に連結され、ソースは接地されている。ダイオードＤ
１のアノードには第１電圧Ｖａが印加され、カソードは
前記トランジスタＴ１のゲートに連結される。前記キャ
パシタＣ１の一端には第２電圧Ｖｂが印加され、他端に
は前記ダイオードＤ１のカソードと前記トランジスタＴ
１のゲートの接点Ｎ１に連結される。前記ダイオードＤ
１のしきい電圧をＶｔｈ１、前記トランジスタＴ１のし
きい電圧をＶｔｈ２と仮定する。
より詳しく示すものである。図４を参照すると、ゲート
オン電圧放電回路７はトランジスタＴ１、ダイオードＤ
１およびキャパシタＣ１で構成される。前記トランジス
タＴ１はＮＭＯＳであり、ドレインは前記ゲートオン端
子に連結され、ソースは接地されている。ダイオードＤ
１のアノードには第１電圧Ｖａが印加され、カソードは
前記トランジスタＴ１のゲートに連結される。前記キャ
パシタＣ１の一端には第２電圧Ｖｂが印加され、他端に
は前記ダイオードＤ１のカソードと前記トランジスタＴ
１のゲートの接点Ｎ１に連結される。前記ダイオードＤ
１のしきい電圧をＶｔｈ１、前記トランジスタＴ１のし
きい電圧をＶｔｈ２と仮定する。
【００２０】次に、図４および図５を参照して本発明の
第１実施形態に従うゲートオン電圧放電回路の動作につ
いて説明する。パワーオン状態であるとき、前記接点Ｎ
１の電位は前記トランジスタＴ１のしきい電圧Ｖｔｈ２
より小さくしなければならない。これはパワーオン状態
においてはトランジスタＴ１によるゲートオン端子にお
ける放電が起こらないように前記トランジスタがターン
オフされなければならないためである。パワーオン状態
における接点Ｎ１の電位はＶａ−Ｖｔｈ１で表現される
ので、Ｖａ−Ｖｔｈ１＜Ｖｔｈ２の数式が成立する。従
って、Ｖａ＜Ｖｔｈ１＋Ｖｔｈ２の式が満たさなければ
ならない。
第１実施形態に従うゲートオン電圧放電回路の動作につ
いて説明する。パワーオン状態であるとき、前記接点Ｎ
１の電位は前記トランジスタＴ１のしきい電圧Ｖｔｈ２
より小さくしなければならない。これはパワーオン状態
においてはトランジスタＴ１によるゲートオン端子にお
ける放電が起こらないように前記トランジスタがターン
オフされなければならないためである。パワーオン状態
における接点Ｎ１の電位はＶａ−Ｖｔｈ１で表現される
ので、Ｖａ−Ｖｔｈ１＜Ｖｔｈ２の数式が成立する。従
って、Ｖａ＜Ｖｔｈ１＋Ｖｔｈ２の式が満たさなければ
ならない。
【００２１】また、パワーオフ状態においては前記第２
電圧Ｖｂが接地レベルとなるので、前記接点Ｎ１の電位
はパワーオン状態においてキャパシタＣ１の両端に充電
されていた電圧になる。かかる動作を通常、電荷ポンピ
ングという。パワーオフ状態においては前記トランジス
タＴ１がターンオンされなければならないので、パワー
オン状態において前記キャパシタの両端電圧は前記トラ
ンジスタＴ１のしきい電圧Ｖｔｈ２よりもっと大きくし
なければならない。これを数式で表現すると次のようで
ある。
電圧Ｖｂが接地レベルとなるので、前記接点Ｎ１の電位
はパワーオン状態においてキャパシタＣ１の両端に充電
されていた電圧になる。かかる動作を通常、電荷ポンピ
ングという。パワーオフ状態においては前記トランジス
タＴ１がターンオンされなければならないので、パワー
オン状態において前記キャパシタの両端電圧は前記トラ
ンジスタＴ１のしきい電圧Ｖｔｈ２よりもっと大きくし
なければならない。これを数式で表現すると次のようで
ある。
【００２２】（Ｖａ−Ｖｔｈ１）−Ｖｂ＞Ｖｔｈ２ また、この数式は、 Ｖｂ＜Ｖａ−（Ｖｔｈ１＋Ｖｔｈ２） でも表現される。上記のようなバイアス条件を満たすた
め、本発明の第１実施形態においては第１電圧は接地レ
ベル０Ｖ、第２電圧は−１０Ｖと仮定した。ここで、し
きい電圧Ｖｔｈ１、Ｖｔｈ２は通常的に０．７Ｖである
と見なす。
め、本発明の第１実施形態においては第１電圧は接地レ
ベル０Ｖ、第２電圧は−１０Ｖと仮定した。ここで、し
きい電圧Ｖｔｈ１、Ｖｔｈ２は通常的に０．７Ｖである
と見なす。
【００２３】パワーオン状態においてはダイオードＤ１
がターンオンされ、キャパシタＣ１は接点Ｎ１の電位と
第２電圧Ｖｂとの間の差異に該当する電圧を保持する。
図５に示すように、接点Ｎ１の電位ＶＮ１は−０．７Ｖ
である。前記−０．７ＶはトランジスタＴ１をターンオ
フさせ、ゲートオン端子の電圧Ｖｏｎはゲート駆動回路
２に提供される。
がターンオンされ、キャパシタＣ１は接点Ｎ１の電位と
第２電圧Ｖｂとの間の差異に該当する電圧を保持する。
図５に示すように、接点Ｎ１の電位ＶＮ１は−０．７Ｖ
である。前記−０．７ＶはトランジスタＴ１をターンオ
フさせ、ゲートオン端子の電圧Ｖｏｎはゲート駆動回路
２に提供される。
【００２４】この状態において外部電源が遮断されるパ
ワーオフ状態に入ると、第２電圧Ｖｂは接地レベル０Ｖ
となり、電荷ポンピングにより接点Ｎ１の電位ＶＮ１は
キャパシタＣ１の両端電圧になる。前記キャパシタＣ１
の両端電圧はパワーオン状態において接点Ｎ１の電位Ｖ
Ｎ１と第２電圧Ｖｂとの間の差異であるので、 −０．７−（−１０）＝９．３Ｖ になる。
ワーオフ状態に入ると、第２電圧Ｖｂは接地レベル０Ｖ
となり、電荷ポンピングにより接点Ｎ１の電位ＶＮ１は
キャパシタＣ１の両端電圧になる。前記キャパシタＣ１
の両端電圧はパワーオン状態において接点Ｎ１の電位Ｖ
Ｎ１と第２電圧Ｖｂとの間の差異であるので、 −０．７−（−１０）＝９．３Ｖ になる。
【００２５】図５を参照すると、パワーオフの直後第２
電圧Ｖｂは接地レベル０Ｖとなり、接点Ｎ１の電位ＶＮ
１は９．３Ｖになることがわかる。前記９．３Ｖはキャ
パシタＣ１の自然放電により徐々に減少する。従って、
前記９．３Ｖゲート電圧によりトランジスタＴ１はター
ンオンされ、図５に示すゲートオン端子の電圧Ｖｏｎは
急速に放電する。
電圧Ｖｂは接地レベル０Ｖとなり、接点Ｎ１の電位ＶＮ
１は９．３Ｖになることがわかる。前記９．３Ｖはキャ
パシタＣ１の自然放電により徐々に減少する。従って、
前記９．３Ｖゲート電圧によりトランジスタＴ１はター
ンオンされ、図５に示すゲートオン端子の電圧Ｖｏｎは
急速に放電する。
【００２６】前述した本発明の第１実施形態においては
予め仮定した第１および第２電圧とキャパシタの電荷ポ
ンピングを用いたパワーオフ感知回路を開示している。
前記パワーオフ感知回路は本発明において求めるバイア
ス条件をトランジスタに提供する。前記トランジスタが
パワーオフの直後にターンオンされることにより、ゲー
トオン端子の電圧を急速に放電することができる。
予め仮定した第１および第２電圧とキャパシタの電荷ポ
ンピングを用いたパワーオフ感知回路を開示している。
前記パワーオフ感知回路は本発明において求めるバイア
ス条件をトランジスタに提供する。前記トランジスタが
パワーオフの直後にターンオンされることにより、ゲー
トオン端子の電圧を急速に放電することができる。
【００２７】次に、図６および図７を参照して本発明の
第２実施形態に従うゲートオン電圧放電回路８について
説明する。この発明の第２実施形態に従うゲートオン電
圧放電回路８は前記第１実施形態と同様に図３のゲート
オン／オフ電圧発生器６とゲート駆動回路２との間のゲ
ートオン端子に連結される。
第２実施形態に従うゲートオン電圧放電回路８について
説明する。この発明の第２実施形態に従うゲートオン電
圧放電回路８は前記第１実施形態と同様に図３のゲート
オン／オフ電圧発生器６とゲート駆動回路２との間のゲ
ートオン端子に連結される。
【００２８】図６を参照すると、本発明の第２実施形態
に従うゲートオン電圧放電回路８は、ＰＭＯＳ(P-type
Metal Oxide Semiconductor)トランジスタＴ２、二つの
ＮＭＯＳトランジスタＴ３、Ｔ４、三つの抵抗Ｒ１、Ｒ
２、Ｒ３および二つのキャパシタＣ２、Ｃ３で構成され
る。前記二つのトランジスタＴ２、Ｔ３はＣＭＯＳ(Com
plementary Metal Oxide Semiconductor) インバータで
構成される。前記二つのトランジスタＴ２、Ｔ３は各ド
レインとゲートが互いに連結されている。前記二つのト
ランジスタＴ２、Ｔ３の共通ゲートは入力端であり、共
通ドレインは出力端である。前記入力端には電源電圧Ｖ
ｃｃが印加され、この電圧Ｖｃｃはシステムにおいて通
常用いられている５Ｖである。前記トランジスタＴ２の
ソースと入力端との間には抵抗Ｒ１が連結され、前記ト
ランジスタＴ３のソースは接地されている。前記トラン
ジスタＴ２のソースと接地との間にはキャパシタＣ２が
連結される。トランジスタＴ４のドレインはゲートオン
端子とゲート駆動回路２との間の接点Ｎ２に抵抗Ｒ３を
媒介として連結され、ソースは接地される。前記トラン
ジスタＴ４のゲートと接地との間にはキャパシタＣ３が
連結され、前記二つのトランジスタＴ２、Ｔ３の共通ド
レインと前記トランジスタＴ４のゲートの間には抵抗Ｒ
２が連結される。
に従うゲートオン電圧放電回路８は、ＰＭＯＳ(P-type
Metal Oxide Semiconductor)トランジスタＴ２、二つの
ＮＭＯＳトランジスタＴ３、Ｔ４、三つの抵抗Ｒ１、Ｒ
２、Ｒ３および二つのキャパシタＣ２、Ｃ３で構成され
る。前記二つのトランジスタＴ２、Ｔ３はＣＭＯＳ(Com
plementary Metal Oxide Semiconductor) インバータで
構成される。前記二つのトランジスタＴ２、Ｔ３は各ド
レインとゲートが互いに連結されている。前記二つのト
ランジスタＴ２、Ｔ３の共通ゲートは入力端であり、共
通ドレインは出力端である。前記入力端には電源電圧Ｖ
ｃｃが印加され、この電圧Ｖｃｃはシステムにおいて通
常用いられている５Ｖである。前記トランジスタＴ２の
ソースと入力端との間には抵抗Ｒ１が連結され、前記ト
ランジスタＴ３のソースは接地されている。前記トラン
ジスタＴ２のソースと接地との間にはキャパシタＣ２が
連結される。トランジスタＴ４のドレインはゲートオン
端子とゲート駆動回路２との間の接点Ｎ２に抵抗Ｒ３を
媒介として連結され、ソースは接地される。前記トラン
ジスタＴ４のゲートと接地との間にはキャパシタＣ３が
連結され、前記二つのトランジスタＴ２、Ｔ３の共通ド
レインと前記トランジスタＴ４のゲートの間には抵抗Ｒ
２が連結される。
【００２９】この発明の第２実施形態においては、前記
トランジスタＴ２のしきい電圧を−１．５Ｖ、前記トラ
ンジスタＴ３、Ｔ４のしきい電圧を１．５Ｖと仮定し
た。本発明の第２実施形態においては、パワーオフ状態
を電源電圧ＶＣＣ、反転器および抵抗−キャパシタ回路
を用いて感知するためのパワーオフ検出方式が適用され
た。
トランジスタＴ２のしきい電圧を−１．５Ｖ、前記トラ
ンジスタＴ３、Ｔ４のしきい電圧を１．５Ｖと仮定し
た。本発明の第２実施形態においては、パワーオフ状態
を電源電圧ＶＣＣ、反転器および抵抗−キャパシタ回路
を用いて感知するためのパワーオフ検出方式が適用され
た。
【００３０】外部電源が正常に供給されているパワーオ
ン状態においては前記電源電圧ＶＣＣが５Ｖである。入
力端Ｖｉｎに印加される５Ｖにより反転器のトランジス
タＴ３はターンオンされ、出力端Ｖｏｕｔの電位は接地
レベル０Ｖになる。前記０Ｖの電位はトランジスタＴ４
をターンオフさせ、ゲートオン端子の電圧は放電されな
いでゲート駆動回路２に提供される。
ン状態においては前記電源電圧ＶＣＣが５Ｖである。入
力端Ｖｉｎに印加される５Ｖにより反転器のトランジス
タＴ３はターンオンされ、出力端Ｖｏｕｔの電位は接地
レベル０Ｖになる。前記０Ｖの電位はトランジスタＴ４
をターンオフさせ、ゲートオン端子の電圧は放電されな
いでゲート駆動回路２に提供される。
【００３１】この状態においてパワーオフ状態に突入す
ると、電源電圧ＶＣＣが接地レベル０Ｖに下がる。抵抗
Ｒ１およびキャパシタＣ２は直列ＲＣ回路を構成するの
で、電源電圧ＶＣＣは二つの素子Ｒ１、Ｃ２の接点にお
いて抵抗値およびキャパシタンスにより決定される時定
数分遅延された後現われる。その後、キャパシタＣ２に
充電されていた電圧が自然に放電される。図７を参照す
ると、電源電圧ＶＣＣはパワーオフの直後に急激に接地
レベル０Ｖに下がり、抵抗Ｒ１とキャパシタＣ２の接点
の電位Ｖｃはパワーオフ時点から前記時定数により決定
される時間ｔ１の間５Ｖを保持してから徐々に低下す
る。
ると、電源電圧ＶＣＣが接地レベル０Ｖに下がる。抵抗
Ｒ１およびキャパシタＣ２は直列ＲＣ回路を構成するの
で、電源電圧ＶＣＣは二つの素子Ｒ１、Ｃ２の接点にお
いて抵抗値およびキャパシタンスにより決定される時定
数分遅延された後現われる。その後、キャパシタＣ２に
充電されていた電圧が自然に放電される。図７を参照す
ると、電源電圧ＶＣＣはパワーオフの直後に急激に接地
レベル０Ｖに下がり、抵抗Ｒ１とキャパシタＣ２の接点
の電位Ｖｃはパワーオフ時点から前記時定数により決定
される時間ｔ１の間５Ｖを保持してから徐々に低下す
る。
【００３２】前記時間ｔ１の間にはトランジスタＴ２の
ゲート−ソース電圧が−５Ｖであり、前記ゲート−ソー
ス電圧がしきい電圧より小さいので、トランジスタＴ２
がターンオンされる。これに従い、二つのトランジスタ
Ｔ２、Ｔ３の共通ドレイン電圧は前記接点の電位Ｖｃに
なる。前記共通ドレイン電圧はキャパシタＣ３を充電さ
せ、前記抵抗Ｒ２とキャパシタＣ３の接点の電位Ｖｄは
４Ｖまで上昇する。ここで、４Ｖまで上昇することは、
抵抗Ｒ２により接点の電位Ｖｃが一部降下するためであ
る。前記接点の電位Ｖｄが時間に従い変化する波形が図
７に示されている。前記時間区間ｔ１において前記接点
Ｖｄの電位がトランジスタＴ４のしきい電圧である１．
５Ｖを超過する瞬間、前記トランジスタＴ４はターンオ
ンされる。すなわち、前記接点の電位Ｖｄが１．５Ｖよ
り高い区間においては前記トランジスタＴ４は常にター
ンオンされる。前記トランジスタＴ４のターンオンによ
りゲートオン端子の電圧は急速に放電され、接点Ｎ２の
電位は図７に示すように急速に低下する。
ゲート−ソース電圧が−５Ｖであり、前記ゲート−ソー
ス電圧がしきい電圧より小さいので、トランジスタＴ２
がターンオンされる。これに従い、二つのトランジスタ
Ｔ２、Ｔ３の共通ドレイン電圧は前記接点の電位Ｖｃに
なる。前記共通ドレイン電圧はキャパシタＣ３を充電さ
せ、前記抵抗Ｒ２とキャパシタＣ３の接点の電位Ｖｄは
４Ｖまで上昇する。ここで、４Ｖまで上昇することは、
抵抗Ｒ２により接点の電位Ｖｃが一部降下するためであ
る。前記接点の電位Ｖｄが時間に従い変化する波形が図
７に示されている。前記時間区間ｔ１において前記接点
Ｖｄの電位がトランジスタＴ４のしきい電圧である１．
５Ｖを超過する瞬間、前記トランジスタＴ４はターンオ
ンされる。すなわち、前記接点の電位Ｖｄが１．５Ｖよ
り高い区間においては前記トランジスタＴ４は常にター
ンオンされる。前記トランジスタＴ４のターンオンによ
りゲートオン端子の電圧は急速に放電され、接点Ｎ２の
電位は図７に示すように急速に低下する。
【００３３】前記時間区間ｔ１が経過すると、図７に示
すように、キャパシタＣ２の放電により接点の電位Ｖｃ
は徐々に低下する。このときにも、接点の電位Ｖｃが
１．５Ｖより大きいとゲート−ソース電圧が−１．５Ｖ
より小さいので、トランジスタＴ２がターンオンされ
る。前記トランジスタＴ２がターンオンである間には接
点の電位Ｖｄが接点の電位Ｖｃと殆ど同様に変化する。
従って、接点の電位Ｖｄも時間区間ｔ１が経過すると４
Ｖから徐々に下がる。
すように、キャパシタＣ２の放電により接点の電位Ｖｃ
は徐々に低下する。このときにも、接点の電位Ｖｃが
１．５Ｖより大きいとゲート−ソース電圧が−１．５Ｖ
より小さいので、トランジスタＴ２がターンオンされ
る。前記トランジスタＴ２がターンオンである間には接
点の電位Ｖｄが接点の電位Ｖｃと殆ど同様に変化する。
従って、接点の電位Ｖｄも時間区間ｔ１が経過すると４
Ｖから徐々に下がる。
【００３４】前記接点の電位Ｖｃが１．５Ｖよりもっと
低くなると、トランジスタＴ２はターンオフされ、キャ
パシタＣ３の両端電圧は自然に放電される。前記接点の
電位Ｖｃが１．５Ｖよりもっと大きい区間ｔ２はキャパ
シタＣ３と抵抗Ｒ２の時定数により決定される。すなわ
ち、ゲートオン端子の電圧を完全に放電させるに必要な
時間が決定されると、この時間よりもっと長いの間トラ
ンジスタＴ４がターンオンされなければならない。そし
て、前記トランジスタＴ４のターンオン時間は前記抵抗
Ｒ２とキャパシタＣ３により決定される時定数により調
整することができる。
低くなると、トランジスタＴ２はターンオフされ、キャ
パシタＣ３の両端電圧は自然に放電される。前記接点の
電位Ｖｃが１．５Ｖよりもっと大きい区間ｔ２はキャパ
シタＣ３と抵抗Ｒ２の時定数により決定される。すなわ
ち、ゲートオン端子の電圧を完全に放電させるに必要な
時間が決定されると、この時間よりもっと長いの間トラ
ンジスタＴ４がターンオンされなければならない。そし
て、前記トランジスタＴ４のターンオン時間は前記抵抗
Ｒ２とキャパシタＣ３により決定される時定数により調
整することができる。
【００３５】前記第２実施形態に従うゲートオン電圧放
電回路はパワーオフ状態においてのみトランジスタＴ４
をターンオンさせてゲートオン端子の電圧を放電するよ
うにしている。一方、前記第２実施形態において、二つ
のトランジスタＴ２、Ｔ３の共通ドレイン端子はトラン
ジスタＴ４のゲートに直接連結することができる。この
場合、トランジスタＴ４のターンオン時間は抵抗Ｒ１と
キャパシタＣ２により決定される時定数により調整する
ことができる。
電回路はパワーオフ状態においてのみトランジスタＴ４
をターンオンさせてゲートオン端子の電圧を放電するよ
うにしている。一方、前記第２実施形態において、二つ
のトランジスタＴ２、Ｔ３の共通ドレイン端子はトラン
ジスタＴ４のゲートに直接連結することができる。この
場合、トランジスタＴ４のターンオン時間は抵抗Ｒ１と
キャパシタＣ２により決定される時定数により調整する
ことができる。
【００３６】
【発明の効果】以上のように、本発明に従うパワーオフ
放電回路はパワーオフ状態を感知してパワーオフの直後
にゲートオン端子の電圧が急速に放電されるようにす
る。従って、本発明が適用される液晶表示装置はパワー
オフ後にゲートオン電圧が最終的に印加されたパネル上
の画素ラインによる画像が徐々に消えることを防止する
ことができる。また、本発明に従うパワーオフ放電回路
はパワーオフの直後に前記パネル上に残留するゲートオ
ン電圧を急速に放電させることにより、直流ストレスに
よる液晶の劣化を予防することができる。
放電回路はパワーオフ状態を感知してパワーオフの直後
にゲートオン端子の電圧が急速に放電されるようにす
る。従って、本発明が適用される液晶表示装置はパワー
オフ後にゲートオン電圧が最終的に印加されたパネル上
の画素ラインによる画像が徐々に消えることを防止する
ことができる。また、本発明に従うパワーオフ放電回路
はパワーオフの直後に前記パネル上に残留するゲートオ
ン電圧を急速に放電させることにより、直流ストレスに
よる液晶の劣化を予防することができる。
【００３７】前述したように、本発明は最も実際的で好
ましいと見なされる実施形態を参照して説明したが、本
発明はこれらの実施形態に限定されず、むしろ請求項の
精神および範囲に含まれる多様な変形および等価物を含
むものと解釈される。
ましいと見なされる実施形態を参照して説明したが、本
発明はこれらの実施形態に限定されず、むしろ請求項の
精神および範囲に含まれる多様な変形および等価物を含
むものと解釈される。
【図１】従来の液晶表示装置の構成図である。
【図２】図１に示す液晶表示装置を駆動するためのゲー
トライン電圧の一例を示す波形図である。
トライン電圧の一例を示す波形図である。
【図３】本発明の第１実施形態に従うパワーオフＶｏｎ
放電回路が適用された液晶表示装置の構成図である。
放電回路が適用された液晶表示装置の構成図である。
【図４】本発明の第１実施形態に従うパワーオフＶｏｎ
放電回路の詳細回路図である。
放電回路の詳細回路図である。
【図５】図４の回路に示す主要地点電圧の波形図であ
る。
る。
【図６】本発明の第２実施形態に従うパワーオフＶｏｎ
放電回路の詳細回路図である。
放電回路の詳細回路図である。
【図７】図６の回路に示す主要地点電圧の波形図であ
る。
る。
１ タイミング制御回路 ２ ゲート駆動回路 ３ ソース駆動回路 ４ 階調電圧発生器 ５ 液晶パネル ６ ゲートオン／オフ電圧発生器 ７，８ ゲートオン電圧放電回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 李 炯坤 大韓民国ソウル市江南区大峙洞633番地青 室アパート２棟708号
Claims (16)
- 【請求項１】 ゲートオン端子を有するゲートオン／オ
フ電圧発生器を含む液晶表示装置において、 ゲート、ソースおよびドレインを有し、ドレインが前記
ゲートオン端子に連結され、ソースが接地され、ゲート
電圧に応じてターンオンまたはターンオフされるトラン
ジスタと、 アノードに第１電圧が印加され、カソードは前記トラン
ジスタのゲートに連結されるダイオードと、 一端子に第２電圧が印加され、他端子は前記ダイオード
のカソードと前記トランジスタのゲートとの間の接点に
連結されるキャパシタとを含み、 パワーオン状態においては前記接点の電位によりトラン
ジスタがターンオフされ、パワーオフ状態においては前
記接点の電位によりトランジスタがターンオンされるパ
ワーオフ放電回路。 - 【請求項２】 前記トランジスタはＮＭＯＳである請求
項１に記載のパワーオフ放電回路。 - 【請求項３】 前記トランジスタのしきい電圧を第１し
きい電圧、前記ダイオードのしきい電圧を第２しきい電
圧というとき、 パワーオン状態において前記第１電圧は（第１しきい電
圧＋第２しきい電圧）よりもっと小さい値を有し、前記
第２電圧は（第１電圧−第１しきい電圧−第２しきい電
圧）よりもっと小さい値を有し、パワーオフ状態におい
て前記第１電圧および第２電圧は接地レベルからなる請
求項１または２に記載のパワーオフ放電回路。 - 【請求項４】 多数のゲートラインを有し、前記各ゲー
トラインに１行の画素が連結され、前記各画素の保持キ
ャパシタは前段のゲートラインに連結される液晶パネル
と、 ゲートオン／オフ電圧を生成し、前記電圧を出力するた
めのゲートオン端子とゲートオフ端子を有するゲートオ
ン／オフ電圧発生器と、 前記ゲートオン／オフ電圧発生器から出力されるゲート
オン／オフ電圧を入力され、所定の制御信号に応じて各
ゲートラインに対し前記ゲートオンまたはオフ電圧を選
択し、前記選択された電圧を各ゲートラインに印加する
ゲート駆動回路と、 ゲート、ソースおよびドレインを有し、ドレインが前記
ゲートオン端子に連結され、ソースが接地され、ゲート
電圧に応じてターンオンまたはターンオフされるトラン
ジスタと、 アノードに第１電圧が印加され、カソードは前記トラン
ジスタのゲートに連結されるダイオードと、 一端子に第２電圧が印加され、他端子は前記ダイオード
のカソードと前記トランジスタのゲートとの間の接点に
連結されるキャパシタを含み、パワーオン状態において
は前記接点の電位によりトランジスタがターンオフさ
れ、パワーオフ状態においては前記接点の電位によりト
ランジスタがターンオンされるパワーオフ放電回路とを
含む液晶表示装置。 - 【請求項５】 前記パワーオフ放電回路のトランジスタ
はＮＭＯＳである請求項４に記載の液晶表示装置。 - 【請求項６】 前記トランジスタのしきい電圧を第１し
きい電圧、前記ダイオードのしきい電圧を第２しきい電
圧とすると、 パワーオン状態において前記第１電圧は（第１しきい電
圧＋第２しきい電圧）よりもっと小さい値を有し、前記
第２電圧（第１電圧−第１しきい電圧−第２しきい電
圧）よりもっと小さい値を有し、パワーオフ状態におい
て前記第１電圧および第２電圧は接地レベルとなる請求
項４または５に記載の液晶表示装置。 - 【請求項７】 ゲートオン端子を有するゲートオン／オ
フ電圧発生器を含む液晶表示装置において、 ゲート、ソースおよびドレインを有し、ドレインが前記
ゲートオン端子に連結され、ソースが接地され、ゲート
電圧に応じてターンオンまたはターンオフされるトラン
ジスタと、 入力端、出力端、電源端および接地端を有し、入力端に
電源電圧が印加され、前記出力端は前記トランジスタの
ゲートに連結され、前記電源電圧の状態に従い電源端ま
たは接地端の電源を出力端に提供する反転器と、 前記反転器の入力端と電源端との間に連結される第１抵
抗と、 前記反転器の電源端と接地端との間に連結される第１キ
ャパシタとを含み、 パワーオン状態において前記電源電圧はハイレベルであ
り、パワーオフ状態において前記電源電圧はローレベル
であり、パワーオフの瞬間前記電源電圧は所定の時間の
間遅延された後前記電源端に伝達されるので、パワーオ
フの直後前記反転器の電源端の電圧は出力端に提供され
て前記トランジスタをターンオンさせるパワーオフ放電
回路。 - 【請求項８】 前記遅延時間は前記第１抵抗および第１
キャパシタによる時定数に従い決定される請求項７に記
載のパワーオフ放電回路。 - 【請求項９】 前記反転器は、 ソースが前記電源端に連結され、ゲートは前記入力端に
連結され、ドレインは前記出力端に連結されるｐＭＯＳ
トランジスタと、 ソースが前記接地端に連結され、ゲートは前記入力端に
連結され、ドレインは前記出力端に連結されるＮＭＯＳ
トランジスタとで構成される請求項７に記載のパワーオ
フ放電回路。 - 【請求項１０】 前記反転器の出力端と前記トランジス
タのゲートとの間に連結される第２抵抗と、 一端が接地され、他端が前記第２抵抗と前記トランジス
タのゲートとの間の接点に連結され、前記反転器の出力
端の電圧により充電される第２キャパシタとをさらに含
む請求項７に記載のパワーオフ放電回路。 - 【請求項１１】 パワーオフ直後の前記トランジスタの
ターンオン時間は前記第２抵抗および第２キャパシタに
よる時定数により決定される請求項１０に記載のパワー
オフ放電回路。 - 【請求項１２】 多数のゲートラインを有し、前記各ゲ
ートラインに１行の画素が連結され、前記各画素の保持
キャパシタは前段のゲートラインに連結される液晶パネ
ルと、 ゲートオン／オフ電圧を生成し、前記電圧を出力するた
めのゲートオン端子とゲートオフ端子を有するゲートオ
ン／オフ電圧発生器と、 前記ゲートオン／オフ電圧発生器から出力されるゲート
オン／オフ電圧を入力され、所定の制御信号に応じて各
ゲートラインに対し前記ゲートオンまたはオフ電圧を選
択し、前記選択された電圧を各ゲートラインに印加する
ゲート駆動回路と、 ゲート、ソースおよびドレインを有し、ドレインが前記
ゲートオン端子に連結され、ソースが接地され、ゲート
電圧に応じてターンオンまたはターンオフされるトラン
ジスタと、 入力端、出力端、電源端および接地端を有し、入力端に
電源電圧が印加され、前記出力端は前記トランジスタの
ゲートに連結され、前記電源電圧の状態に従い電源端ま
たは接地端の電源を出力端に提供する反転器と、 前記反転器の入力端と電源端との間に連結される第１抵
抗と、 前記反転器の電源端と接地端との間に連結される第１キ
ャパシタとを含み、パワーオン状態において前記電源電
圧はハイレベルであり、パワーオフ状態において前記電
源電圧はローレベルであり、パワーオフの瞬間前記電源
電圧は所定の時間の間遅延された後前記電源端に伝達さ
れるので、パワーオフ直後の前記反転器の電源端の電圧
は出力端に提供されて前記トランジスタをターンオンさ
せるパワーオフ放電回路を含む液晶表示装置。 - 【請求項１３】 前記遅延時間は前記第１抵抗および第
１キャパシタによる時定数に従い決定される請求項１２
に記載の液晶表示装置。 - 【請求項１４】 前記パワーオフ放電回路の反転器は、
ソースが前記電源端に連結され、ゲートは前記入力端に
連結され、ドレインは前記出力端に連結されるｐＭＯＳ
トランジスタと、 ソースが前記接地端に連結され、ゲートは前記入力端に
連結され、ドレインは前記出力端に連結されるＮＭＯＳ
トランジスタとで構成される請求項１２に記載の液晶表
示装置。 - 【請求項１５】 前記パワーオフ放電回路は、 前記反転器の出力端と前記トランジスタのゲートとの間
に連結される第２抵抗と、 一端が接地され、他端が前記第２抵抗と前記トランジス
タのゲートとの間の接点に連結され、前記反転器の出力
端の電圧により充電される第２キャパシタとをさらに含
む請求項１２に記載の液晶表示装置。 - 【請求項１６】 パワーオフの直後前記トランジスタの
ターンオン時間は前記第２抵抗および第２キャパシタに
よる時定数により決定される請求項１５に記載の液晶表
示装置。
Applications Claiming Priority (2)
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|---|---|---|---|
| KR1019960058389A KR100218533B1 (ko) | 1996-11-27 | 1996-11-27 | 액정 표시 장치의 파워 오프 방전 회로 |
| KR1996P58389 | 1996-11-27 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10161080A true JPH10161080A (ja) | 1998-06-19 |
| JP3150929B2 JP3150929B2 (ja) | 2001-03-26 |
Family
ID=19483976
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25547997A Expired - Lifetime JP3150929B2 (ja) | 1996-11-27 | 1997-09-19 | 液晶表示装置のパワーオフ放電回路およびこれを用いた液晶表示装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP3150929B2 (ja) |
| KR (1) | KR100218533B1 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010030350A (ko) * | 1999-09-10 | 2001-04-16 | 가네꼬 히사시 | 액정 디스플레이 장치 |
| JP2002215099A (ja) * | 2000-12-28 | 2002-07-31 | Koninkl Philips Electronics Nv | 液晶表示装置 |
| JP2004302159A (ja) * | 2003-03-31 | 2004-10-28 | Fujitsu Display Technologies Corp | 液晶表示装置 |
| JP2005308823A (ja) * | 2004-04-16 | 2005-11-04 | Seiko Epson Corp | 電荷除去回路、電気光学装置および電子機器 |
| JP2005331949A (ja) * | 2004-05-15 | 2005-12-02 | Samsung Electronics Co Ltd | 電源電圧除去感知回路及びディスプレイ装置 |
| US7109965B1 (en) | 1998-09-15 | 2006-09-19 | Lg.Philips Lcd Co., Ltd. | Apparatus and method for eliminating residual image in a liquid crystal display device |
| US7227595B2 (en) | 2003-08-08 | 2007-06-05 | Funai Electric Co., Ltd. | Liquid crystal television receiver |
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| KR100429829B1 (ko) * | 1997-05-27 | 2004-07-12 | 삼성에스디아이 주식회사 | 플라즈마표시패널구동회로 |
| KR100559216B1 (ko) * | 1998-09-03 | 2006-06-13 | 비오이 하이디스 테크놀로지 주식회사 | 액정표시소자의 잔상제거회로 |
| KR101217158B1 (ko) * | 2006-06-29 | 2012-12-31 | 엘지디스플레이 주식회사 | 액정표시장치 |
| KR101319277B1 (ko) * | 2006-10-25 | 2013-10-16 | 엘지디스플레이 주식회사 | 평판 표시장치와 그의 구동방법 |
| KR101264709B1 (ko) | 2006-11-29 | 2013-05-16 | 엘지디스플레이 주식회사 | 액정표시장치 및 이의 구동방법 |
| KR101331211B1 (ko) | 2006-12-19 | 2013-11-20 | 삼성디스플레이 주식회사 | 액정 표시 장치 |
| KR101328778B1 (ko) * | 2006-12-27 | 2013-11-13 | 엘지디스플레이 주식회사 | 액정표시장치와 그 구동방법 |
| KR101389655B1 (ko) * | 2008-01-03 | 2014-04-28 | 엘지전자 주식회사 | 잔상 방지 기능을 가지는 영상표시기기 |
| KR100996813B1 (ko) | 2008-06-11 | 2010-11-25 | 매그나칩 반도체 유한회사 | 방전회로 및 이를 구비한 표시장치 |
| KR101338628B1 (ko) * | 2010-08-11 | 2013-12-06 | 매그나칩 반도체 유한회사 | 방전회로 및 이를 구비한 표시장치 |
| KR102130106B1 (ko) * | 2013-12-17 | 2020-07-06 | 삼성디스플레이 주식회사 | 전압 생성 회로 및 이를 포함하는 표시 장치 |
-
1996
- 1996-11-27 KR KR1019960058389A patent/KR100218533B1/ko not_active IP Right Cessation
-
1997
- 1997-09-19 JP JP25547997A patent/JP3150929B2/ja not_active Expired - Lifetime
Cited By (9)
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|---|---|---|---|---|
| US7109965B1 (en) | 1998-09-15 | 2006-09-19 | Lg.Philips Lcd Co., Ltd. | Apparatus and method for eliminating residual image in a liquid crystal display device |
| KR20010030350A (ko) * | 1999-09-10 | 2001-04-16 | 가네꼬 히사시 | 액정 디스플레이 장치 |
| JP2002215099A (ja) * | 2000-12-28 | 2002-07-31 | Koninkl Philips Electronics Nv | 液晶表示装置 |
| JP2004302159A (ja) * | 2003-03-31 | 2004-10-28 | Fujitsu Display Technologies Corp | 液晶表示装置 |
| JP4544827B2 (ja) * | 2003-03-31 | 2010-09-15 | シャープ株式会社 | 液晶表示装置 |
| US7227595B2 (en) | 2003-08-08 | 2007-06-05 | Funai Electric Co., Ltd. | Liquid crystal television receiver |
| JP2005308823A (ja) * | 2004-04-16 | 2005-11-04 | Seiko Epson Corp | 電荷除去回路、電気光学装置および電子機器 |
| JP4507676B2 (ja) * | 2004-04-16 | 2010-07-21 | セイコーエプソン株式会社 | 電荷除去回路、電気光学装置および電子機器 |
| JP2005331949A (ja) * | 2004-05-15 | 2005-12-02 | Samsung Electronics Co Ltd | 電源電圧除去感知回路及びディスプレイ装置 |
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| Publication number | Publication date |
|---|---|
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| JP3150929B2 (ja) | 2001-03-26 |
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