KR100218533B1 - 액정 표시 장치의 파워 오프 방전 회로 - Google Patents

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Abstract

이 발명은 액정 표시 장치(LCD : Liquid Crystal Display)의 파워 오프 Von 방전 회로(Power-Off Von discharging circuit)에 관한 것으로서, 파워 오프 상태를 감지하기 위한 회로와 상기 감지 회로에 의해 스위칭 상태가 결정되는 트랜지스터를 포함하며, 파워 오프 직후 상기 트랜지스터의 턴온에 의해 액정 패널 상의 게이트 온 전압이 인가되는 라인과 실질적으로 연결되어 있는 게이트 온 단자의 전압이 급속히 방전되도록 하며, 이로 인해 파워 오프 직후에 패널 상에서 게이트 온 전압이 최종적으로 인가되고 있던 화소 라인에 의한 화상이 천천히 사라지는 문제점을 제거하며, 상기 화소 라인에 속하는 화소가 직류 스트레스에 의해 열화되는 것을 방지한다.

Description

액정 표시 장치의 파워 오프 방전 회로
이 발명은 액정 표시 장치(LCD : Liquid Crystal Display)의 파워 오프 Von 방전 회로(Power-Off Von discharging circuit)에 관한 것으로서, 더욱 상세하게 말하자면 전단 게이트 패널 구조를 가지는 박막 트랜지스터(TFT : Thin Film Transistor) 액정 표시 장치에서 파워 오프시 액정 패널에 충전되어 있는 게이트-온 전압(Von)을 효과적으로 방전시키기 위한 회로에 관한 것이다.
박막 트랜지스터 액정 표시 장치에서는 하나의 화소(pixel)가 하나의 박막 트랜지스터, 상기 박막 트랜지스터에 연결된 액정 커패시터(liquid crystal capacitor) 및 유지 커패시터(storage capacitor)로 구성된다. 상기 박막 트랜지스터는 스위치로 작용하며, 상기 트랜지스터의 턴온 상태에서는 계조 전압에 의해 상기 액정 커패시터가 충전된다. 상기 유지 커패시터는 액정 커패시터와 병렬로 연결되어 있어서, 상기 트랜지스터의 턴오프 상태에서 액정 커패시터에 충전된 전압이 누설되는 것을 방지한다. 여기서, 상기 박막 트랜지스터를 턴온시키는 데 필요한 전압을 게이트-온 전압이라 하고 턴오프시키는 데 필요한 전압을 게이트-오프 전압이라 하는데, 실제로, 게이트-온 전압은 20V이상이고, 게이트-오프 전압은 -7V이하이다. 상기 게이트 온/오프 전압은 액정 패널이 대형화하고, 고정세화할수록 보다 큰 값이 요구된다. 이러한 박막 트랜지스터에서는 액정 커패시터에 충전되어 있는 전압에 의해 투과율이 제어되며, 이로 인해 색의 표시가 이루어진다.
이하, 첨부된 도면을 참조하여 일반적인 전단 게이트의 패널 구조를 가지는 박막 트랜지스터 액정 표시 장치를 설명한다.
도1에 도시되어 있듯이, 상기 일반적인 액정 표시 장치는 타이밍 제어회로(1), 게이트 구동회로(2), 소스 구동회로(3), 계조 전압 발생기(4), 액정 패널(5), 게이트 온/오프 발생기로 구성된다.
상기 타이밍 제어회로(1)는 색신호(RGB), 동기신호(Hsync, Vsync) 및 클럭신호(CLK)를 입력받도록 연결되며, 상기 회로(1)의 출력은 게이트 구동회로(2)와 소스 구동회로(3)에 제공된다. 계조 전압 발생기(4)의 출력은 소스 구동회로(3)에 제공되도록 연결되며, 게이트 온/오프 전압 발생기(6)에서 출력되는 게이트 온/오프 전압(Von, Voff)은 게이트 구동회로(6)에 제공되도록 연결된다. 액정 패널(5)은 다수의 게이트 라인(G0∼Gn)과 이에 각각 수직으로 교차하는 다수의 데이타 라인(D1∼Dm)으로 구성된다. 게이트 구동회로(2)는 상기 각 게이트 라인과 연결되며, 소스 구동회로(3)는 상기 각 데이타 라인과 연결된다. 액정 패널(5)을 보다 상세하게 살펴보면, 각 게이트 라인과 데이타 라인이 교차하는 영역에는 하나의 박막 트랜지스터, 하나의 유지 커패시터(Cst) 및 하나의 액정 커패시터(Cp)가 존재한다. 상기 박막 트랜지스터의 게이트는 게이트 라인과 연결되며, 소스는 대응하는 데이타 라인에 연결되며, 드레인에는 액정 커패시터(Cp)와 유지 커패시터(Cst)가 병렬로 연결된다. 액정 커패시터의 다른 단자는 공통전극에 연결되며, 유지 커패시터의 다른 단자는 전단의 게이트 라인에 연결된다. 따라서, 액정 커패시터의 양단 전압은 공통 전극 전압과 대응하는 데이타 라인 전압에 의해 결정되며, 유지 커패시터의 양단 전압은 대응하는 데이타 라인 전압과 전단의 게이트 라인 전압에 의해 결정된다. 특히, 전단 게이트 구조를 가지는 액정 패널에서는 첫 번째 게이트 라인(G0)에 화소가 연결되어 있지 않다. 전단 게이트 연결 구조는 별도의 라인에 의해 유지 커패시터가 연결되는 독립 배선 방식에 비해 개구율이 높아지는 장점을 가지므로, 널리 적용되고 있다.
타이밍 제어회로(1)는 색신호(RGB), 동기신호(Hsync, Vsync) 및 클럭신호(CLK)를 이용하여 색신호의 타이밍을 제어하며, 구동회로(2, 3)를 동작시키기 위한 제어신호를 생성한다. 계조 전압 발생기(4)와 게이트 온/오프 전압 발생기(6)는 각각 다수의 계조 전압과 게이트 온/오프 전압을 생성한다. 상기 다수의 계조 전압은 소스 구동회로(3)에 제공되며, 게이트 온/오프 전압은 게이트 구동회로(2)에 제공된다. 게이트 구동회로(2)는 게이트 온/오프 전압 및 타이밍 제어회로(1)에서 출력되는 신호를 이용하여 각 게이트 라인이 순차적으로 1 수평 주사 시간 동안 턴온되도록 하는 게이트 구동 전압을 생성하며, 상기 생성된 게이트 구동 전압을 각 게이트 라인에 인가한다. 여기서, 1 수평 주사 시간은 하나의 게이트 라인에 연결된 모든 화소에 데이타 구동 전압을 인가하는데 소비되는 시간이다. 소스 구동회로(3)는 각 데이타 라인에 대하여 타이밍 제어회로(1)로부터 출력되는 색신호에 따라 계조 전압 중 하나를 선택하며, 선택된 전압을 대응하는 데이타 라인에 인가한다. 이어서, 상기 각 데이타 라인 전압들은 턴온 상태인 게이트 라인에 연결되어 있는 1행의 화소에 기록된다.
도2는 상기 전단 게이트 패널 구조를 가지는 박막 트랜지스터 액정 표시 장치에 적용되는 게이트 구동 전압의 일례를 도시한 것이다.
도2를 참조하면, 임의의 한 게이트 라인(Gn-1)은 1 프레임 중 1수평 주사 시간 동안 턴온되고, 나머지 구간에서는 턴오프됨을 알 수 있다. 또한, 각 게이트 라인은 순차적으로 턴온된다.
게이트 온/오프 상태일 때 액정 패널에서의 동작을 보다 상세하게 설명한다.
예를 들어, 도1에서 게이트 라인(G1)에 게이트 온 전압이 인가되고, 나머지 게이트 라인에 게이트 오프 전압이 인가될 때, 게이트 라인(G1)에 연결되어 있는 1행의 박막 트랜지스터가 모두 턴온된다. 이어서, 소스 구동회로(3)로부터 데이타 라인(D1∼Dm)을 통해 제공되는 데이타 구동 전압은 상기 턴온된 박막 트랜지스터를 경유하여 액정 커패시터(Cp1)와 유지 커패시터(Cst1)에 인가된다. 이로 인해, 액정 커패시터(Cp1)는 데이타 구동 전압과 공통 전극 전압 사이의 차이에 해당하는 전압에 의해 충전되며, 유지 커패시터(Cst1)는 데이타 구동 전압과 전단 게이트 라인(G0)의 게이트 오프 전압과의 차이에 해당하는 전압에 의해 충전된다. 또한, 게이트 라인(G1)에 인가되고 있는 게이트 온 전압에 의해 상기 게이트 라인(G1)에 연결되어 있는 다음 행의 유지 커패시터(Cst2)도 충전된다. 게이트 오프 구간에서는 상기 유지 커패시터(Cst2)의 양단 전압이 액정 커패시터(Cp2)의 전압보다 크고, 이로 인해 액정 커패시터(Cp2)는 전하를 계속 공급받으므로, 액정 커패시터(Cp2)는 게이트 온 때 인가된 전압을 유지시킬 수 있다.
이 상태에서 사용자가 파워 스위치를 오프시키거나 정전 등의 이유로 외부 전원이 차단(power off)될 경우, 액정 패널 내의 유지 커패시터와 액정 커패시터에 충전되어 있던 전하가 완전히 방전하는 데는 약간의 시간이 걸린다. 이것은 전원이 차단되면 박막 트랜지스터가 턴오프되어 드레인 단자가 플로팅(floating) 상태로 되기 때문에 유지 커패시터와 액정 커패시터의 충전 전하가 자연적으로 방전하는 것에 기인한다. 이에 따라, 사용자가 전원 공급을 차단하더라도 완만한 전하 방전에 의해 화면이 천천히 사라지는 문제점이 있다. 또한, 상기 전원 차단 직후에 액정 커패시터에 직류 전압이 소정 시간 작용함으로써 액정이 열화될 수도 있다.
상기와 같은 문제점을 해결하기 위하여, 본 출원인에 의해 대한 민국 특허 출원 제95-29444호(출원일자 : 1995년 9월 7일)로 박막 트랜지스터 액정 표시 장치의 화면 지움 회로와 그 구동방법이 출원된 바 있다.
상기 박막 트랜지스터 액정 표시 장치의 화면 지움 회로와 그 구동방법은 파워 오프가 되자마자 게이트 온/오프 전압 발생기의 게이트 오프 단자의 전압을 급속히 방전시킨다. 파워 온 상태에서 상기 게이트 오프 단자는 게이트 구동회로의 스위칭에 의해 액정 패널 내의 게이트 라인과 실질적으로 연결되어 있다. 예를 들어, 400개의 게이트 라인이 존재할 경우, 399개의 게이트 라인에는 게이트 오프 전압이 인가되고, 1개의 게이트 라인에는 게이트 온 전압이 인가된다. 상기 특허는 파워 오프 직후에 게이트 오프 단자의 전압을 방전시킴으로써 패널의 유지 커패시터와 액정 커패시터에 충전되어 있던 전하를 급속히 제거하기 위한 것이다.
그런데, 상기 종래의 특허는 파워 오프 직전에 게이트 오프 전압이 인가되고 있던 게이트 라인에 연결되는 액정 커패시터와 유지 커패시터에 의한 충전 전하를 제거할 수가 있다. 따라서, 파워 오프 직전에 게이트 온 전압이 인가되고 있던 화소에서는 여전히 화면이 늦게 사라질 뿐만 아니라 직류 스트레스에 의한 열화가 발생하는 문제점이 있다.
그러므로, 이 발명은 상기한 종래의 문제점을 해결하기 위한 것으로서, 파워 오프시 게이트 온 전압이 인가되고 있던 게이트 라인의 전압을 급속히 충전시킬 수 있는 액정 표시 장치의 파워 오프 방전 회로를 제공하는 데 그 목적이 있다.
도1은 종래의 액정 표시 장치의 구성도.
도2는 상기 도1에 도시된 액정 표시 장치를 구동하기 위한 게이트 라인 전압의 일례를 도시하는 파형도.
도3은 이 발명의 제1실시예에 따른 파워 오프 Von 방전 회로가 적용된 액정 표시 장치의 구성도.
도4는 이 발명의 제1실시예에 따른 파워 오프 Von 방전 회로의 상세 회로도.
도5는 상기 도4의 회로에 도시된 주요 지점 전압의 파형도.
도6은 이 발명의 제2실시예에 따른 파워 오프 Von 방전 회로의 상세 회로도.
도7은 상기 도6의 회로에 도시된 주요 지점 전압의 파형도이다.
이 발명에 따른 파워 오프 방전 회로는 전단 게이트 연결 구조를 가지는 액정 패널을 포함하는 액정 표시 장치에 적용된다. 상기 액정 패널은 다수의 게이트 라인과 이에 교차하는 다수의 데이타 라인으로 구성되며, 상기 각 게이트 라인과 데이타 라인이 교차하는 영역에는 화소가 형성되어 있다. 상기 화소는 박막 트랜지스터, 액정 커패시터, 유지 커패시터로 구성된다. 박막 트랜지스터의 게이트는 대응하는 게이트 라인에 연결되며, 소스는 대응하는 데이타 라인에 연결되며, 액정 커패시터와 유지 커패시터의 어느 한 단자는 상기 박막 트랜지스터의 드레인에 공통으로 연결된다. 액정 커패시터의 다른 단자는 공통 전극에 연결되며, 유지 커패시터의 다른 단자는 전단의 게이트 라인에 연결된다.
이러한 액정 표시 장치는 게이트 온 및 게이트 오프 단자를 가지는 게이트 온/오프 전압 발생기, 상기 전압 발생기의 게이트 온 및 게이트 오프 단자와 연결됨과 동시에 상기 액정 패널의 각 게이트 라인과 연결되는 게이트 구동회로를 포함한다. 상기 게이트 온/오프 전압 발생기는 게이트 온 전압과 게이트 오프 전압을 생성하여 상기 단자에 제공하며, 상기 게이트 구동회로는 소정 제어신호에 따라 각 게이트 라인에 대하여 상기 게이트 온 또는 오프 전압 중 하나를 선택하며, 선택된 전압을 대응하는 게이트 라인에 인가한다. 이때, 제어 신호는 각 게이트 라인이 순차적으로 턴온되도록 미리 결정된다.
상기한 목적을 달성하기 위하여, 이 발명에 따른 파워 오프 방전 회로는 드레인이 상기 게이트 온/오프 전압 발생기의 게이트 온 단자에 연결되고, 소스가 접지되어 있는 트랜지스터와 상기 트랜지스터의 게이트에 바이어스 전압을 제공하는 파워 오프 감지회로를 포함한다.
상기 파워 오프 감지회로는 파워 온 상태에서는 상기 트랜지스터를 턴오프시키기 위한 바이어스 전압을 생성하며, 파워 오프 상태에서는 상기 트랜지스터를 턴온시키기 위한 바이어스 전압을 생성한다. 따라서, 파워 오프 상태에서는 상기 트랜지스터가 상기 파워 오프 감지회로에 의해 턴온됨으로써 게이트 온 단자의 전압이 상기 트랜지스터 및 접지에 의해 형성되는 전류 경로를 통해 급속히 방전된다.
이 발명의 일 특징에 따르면, 상기 파워 오프 감지 회로는 애노드에 제1전압이 연결된 다이오드와 일단이 상기 다이오드의 캐소드에 연결되고, 타단이 제2전압에 연결되는 커패시터로 구성된다. 상기 다이오드와 커패시터의 접점은 상기 트랜지스터의 게이트에 연결된다. 상기 다이오드의 문턱전압(threshold voltage)을 Vth1, 상기 트랜지스터의 문턱전압을 Vth2라 할 때, 상기 제1전압은 (Vth1+Vth2)보다 작은 것이 바람직하며, 상기 제2전압은 [제1전압-(Vth1+Vth2)]보다 작은 것이 바람직하다. 또한, 상기 제1전압으로는 접지 또는 음의 전압이 바람직하다. 이러한 조건에서 파워 온 상태인 경우에는 상기 다이오드와 커패시터의 접점의 전위는 제1전압에서 상기 다이오드의 문턱전압(Vth1)만큼 강하된 전압이다. 따라서, 상기 트랜지스터가 엔모스(NMOS : N-type Metal Oxide Semiconductor)인 경우에는 상기 접점의 전위에 의해 상기 트랜지스터가 턴오프된다. 또한, 상기 커패시터는 상기 접점의 전위와 제2전압의 차이에 해당하는 전압에 의해 충전된다. 이 때, 전원이 차단되면, 상기 제1전압 및 제2전압의 값은 0이 된다. 커패시터는 양단 전압을 유지하려는 속성이 있으므로, 상기 접점의 전위는 최소한 문턱전압 Vth2보다 큰 값이 된다. 이에 따라, 문턱전압(Vth2)보다 큰 상기 접점의 전위에 의해 상기 트랜지스터는 턴온되며, 게이트 온 단자의 전압은 급속히 방전될 수 있다.
이 발명의 다른 특징에 따르면, 상기 파워 오프 감지회로는 입력단자, 출력단자, 양의 전압 단자(positive voltage terminal) 및 접지단자를 구비한 반전기, 상기 반전기의 입력단자와 양의 전압 단자 사이에 연결된 저항 및 상기 반전기의 양의 전압 단자와 접지단자 사이에 연결된 커패시터로 구성된다. 상기 반전기의 입력단자에는 전원 전압(supply voltage)이 인가되며, 상기 반전기의 출력단자는 상기 트랜지스터의 게이트에 연결된다. 상기 반전기는 전원 전압이 로우레벨일 경우에는 양의 전압 단자의 전압을 출력단자에 제공하며, 전원 전압이 하이레벨일 경우에는 접지 레벨을 출력단자에 제공한다. 파워 온 상태에서 상기 전원 전압은 하이레벨이며, 파워 오프 상태에서는 상기 전원 전압은 로우레벨이다. 따라서, 파워 온 상태에서는 상기 반전기의 출력단자 전압이 접지 레벨이 되며, 파워 오프 상태에서는 양의 전압 단자의 전압이 된다. 파워 온 상태에서는 반전기의 출력이 접지레벨이므로, 상기 트랜지스터는 계속 턴오프된다. 상기 양의 전압 단자의 전압은 상기 전원 전압이 상기 저항 및 커패시터에 의해 결정되는 시정수(time constant)만큼 지연된 값이다. 만약, 파워 온 상태에서 파워 오프 상태로 변화하면, 전원 전압이 로우레벨로 되며, 상기 양의 전압 단자에서는 상기 시정수에 의해 결정되는 시간만큼 하이레벨의 전원 전압이 유지된 후 로우레벨로 떨어진다. 상기 전원 전압이 로우레벨로 떨어지고 상기 양의 전압 단자에서는 하이레벨이 유지되고 있는 동안에는, 상기 반전기는 하이레벨인 상기 양의 전압 단자의 전압을 출력한다. 이에 따라, 상기 반전기에서 출력되는 전압은 상기 트랜지스터를 턴온시키며, 게이트 온 전압은 상기 트랜지스터를 통해 방전될 수 있다.
아래에서 도면을 참조한 실시예의 설명을 통해 이 발명의 목적, 특징 및 원리가 보다 명백하게 이해될 것이다.
도3은 이 발명의 제1실시예에 따른 파워 오프 방전 회로가 적용된 액정 표시 장치의 구성도이고,
도4는 이 발명의 제1실시예에 따른 파워 오프 방전 회로의 상세 회로도이고,
도5는 상기 도4의 회로에 도시된 주요 지점 전압의 파형도이고,
도6은 이 발명의 제2실시예에 따른 파워 오프 방전 회로의 상세 회로도이고,
도7은 상기 도6의 회로에 도시된 주요 지점 전압의 파형도이다.
먼저, 도3 내지 도5를 참조하여 이 발명의 제1실시예를 상세히 설명한다.
도3에 도시되어 있듯이, 이 발명의 제1실시예에 따른 파워 오프 방전 회로가 적용된 액정 표시 장치는, 타이밍 제어회로(1), 게이트 구동회로(2), 소스 구동회로(3), 계조 전압 발생기(4), 액정 패널(5), 게이트 온/오프 전압 발생기(6) 및 파워 오프 방전회로(7)로 구성된다.
상기 구성요소 중 도1에 도시된 액정 표시 장치의 구성요소와 동일한 것에 대해서는 상기 도1에서 사용한 것과 동일한 도면부호가 표기되어 있다.
이미 설명된 바와 같이, 액정 패널(5)은 전단 게이트 연결 구조이며, 이 발명의 제1실시예에 따른 파워 오프 방전 회로(7)는 게이트 온/오프 전압 발생기(6)와 게이트 구동회로(2) 사이의 게이트 온 단자에 연결되어 있다.
도4는 상기 도3의 파워 오프 방전 회로(7)를 보다 상세하게 도시한 것이다.
도4를 참조하면, 파워 오프 방전 회로(7)는 트랜지스터(T1), 다이오드(D1) 및 커패시터(C1)로 구성된다. 상기 트랜지스터(T1)는 엔모스(NMOS : N-type Metal Oxide Semiconductor)이며, 드레인이 상기 게이트 온 단자에 연결되며, 소스는 접지되어 있다. 다이오드(D1)의 애노드에는 제1전압(Va)이 인가되고, 캐소드는 상기 트랜지스터(T1)의 게이트에 연결된다. 상기 커패시터(C1)의 일단에는 제2전압(Vb)이 인가되고, 타단은 상기 다이오드(D1)의 캐소드와 상기 트랜지스터(T1)의 게이트의 접점(N1)에 연결된다. 상기 다이오드(D1)의 문턱 전압을 Vth1, 상기 트랜지스터(T1)의 문턱 전압을 Vth2라고 가정한다.
다음으로, 도4 및 도5를 참조하여 이 발명의 제1실시예에 따른 파워 오프 방전 회로의 동작을 설명한다.
파워 온 상태일 때, 상기 접점(N1)의 전위는 상기 트랜지스터(T1)의 문턱 전압(Vth2)보다 작아야 한다. 이것은 파워 온 상태에서는 트랜지스터(T1)에 의한 게이트 온 단자에서의 방전이 일어나지 않도록 상기 트랜지스터가 턴오프되어야 하기 때문이다. 파워 온 상태에서의 접점(N1)의 전위는 Va-Vth1으로 표현되므로, Va - Vth1 Vth2의 수식이 성립한다. 따라서, Va Vth1 + Vth2의 식이 만족되어야 한다.
또한, 파워 오프 상태에서는 상기 제2전압(Vb)이 접지레벨로 되므로, 상기 접점(N1)의 전위는 파워 온 상태에서 커패시터(C1)의 양단에 충전되어 있던 전압이 된다. 이러한 동작을 통상 전하 펌핑(charge pumping)이라고 부른다. 파워 오프 상태에서는 상기 트랜지스터(T1)가 턴온되어야 하므로, 파워 온 상태에서 상기 커패시터의 양단 전압은 상기 트랜지스터(T1)의 문턱 전압(Vth2)보다 더 커야 한다. 이를 수식으로 표현하면 아래와 같다.
(Va - Vth1) - Vb Vth2, 이 수식을 다시 쓰면,
Vb Va - (Vth1 + Vth2)로 표현된다.
위와 같은 바이어스 조건을 만족시키기 위하여, 이 발명의 제1실시예에서는 제1전압은 접지레벨(0V), 제2전압은 -10V로 가정하였다. 여기서, 문턱전압(Vth1, Vth2)은 통상적으로 0.7V인 것으로 간주된다.
파워 온 상태에서는 다이오드(D1)가 턴온되며, 커패시터(C1)는 접점(N1)의 전위와 제2전압(Vb)간의 차이에 해당하는 전압을 유지한다. 도5에 도시된 바와 같이 접점(N1)의 전위(VN1)는 -0.7V이다. 상기 -0.7V는 트랜지스터(T1)를 턴오프시키며, 게이트 온 단자의 전압(Von)은 게이트 구동회로(2)에 제공된다.
이 상태에서 외부 전원이 차단되는 파워 오프 상태에 돌입하면, 제2전압(Vb)은 접지레벨(0V)로 되며, 전하 펌핑에 의해 접점(N1)의 전위(VN1)는 커패시터(C1)의 양단 전압이 된다. 상기 커패시터(C1)의 양단 전압은 파워 온 상태에서 접점(N1)의 전위(VN1)와 제2전압(Vb) 간의 차이이므로, -0.7 - (-10) = 9.3V가 된다.
도5를 참조하면, 파워 오프 직후 제2전압(Vb)은 접지레벨(0V)로 되고, 접점(N1)의 전위(VN1)는 9.3V가 됨을 알 수 있다. 상기 9.3V는 커패시터(C1)의 자연 방전에 의해 서서히 감소한다.
따라서, 상기 9.3V의 게이트 전압에 의해 트랜지스터(T1)는 턴온되며, 도5에 도시된 게이트 온 단자의 전압(Von)은 급속히 방전한다.
이상 설명된 이 발명의 제1실시예는 미리 가정된 제1 및 제2전압과 커패시터의 전하 펌핑을 이용한 파워 오프 감지 회로를 개시하고 있다. 상기 파워 오프 감지 회로는 이 발명에서 요구하는 바이어스 조건을 트랜지스터에 제공한다. 상기 트랜지스터가 파워 오프 직후에 턴온됨으로써 게이트 온 단자의 전압이 급속히 방전될 수 있다.
다음으로, 상기 도6 및 도7을 참조하여 이 발명의 제2실시예에 따른 파워 오프 방전 회로(8)를 설명한다.
이 발명의 제2실시예에 따른 파워 오프 방전 회로(8)도 상기 제1실시예와 마찬가지로 도3의 게이트 온/오프 전압 발생기(6)와 게이트 구동회로(2) 사이의 게이트 온 단자에 연결된다.
상기 도6을 참조하면, 이 발명의 제2실시예에 따른 파워 오프 방전 회로(8)는, 피모스(PMOS : P-type Metal Oxide Semiconductor) 트랜지스터(T2), 두 엔모스 트랜지스터(T3, T4), 세 저항(R1, R2, R3) 및 두 커패시터(C2, C3)로 구성된다.
상기 두 트랜지스터(T2, T3)는 씨모스 인버터(CMOS inverter : Complementary Metal Oxide Semiconductor inverter)를 구성한다. 상기 두 트랜지스터(T2, T3)는 각 드레인과 게이트가 서로 연결되어 있다. 상기 두 트랜지스터(T2, T3)의 공통 게이트는 입력단이며 공통 드레인은 출력단이다. 상기 입력단에는 전원 전압(Vcc)이 인가되며, 이 전압(Vcc)은 시스템에서 통상적으로 사용되고 있는 5V이다. 상기 트랜지스터(T2)의 소스와 입력단 사이에는 저항(R1)이 연결되며, 상기 트랜지스터(T3)의 소스는 접지되어 있다. 상기 트랜지스터(T2)의 소스와 접지 사이에는 커패시터(C2)가 연결된다. 트랜지스터(T4)의 드레인은 게이트 온 단자와 게이트 구동회로(2) 사이의 접점(N2)에 저항(R3)을 매개로 하여 연결되며, 소스는 접지된다. 상기 트랜지스터(T4)의 게이트와 접지 사이에는 커패시터(C3)가 연결되며, 상기 두 트랜지스터(T2, T3)의 공통 드레인과 상기 트랜지스터(T4)의 게이트 사이에는 저항(r2)이 연결된다.
이 발명의 제2실시예에서는 상기 트랜지스터(T2)의 문턱 전압을 -1.5V, 상기 트랜지스터(T3, T4)의 문턱 전압을 1.5V로 가정하였다.
이 발명의 제2실시예에서는 파워 오프 상태를 전원 전압(VCC), 반전기 및 저항-커패시터 회로를 이용하여 감지하기 위한 파워 오프 검출 방식이 적용되었다.
외부 전원이 정상적으로 공급되고 있는 파워 온 상태에서는 상기 전원 전압(VCC)이 5V이다. 입력단(Vin)에 인가되는 5V에 의해 반전기의 트랜지스터(T3)는 턴온되며, 출력단(Vout) 전위는 접지레벨(0V)이 된다. 상기 0V의 전위는 트랜지스터(T4)를 턴오프시키며, 게이트 온 단자의 전압은 방전되지 않고 게이트 구동회로(2)에 제공된다.
이 상태에서 파워 오프 상태로 돌입하면, 전원 전압(VCC)이 접지레벨(0V)로 떨어진다. 저항(R1) 및 커패시터(C2)는 직렬 RC 회로를 구성하므로, 전원 전압(VCC)은 두 소자(R1, C2)의 접점에서 저항값(resistance) 및 커패시턴스(capacitance)에 의해 결정되는 시정수만큼 지연된 후 나타난다. 그 다음에는 커패시터(C2)에 충전되어 있던 전압이 자연적으로 방전된다. 도7을 참조하면, 전원 전압(VCC)은 파워 오프 직후에 급격히 접지레벨(0V)로 떨어지며, 저항(R1)과 커패시터(C2)의 접점의 전위(Vc)는 파워 오프 시점에서 상기 시상수에 의해 결정되는 시간(t1) 동안 5V를 유지하다가 서서히 떨어진다.
상기 시간(t1)동안에는 트랜지스터(T2)의 게이트-소스 전압이 -5V이고, 상기 게이트-소스 전압이 문턱전압보다 작으므로, 트랜지스터(T2)가 턴온된다. 이에 따라, 두 트랜지스터(T2, T3)의 공통 드레인 전압은 상기 접점의 전위(Vc)가 된다. 상기 공통 드레인 전압은 커패시터(C3)를 충전시키며, 상기 저항(R2)과 커패시터(C3)의 접점의 전위(Vd)는 4V까지 상승한다. 여기서, 4V까지 상승하는 것은 저항(R2)에 의해 접점의 전위(Vc)가 일부 강하되기 때문이다. 상기 접점의 전위(Vd)가 시간에 따라 변화하는 파형이 도7에 도시되어 있다. 상기 시간 구간(t1)에서 상기 접점(Vd)의 전위가 트랜지스터(T4)의 문턱 전압인 1.5V를 초과하는 순간, 상기 트랜지스터(T4)는 턴온된다. 즉, 상기 접점의 전위(Vd)가 1.5V보다 높은 구간에서는 상기 트랜지스터(T4)는 항상 턴온된다. 상기 트랜지스터(T4)의 턴온에 의해 게이트 온 단자의 전압은 급속히 방전되며, 접점(N2)의 전위는 도7에 도시된 바와 같이 급속히 떨어진다.
상기 시간 구간(t1)이 지나면, 도7에 도시된 바와 같이, 커패시터(C2)의 방전에 의해 접점의 전위(Vc)는 서서히 떨어진다. 이 때에도 접점의 전위(Vc)가 1.5V보다 크면 게이트-소스 전압이 -1.5V보다 작으므로 트랜지스터(T2)가 턴온된다. 상기 트랜지스터(T2)가 턴온인 동안에는 접점의 전위(Vd)가 접점의 전위(Vc)와 거의 유사하게 변화한다. 따라서, 접점의 전위(Vd)도 시간 구간(t1)이 지나면 4V에서 서서히 떨어진다.
상기 접점의 전위(Vc)가 1.5V보다 더 낮아지면, 트랜지스터(T2)는 턴오프되며, 커패시터(C3)의 양단 전압은 자연적으로 방전된다. 상기 접점의 전위(Vc)가 1.5V보다 더 큰 구간(t2)은 커패시터(C3)와 저항(R2)의 시정수에 의해 결정된다. 즉, 게이트 온 단자의 전압을 완전히 방전시키는 데 필요한 시간이 결정되면, 이 시간보다 더 오랫동안 트랜지스터(T4)가 턴온되어야 한다. 그리고, 상기 트랜지스터(T4)의 턴온시간은 상기 저항(R2)과 커패시터(C3)에 의해 결정되는 시정수에 의해 조정될 수 있다.
상기 제2실시예에 따른 파워 오프 방전 회로는 파워 오프 상태에서만 트랜지스터(T4)를 턴온시켜 게이트 온 단자의 전압이 방전되도록 한다.
한편, 상기 제2실시예에서 두 트랜지스터(T2, T3)의 공통 드레인 단자는 트랜지스터(T4)의 게이트에 직접 연결될 수도 있다. 이 경우, 트랜지스터(T4)의 턴온 시간은 저항(R1)과 커패시터(C2)에 의해 결정되는 시정수에 의해 조정될 수 있다.
이상에서와 같이 설명된 바와 같이, 이 발명에 따른 파워 오프 방전 회로는 파워 오프 상태를 감지하여 파워 오프 직후에 게이트 온 단자의 전압이 급속히 방전되도록 한다. 따라서, 이 발명이 적용되는 액정 표시 장치는 파워 오프 후에 게이트 온 전압이 최종적으로 인가된 패널상의 화소라인에 의한 화상이 천천히 사라지는 것을 방지할 수 있다. 또한, 이 발명에 따른 파워 오프 방전 회로는 파워 오프 직후에 상기 패널 상에 잔류하는 게이트 온 전압을 급속히 방전시킴으로써 직류 스트레스에 의한 액정의 열화를 예방할 수 있다.

Claims (16)

  1. 게이트 온 단자를 가지는 게이트 온/오프 전압 발생기를 포함하는 액정 표시 장치에 있어서, 게이트, 소스 및 드레인을 가지며, 드레인이 상기 게이트 온 단자에 연결되고, 소스가 접지되며, 게이트 전압에 따라 턴온 또는 턴오프되는 트랜지스터, 애노드에 제1전압이 인가되고, 캐소드는 상기 트랜지스터의 게이트에 연결되는 다이오드 및 일 단자에 제2전압이 인가되고, 타 단자는 상기 다이오드의 캐소드와 상기 트랜지스터의 게이트 사이의 접점에 연결되는 커패시터를 포함하며, 파워 온 상태에서는 상기 접점의 전위에 의해 트랜지스터가 턴오프되고, 파워 오프 상태에서는 상기 접점의 전위에 의해 트랜지스터가 턴온되는, 파워 오프 방전 회로.
  2. 제1항에 있어서, 상기 트랜지스터는 엔모스인, 파워 오프 방전 회로.
  3. 제2항에 있어서, 상기한 트랜지스터의 문턱 전압을 제1문턱 전압, 상기 다이오드의 문턱 전압을 제2문턱 전압이라고 할 때, 파워 온 상태에서 상기 제1전압은 (제1문턱 전압 + 제2문턱 전압)보다 더 작은 값을 가지고, 상기 제2전압은 (제1전압 - 제1문턱 전압 - 제2문턱 전압)보다 더 작은 값을 가지며, 파워 오프 상태에서 상기 제1전압 및 제2전압은 접지레벨로 되는, 파워 오프 방전 회로.
  4. 다수의 게이트 라인을 가지며, 상기 각 게이트 라인에 1행의 화소가 연결되며, 상기 각 화소의 유지 커패시터는 전단의 게이트 라인에 연결되는 액정 패널, 게이트 온/오프 전압을 생성하며, 상기 전압을 출력하기 위한 게이트 온 단자와 게이트 오프 단자를 가지는 게이트 온/오프 전압 발생기, 상기 게이트 온/오프 전압 발생기에서 출력되는 게이트 온/오프 전압을 입력받아, 소정의 제어신호에 따라 각 게이트 라인에 대하여 상기 게이트 온 또는 오프 전압을 선택하며, 상기 선택된 전압을 각 게이트 라인에 인가하는 게이트 구동회로 및 게이트, 소스 및 드레인을 가지며, 드레인이 상기 게이트 온 단자에 연결되고, 소스가 접지되며, 게이트 전압에 따라 턴온 또는 턴오프되는 트랜지스터,애노드에 제1전압이 인가되고, 캐소드는 상기 트랜지스터의 게이트에 연결되는 다이오드 및 일 단자에 제2전압이 인가되고, 타 단자는 상기 다이오드의 캐소드와 상기 트랜지스터의 게이트 사이의 접점에 연결되는 커패시터를 포함하며, 파워 온 상태에서는 상기 접점의 전위에 의해 트랜지스터가 턴오프되고, 파워 오프 상태에서는 상기 접점의 전위에 의해 트랜지스터가 턴온되는 파워 오프 방전 회로를 포함하는, 액정 표시 장치.
  5. 제4항에 있어서, 상기 파워 오프 방전 회로의 트랜지스터는 엔모스인, 액정 표시 장치.
  6. 제5항에 있어서, 상기한 트랜지스터의 문턱 전압을 제1문턱 전압, 상기 다이오드의 문턱 전압을 제2문턱 전압이라고 할 때, 파워 온 상태에서 상기 제1전압은 (제1문턱 전압 + 제2문턱 전압)보다 더 작은 값을 가지고, 상기 제2전압은 (제1전압 - 제1문턱 전압 - 제2문턱 전압)보다 더 작은 값을 가지며, 파워 오프 상태에서 상기 제1전압 및 제2전압은 접지레벨로 되는, 액정 표시 장치.
  7. 게이트 온 단자를 가지는 게이트 온/오프 전압 발생기를 포함하는 액정 표시 장치에 있어서, 게이트, 소스 및 드레인을 가지며, 드레인이 상기 게이트 온 단자에 연결되고, 소스가 접지되며, 게이트 전압에 따라 턴온 또는 턴오프되는 트랜지스터, 입력단, 출력단, 전원단 및 접지단을 가지며, 입력단에 전원 전압이 인가되고, 상기 출력단은 상기 트랜지스터의 게이트에 연결되며, 상기 전원 전압의 상태에 따라 전원단 또는 접지단의 전원을 출력단에 제공하는 반전기, 상기 반전기의 입력단과 전원단 사이에 연결되는 제1저항 및 상기 반전기의 전원단과 접지단 사이에 연결되는 제1커패시터를 포함하며, 파워 온 상태에서 상기 전원 전압은 하이레벨이고, 파워 오프 상태에서 상기 전원 전압은 로우레벨이며, 파워 오프 순간 상기 전원 전압은 소정 시간 지연된 후 상기 전원단에 전달되므로, 파워 오프 직후 상기 반전기의 전원단 전압은 출력단에 제공되어 상기 트랜지스터를 턴온시키는, 파워 오프 방전 회로.
  8. 제7항에 있어서, 상기 지연 시간은 상기 제1저항 및 제1커패시터에 의한 시정수에 따라 결정되는, 파워 오프 방전 회로.
  9. 제7항에 있어서, 상기한 반전기는, 소스가 상기 전원단에 연결되고, 게이트는 상기 입력단에 연결되며, 드레인은 상기 출력단에 연결되는 피모스 트랜지스터 및 소스가 상기 접지단에 연결되고, 게이트는 상기 입력단에 연결되며, 드레인은 상기 출력단에 연결되는 엔모스 트랜지스터로 구성되는, 파워 오프 방전 회로.
  10. 제7항에 있어서, 상기 반전기의 출력단과 상기 트랜지스터의 게이트 사이에 연결되는 제2저항 및 일 단이 접지되고, 타단이 상기 제2저항과 상기 트랜지스터의 게이트 사이의 접점에 연결되며, 상기 반전기의 출력단 전압에 의해 충전되는 제2커패시터를 부가하여 포함하는, 파워 오프 방전 회로.
  11. 제10항에 있어서, 파워 오프 직후 상기 트랜지스터의 턴온 시간은 상기 제2저항 및 제2커패시터에 의한 시정수에 의해 결정되는, 파워 오프 방전 회로.
  12. 다수의 게이트 라인을 가지며, 상기 각 게이트 라인에 1행의 화소가 연결되며, 상기 각 화소의 유지 커패시터는 전단의 게이트 라인에 연결되는 액정 패널, 게이트 온/오프 전압을 생성하며, 상기 전압을 출력하기 위한 게이트 온 단자와 게이트 오프 단자를 가지는 게이트 온/오프 전압 발생기, 상기 게이트 온/오프 전압 발생기에서 출력되는 게이트 온/오프 전압을 입력받아, 소정의 제어신호에 따라 각 게이트 라인에 대하여 상기 게이트 온 또는 오프 전압을 선택하며, 상기 선택된 전압을 각 게이트 라인에 인가하는 게이트 구동회로 및 게이트, 소스 및 드레인을 가지며, 드레인이 상기 게이트 온 단자에 연결되고, 소스가 접지되며, 게이트 전압에 따라 턴온 또는 턴오프되는 트랜지스터, 입력단, 출력단, 전원단 및 접지단을 가지며, 입력단에 전원 전압이 인가되고, 상기 출력단은 상기 트랜지스터의 게이트에 연결되며, 상기 전원 전압의 상태에 따라 전원단 또는 접지단의 전원을 출력단에 제공하는 반전기, 상기 반전기의 입력단과 전원단 사이에 연결되는 제1저항 및 상기 반전기의 전원단과 접지단 사이에 연결되는 제1커패시터를 포함하며, 파워 온 상태에서 상기 전원 전압은 하이레벨이고, 파워 오프 상태에서 상기 전원 전압은 로우레벨이며, 파워 오프 순간 상기 전원 전압은 소정 시간 지연된 후 상기 전원단에 전달되므로, 파워 오프 직후 상기 반전기의 전원단 전압은 출력단에 제공되어 상기 트랜지스터를 턴온시키는 파워 오프 방전 회로를 포함하는, 액정 표시 장치.
  13. 제12항에 있어서, 상기 지연 시간은 상기 제1저항 및 제1커패시터에 의한 시정수에 따라 결정되는, 액정 표시 장치.
  14. 제12항에 있어서, 상기한 파워 오프 방전 회로의 반전기는, 소스가 상기 전원단에 연결되고, 게이트는 상기 입력단에 연결되며, 드레인은 상기 출력단에 연결되는 피모스 트랜지스터; 및
    소스가 상기 접지단에 연결되고, 게이트는 상기 입력단에 연결되며, 드레인은 상기 출력단에 연결되는 엔모스 트랜지스터로 구성되는, 액정 표시 장치.
  15. 제12항에 있어서, 상기 파워 오프 방전 회로는, 상기 반전기의 출력단과 상기 트랜지스터의 게이트 사이에 연결되는 제2저항 및 일 단이 접지되고, 타단이 상기 제2저항과 상기 트랜지스터의 게이트 사이의 접점에 연결되며, 상기 반전기의 출력단 전압에 의해 충전되는 제2커패시터를 부가하여 포함하는, 액정 표시 장치.
  16. 제15항에 있어서, 파워 오프 직후 상기 트랜지스터의 턴온 시간은 상기 제2저항 및 제2커패시터에 의한 시정수에 의해 결정되는, 액정 표시 장치.
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