JP3680036B2 - 半導体回路、及び、フォトカップラー - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 57
- 239000003990 capacitor Substances 0.000 claims 1
- 239000000758 substrate Substances 0.000 description 38
- 230000015572 biosynthetic process Effects 0.000 description 23
- 230000015556 catabolic process Effects 0.000 description 23
- 238000010586 diagram Methods 0.000 description 23
- 239000012535 impurity Substances 0.000 description 13
- 230000003071 parasitic effect Effects 0.000 description 11
- 238000009792 diffusion process Methods 0.000 description 5
- 238000002955 isolation Methods 0.000 description 5
- 230000007257 malfunction Effects 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 102220530799 Mu-type opioid receptor_D11A_mutation Human genes 0.000 description 2
- 102220530796 Mu-type opioid receptor_D12A_mutation Human genes 0.000 description 2
- 238000005259 measurement Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000004043 responsiveness Effects 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0259—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements
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- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Electronic Switches (AREA)
- Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
- Photo Coupler, Interrupter, Optical-To-Optical Conversion Devices (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体回路及びフォトカップラーに関し、特に、安定的な動作をする半導体回路及びフォトカップラーに関する。
【０００２】
【従来の技術】
一般に、ハーフブリッジ回路においてはパワーＭＯＳトランジスタが使用されているが、このパワーＭＯＳトランジスタにおいては、ゲート・ソース間耐圧ＶＧＳＳとドレイン・ソース間耐圧ＶＤＳＳは異なる。このため、パワーＭＯＳトランジスタに何らかの保護回路を設けることが必要となる。一般には、ゲート・ソース間耐圧ＶＧＳＳの方が、ドレイン・ソース間耐圧ＶＤＳＳよりも低いので、ゲートとソースの間に並列にツェナーダイオード等のクランプ素子を挿入し、パワーＭＯＳトランジスタのゲート絶縁膜を保護するのが普通である。
【０００３】
ディスクリートＩＣにおいては、パワーＭＯＳトランジスタの内部にポリシリコンにより形成されるツェナーダイオードを作りこみ、パワーＭＯＳトランジスタのゲートを保護している。近年、パワーＭＯＳトランジスタを内蔵したＩＣプロセスによるＩＣを各社出しているが、ポリシリコンにより形成されるツェナーダイオードは、リーク電流が大きいため使用しておらず、通常のツェナーダイオードをクランプ素子として使用するのが普通である。
【０００４】
図１にツェナーダイオードＺＤ１の断面図を示す。この図１に示すように、ツェナーダイオードＺＤ１は、Ｐ型の半導体基板１０とＰ型の分離拡散層１２とにより分離されたＮ型の素子形成領域１４に形成される。これら半導体基板１０と分離拡散層１２とにより、素子形成領域１４に形成されたツェナーダイオードＺＤ１は、他の素子と電気的に分離されている。
【０００５】
素子形成領域１４の表面側には、Ｐ型のアノード領域２０が拡散形成されており、このＰ型のアノード領域２０とＮ型の素子形成領域１４との間で、ＰＮジャンクションを形成している。すなわち、Ｎ型の素子形成領域１４が、カソード領域を構成している。アノード領域２０の表面には、このアノード領域２０と電気的に接続するアノード電極２２が形成されている。また、半導体基板１０と素子形成領域１４との間には、素子形成領域１４よりも高い不純物濃度を有するＮ＋型の埋め込み不純物領域２４が形成されている。さらに、この埋め込み不純物領域２４と、カソード電極２６との間にも、素子形成領域１４よりも高い不純物濃度を有するＮ＋型の埋め込み不純物領域２８が形成されている。
【０００６】
しかしながら、このような構造のツェナーダイオードＺＤ１は、アノード領域２０と素子形成領域１４と半導体基板１０とを、それぞれ、エミッター、ベース、コレクターとする縦型のＰＮＰトランジスター３０（以下、寄生ＳｕｂＰＮＰトランジスタという）を寄生させる。アノード電極２２よりカソード電極２６の方が高電位の場合、ツェナーダイオードＺＤ１がツェナー動作をするが、寄生ＳｕｂＰＮＰトランジスタ３０は動かない。これに対し、カソード電極２６よりアノード電極２２の方が高電位の場合、ツェナーダイオードＺＤ１がＰＮダイオードとしてオンになるが、それと同時に、寄生ＳｕｂＰＮＰトランジスタ３０もオン状態になり動作する。このため、アノード領域２０に流れ込む電流のうち何割かが、Ｐ型の半導体基板１０に抜けていってしまう。
【０００７】
図２は、ツェナーダイオードＺＤ１の順方向電流ＩＦと、半導体基板１０に流れ込むサブ電流Ｉｓｕｂとの関係を示すグラフである。図３は、図２のグラフに対応して、ツェナーダイオードＺＤ１の順方向電流ＩＦとサブ電流Ｉｓｕｂとを測定する場合の電流測定箇所を示す回路図である。
【０００８】
これら図２及び図３に示すように、ツェナーダイオードＺＤ１を流れる順方向電流ＩＦのうち、およそ半分が、サブ電流として、半導体基板１０に抜けていくことが分かる。
【０００９】
図４は、ツェナーダイオードＺＤ１をクランプ回路に用いたハーフブリッジ回路の例を示す図である。
【００１０】
この図４に示すように、比較的小信号を扱っている小信号ブロック回路４０の次段に、Ｐ型のパワーＭＯＳトランジスタＰ１と、Ｎ型のパワーＭＯＳトランジスタＮ３とが、ＣＭＯＳインバーターを構成するように接続されている。このため、パワーＭＯＳトランジスタＰ１とパワーＭＯＳトランジスタＮ３は、相補的にオン／オフ動作をする。すなわち、パワーＭＯＳトランジスタＰ１がオンの場合には、パワーＭＯＳトランジスタＮ３がオフになる。反対に、パワーＭＯＳトランジスタＰ１がオフの場合には、パワーＭＯＳトランジスタＮ３がオンになる。
【００１１】
このＣＭＯＳインバーターの次段として、出力素子であるＮ型のパワーＭＯＳトランジスタＮ１と、このパワーＭＯＳトランジスタＮ１の下側に、Ｎ型のパワーＭＯＳトランジスタＮ２とが接続されている。そしてこれにより、ハーフブリッジの出力回路を構成している。これらパワーＭＯＳトランジスタＮ１とパワーＭＯＳトランジスタＮ２との間は、出力端子Ｖｏを構成しており、この出力端子には負荷回路が接続されている。この図４では、この負荷回路を負荷抵抗Ｒｏと負荷容量Ｃｏとで置き換えている。
【００１２】
また、パワーＭＯＳトランジスタＮ１のドレインは、例えば３０Ｖの供給電源ＶＣＣに接続されており、パワーＭＯＳトランジスタＮ２のソースは、例えばグランドＧＮＤに接続されている。供給電源ＶＣＣが本実施形態における第１電源を構成しており、グランドＧＮＤが本実施形態における第１電源より低い電圧の第２電源を構成している。
【００１３】
パワーＭＯＳトランジスタＮ２のゲートは、通常、小信号ブロック回路４０からドライブ回路を介して接続されているが、この図４ではドライブ回路は省略している。ハイサイド側のＮ型のパワーＭＯＳトランジスタＮ１のゲートとソースとの間には、ツェナーダイオードＺＤ１を挿入して接続しておく。
【００１４】
図４のハーフブリッジ回路の出力端子Ｖｏがハイの場合、つまりパワーＭＯＳトランジスタＮ１がオンであり、パワーＭＯＳトランジスタＮ２がオフの場合に、ツェナーダイオードＺＤ１は、ツェナー動作をして、オン状態になる。これにより、パワーＭＯＳトランジスタＮ１のゲート・ソース間の電圧を、ツェナー電圧Ｖｚに保つ。ちなみにこの場合、前段のパワーＭＯＳトランジスタＰ１はオンであり、パワーＭＯＳトランジスタＮ３はオフである。
【００１５】
さらに、このツェナーダイオードＺＤ１は、小信号ブロック回路４０から出力される信号が切り替わり、出力端子Ｖｏがハイからローに切り替わる際にも、パワーＭＯＳトランジスタＮ１のゲートを保護する。すなわち、パワーＭＯＳトランジスタＮ１のゲートの電位が、ハイからローに至る際に、パワーＭＯＳトランジスタＮ１及びＮ２の双方が一旦オフになる。これらパワーＭＯＳトランジスタＮ１及びＮ２がともにオフになっている間は、出力端子Ｖｏはハイの状態を保つ。このため、何らかのクランプ回路を、パワーＭＯＳトランジスタＮ１のゲートとソースとの間に挿入しないと、このゲートとソースの間の電位差がゲート・ソース間耐圧を超えてしまうことになり、パワーＭＯＳトランジスタＮ１のゲート絶縁膜が破壊されてしまう。
【００１６】
図４において、ゲートとソースとの間に挿入されたツェナーダイオードＺＤ１は、負荷抵抗Ｒｏを介して、負荷容量Ｃｏから電荷を引き抜くことにより、ＰＮダイオードとして動作し、パワーＭＯＳトランジスタＮ１のソース・ゲート間の電圧をＶＢＥに保つ。
【００１７】
【発明が解決しようとする課題】
しかしながら、上述したように、図４のハーフブリッジ回路において、ツェナーダイオードＺＤ１が通常のダイオードとして動作する際に、寄生ＳｕｂＰＮＰトランジスタ３０が動作し、電流の一部が半導体基板１０に抜けてしまう。図２に示したように、アノード電極２２に流れ込む電流のおよそ１／２が、Ｐ型の半導体基板１０に抜けてしまう。
【００１８】
図４に示すように、もしこのハーフブリッジ回路の前段に小信号で動作する小信号ブロック回路４０があり、その小信号ブロック回路４０が、同一ＩＣに組み込まれていた場合、半導体基板１０に抜けた電流はＧＮＤ電位を変動させ、小信号ブロック回路４０を誤動作させる恐れがある。そしてひいては、出力端子Ｖｏから誤動作信号を出力してしまい、このハーフブリッジ回路の後段にあるパワー素子を誤動作させ、最悪の場合、ＩＣまたは負荷回路を破壊するであろうと考えられる。
【００１９】
そこで本発明は、前記課題に鑑みてなされたものであり、半導体基板に流れ込むサブ電流を可及的に少なくしたクランプ回路を用いたハーフブリッジ回路を提供することを目的とする。
【００２０】
【課題を解決するための手段】
上記課題を解決するため、本発明に係る半導体回路は、第１電源に接続される第１端子と、負荷回路に接続するための出力端子に接続される第２端子とを有する、第１出力ＭＯＳトランジスタと、前記第１電源よりも低い電圧の第２電源に接続される第１端子と、前記出力端子に接続される第２端子とを有する、第２出力ＭＯＳトランジスタと、前記第１出力ＭＯＳトランジスタと前記第２出力ＭＯＳトランジスタとのうちの一方の出力ＭＯＳトランジスタの制御端子と、前記出力端子との間に接続された第１機能ブロック回路であって、少なくとも１つの第１ダイオードを備えるとともに、前記第１ダイオードは、ＮＰＮトランジスタのコレクタとベースをショートしてこれをアノードとし、エミッタをカソードとすることにより構成されたＣＢショートＮＰＮトランジスタ、又は、横型ＰＮＰトランジスタのコレクタとベースをショートしてこれをカソードとし、エミッタをアノードとすることにより構成されたＣＢショートＬＰＮＰトランジスタである、第１機能ブロック回路と、前記第１機能ブロック回路と並列に設けられた第２機能ブロック回路であって、前記第１機能ブロック回路の前記第１ダイオードとは逆向きに接続された少なくとも１つの第２ダイオードを備えるとともに、前記第２ダイオードは、ＣＢショートＮＰＮトランジスタ、又は、ＣＢショートＬＰＮＰトランジスタである、第２機能ブロック回路と、を備えることを特徴とする。
【００２１】
【発明の実施の形態】
〔第１実施形態〕
本発明の第１実施形態は、図４で説明した従来のハーフブリッジ回路におけるツェナーダイオードＺＤ１の役割を２つに分け、それぞれの役割に対して別個に機能ブロック回路を設けるとともに、各機能ブロック回路を半導体基板に抜けるサブ電流の少ない素子で構成したものである。より詳しくを以下に説明する。
【００２２】
図５は、本実施形態に係るハーフブリッジ回路の回路図を示している。なお、本実施形態においては、図４に示したハーフブリッジ回路と同一部分については同一符号を付するものとし、その説明は割愛する。
【００２３】
この図５に示すように、本実施形態に係るハーフブリッジ回路においては、役割１の第１機能ブロック回路５０と役割２の第２機能ブロック回路５２とを、それぞれ、パワーＭＯＳトランジスタＮ１のゲートとソースの間に並列に挿入している。すなわち、第１機能ブロック回路５０の＋側端子４０が、パワーＭＯＳトランジスタＮ１のゲートに接続されており、−側端子４２が、パワーＭＯＳトランジスタＮ１のソースに接続されている。また、第２機能ブロック回路５２の＋側端子４４が、パワーＭＯＳトランジスタＮ１のソースに接続されており、−側端子４６が、パワーＭＯＳトランジスタＮ１のゲートに接続されている。
【００２４】
以下においては、役割１の第１機能ブロック回路５０の＋側端子４０の電位が−側端子４２の電位よりも高くなって、第１機能ブロック回路５０が動作する場合の−側端子４２と＋側端子４０との間の電位差をＶ１ｏｎとする。また、この場合の第１機能ブロック回路５０の動作を、クランプ動作と呼ぶこととする。
【００２５】
これとは逆に、役割１の第１機能ブロック回路５０の−側端子４２の電位が＋側端子４２の電位よりも高くなって、第１機能ブロック回路５０が動作する場合の＋側端子４０と−側端子４２との間の電位差をＶ１ｒとする。また、この場合の第１機能ブロック回路５０の動作を、逆動作と呼ぶこととする。
【００２６】
第１機能ブロック回路５０と同様に、第２機能ブロック回路５２の＋側端子４４の電位が−側端子４６の電位よりも高くなって、第２機能ブロック回路５２が動作する場合の−側端子４６と＋側端子４４との間の電位差をＶ２ｏｎとする。また、この場合の第２機能ブロック回路５２の動作を、クランプ動作と呼ぶこととする。
【００２７】
これとは逆に、第２機能ブロック回路５２の−側端子４６の電位が＋側端子４４の電位よりも高くなって、第２機能ブロック回路５２が動作する場合の＋側端子４４と−側端子４６との間の電位差をＶ２ｒとする。また、この場合の第２機能ブロック回路５２の動作を、逆動作と呼ぶこととする。
【００２８】
さらに、パワーＭＯＳトランジスタＮ１のスレショルド電圧をＶｔｈＮ１とし、ゲートとソースとの間の耐圧であるゲート・ソース間耐圧をＶＧＳＳＮ１とする。このとき役割１と役割２は、以下のようにまとめることができる。
【００２９】
役割１：パワーＭＯＳトランジスタＮ１をオンさせる場合に、このパワーＭＯＳトランジスタＮ１のゲートとソースの間の電位差をスレッショルド電圧ＶｔｈＮ１以上で、且つ、ゲート・ソース間耐圧ＶＧＳＳＮ１以下に保つ。したがって、Ｖ１ｏｎについては、以下の関係式１で表すことができる。
（関係式１）
ＶＧＳＳＮ１＞Ｖ１ｏｎ＞ＶｔｈＮ１
【００３０】
役割２：出力端子Ｖｏをハイからローに切り替える場合、パワーＭＯＳトランジスタＮ１のゲートとソースの間の電位差を、ゲート・ソース間耐圧ＶＧＳＳ以下に保つ。したがって、Ｖ２ｏｎについては、以下の関係式２で表すことができる。
（関係式２）
ＶＧＳＳＮ１＞Ｖ２ｏｎ
【００３１】
本実施形態に係るハーフブリッジ回路においては、出力端子Ｖｏをハイからローに切り替える場合は、次のように動作する。まず、出力端子Ｖｏがハイの場合、小信号ブロック回路４０からは、Ｐ型のパワーＭＯＳトランジスタＰ１をオンするような信号が出力されており、また、Ｎ型のパワーＭＯＳトランジスタＮ３をオフするような信号が出力されている。この際、パワーＭＯＳトランジスタＮ１はオンであり、パワーＭＯＳトランジスタＮ２はオフである。
【００３２】
この状態で、パワーＭＯＳトランジスタＰ１、Ｎ３のオン／オフ関係が入れ替わる。すなわち、小信号ブロック回路４０から、パワーＭＯＳトランジスタＰ１をオフするような信号が出力され、また、パワーＭＯＳトランジスタＮ３をオンするような信号が出力される。したがって、パワーＭＯＳトランジスタＮ１はオフになる。
【００３３】
但し、小信号ブロック回路４０からは、パワーＭＯＳトランジスタＮ２をオフにする信号が出力されたままになるので、パワーＭＯＳトランジスタＮ２もオフになる。つまり、一時的に、パワーＭＯＳトランジスタＮ１及びＮ２の双方が、オフになる。これは、負荷抵抗Ｒｏと負荷容量Ｃｏとに置き換えられている負荷回路が出力端子Ｖｏに接続されているため、瞬時に出力端子Ｖｏをハイからローに切り替えることができないためである。また、瞬間的にパワーＭＯＳトランジスタＮ１及びＮ２の双方がオンになり、これらパワーＭＯＳトランジスタＮ１及びＮ２に、供給電源ＶＣＣ側からグランドＧＮＤ側に向けて貫通電流が流れてしまうのを回避するためである。
【００３４】
パワーＭＯＳトランジスタＮ１及びＮ２の双方がオフになって所定時間が経過すると、出力端子Ｖｏもハイからローに切り替わっていく。このため、所定時間経過後に、小信号ブロック回路４０から、パワーＭＯＳトランジスタＮ２をオンにする信号が出力される。この結果、パワーＭＯＳトランジスタＮ２がオンになり、パワーＭＯＳトランジスタＮ１がオフになり、出力端子Ｖｏがローになる。
【００３５】
図４の従来におけるハーフブリッジ回路においては、役割１をツェナーダイオードＺＤ１のツェナー動作にて実現し、役割２を同じくツェナーダイオードＺＤ１のＰＮジャンクションのダイオード動作にて実現した。そして、役割２の動作時において、ツェナーダイオードＺＤ１の寄生素子が働いてしまった。本実施形態に係る役割１の第１機能ブロック回路５０、及び、役割２の機能ブロック回路５２において、やはり寄生素子があるとすれば、以下のような拘束条件を満たせば、半導体基板に抜けるサブ電流を抑制することができる。
【００３６】
拘束条件１ 「役割１の第１機能ブロック回路５０及び役割２の第２機能ブロック５２のそれぞれのクランプ動作において、寄生のない、又は、あっても少ない回路を採用する。」
拘束条件２ 「役割１の第１機能ブロック回路５０がクランプ動作をしているときは役割２の第２機能ブロック５２は逆動作してはならず、また逆に、役割２の第２機能ブロック回路５２がクランプ動作をしているときは役割１の第１機能ブロック５０は逆動作してはならない。」
次に、第１機能ブロック回路５０と第２機能ブロック５２を構成するための素子の選択について検討する。一般に、任意の電流を流して定電圧を実現できる単独の素子は、何らかのダイオードである。つまり、コレクターとベースとの間をショートしたＮＰＮトランジスター（以下、ＣＢショートＮＰＮトランジスタという）、同様の横型ＰＮＰトランジスター（以下、ＣＢショートＬＰＮＰトランジスタ）、ツェナーダイオードの三種類となる。それぞれ、以下のような特性を有する。
【００３７】
ＣＢショートＮＰＮトランジスタ：半導体基板に抜けるサブ電流は実質上ないが、逆耐圧が小さい。ショートしたコレクタとベースがアノードとなり、エミッタがカソードとなる。
【００３８】
ＣＢショートＬＰＮＰトランジスタ：逆耐圧が大きいが、寄生ＳｕｂＰＮＰトランジスタがあり、わずかにサブ電流がＰ型の半導体基板に抜ける。ショートしたコレクタとベースがカソードとなり、エミッタがアノードとなる。
【００３９】
ツェナーダイオード：寄生ＳｕｂＰＮＰトランジスタが存在し、ＰＮジャンクション方向に電流が流れると、約１／２程度の電流が、Ｐ型の半導体基板に抜ける。
【００４０】
ＣＢショートＬＰＮＰトランジスタの断面図を、図６に示す。Ｐ型の半導体基板６０とＰ型の分離拡散領域６２とにより、他の領域と電気的に分離された、Ｎ型の素子形成領域６４が構成されている。素子形成領域６４の表面側には、ドーナッツ型のＰ型のコレクタ領域６６が形成されており、このドーナツ型のコレクタ領域６６の内側には、小型正方形のＰ型のエミッタ領域６８が形成されている。また、このコレクタ領域６６の表面にはコレクタ電極Ｃが接続されており、エミッタ領域６８の表面にはエミッタ電極Ｅが接続されている。素子形成領域６４はベースを構成している。
【００４１】
Ｐ型の半導体基板６０とＮ型の素子形成領域６４との間には、素子形成領域６４よりも高い不純物濃度を有するＮ＋型の埋め込み不純物領域７０が形成されている。また、この埋め込み不純物領域７０と素子形成領域６４表面との間にも、この素子形成領域６４よりも高い不純物濃度を有するＮ＋型の埋め込み不純物領域７２が形成されている。この埋め込み不純物領域７２の表面には、ベース電極が接続されている。
【００４２】
この図６に示す横型ＰＮＰトランジスタにおいては、コレクタ電極Ｃとベース電極Ｂが電気的に接続されており、ＣＢショートになっている。このため、この横型ＰＮＰトランジスタは、エミッタ領域６８をアノード領域とし、素子形成領域６４及び埋め込み不純物領域７２をカソード領域とする、ダイオードとして動作する。
【００４３】
また、この図６に示す横型ＰＮＰトランジスタにおいては、エミッタ領域６８をエミッタとし、素子形成領域６４をベースとし、半導体基板６０をコレクタとする寄生ＳｕｂＰＮＰトランジスタ８０が形成される。この場合、コレクタ電極とベース電極とをショートして、エミッター・ベース間のＰＮジャンクションをダイオードとして使用すると、ベース領域である素子形成領域６４を流れるホールはほとんどコレクタ領域６６にトラップされる。このため、Ｐ型の半導体基板６０やＰ型の分離拡散領域６２にはほとんどサブ電流は流れない。したがって、寄生ＳｕｂＰＮＰ８０ほとんど動作しなくなる。
【００４４】
図７は、図６に示したＣＢショートＬＰＮＰトランジスタで構成されたダイオードの順方向電流ＩＦと、半導体基板６０に流れ込むサブ電流Ｉｓｕｂとの関係を示すグラフである。図８は、図７のグラフに対応して、ＣＢショートＬＰＮＰトランジスタで構成されたダイオードの順方向電流ＩＦとサブ電流Ｉｓｕｂとを測定する場合の電流測定箇所を示す回路図である。
【００４５】
これら図７及び図８に示すように、ＣＢショートＬＰＮＰトランジスタで構成されたダイオードのを流れる順方向電流ＩＦのうち、半導体基板６０に抜けるサブ電流Ｉｓｕｂは、埋め込み不純物領域７２に流れる電流の１／１０以下であることが分かる。
【００４６】
図９は、ＣＢショートＮＰＮトランジスタの断面図である。この図９に示すように、Ｐ型の半導体基板８２とＰ型の分離拡散領域８４とにより、他の領域と電気的に分離された、Ｎ型の素子形成領域８６が構成されている。この素子形成領域８６が、コレクタ領域を構成する。素子形成領域８６内側の表面側には、Ｐ型のベース領域８８が形成されている。また、このベース領域８８内側の表面側には、Ｎ型のエミッタ領域８９が形成されている。
【００４７】
コレクタ領域を形成する素子形成領域８６の表面にはコレクタ電極Ｃが接続されており、ベース領域８８の表面にはベース電極Ｂが接続されており、エミッタ領域８９の表面にはエミッタ電極Ｅが接続されている。
【００４８】
この図９に示すＮＰＮトランジスタにおいては、コレクタ電極Ｃとベース電極Ｂが電気的に接続されており、ＣＢショートになっている。このため、このＮＰＮトランジスタは、ベース領域８８をアノード領域とし、エミッタ領域８９をカソード領域とした、ダイオードとして動作する。そして、このようにＣＢショートがなされているので、この図９に示すＣＢショートＮＰＮトランジスタにおいては、コレクタ領域８６及びベース領域８８から流れ込んだ電流は、半導体基板８２に抜けることなく、エミッタ領域８９へ流れることとなる。つまり、ＣＢショートＮＰＮトランジスタにおいては、半導体基板８２に抜けるサブ電流は、理論上ないこととなる。
【００４９】
なお、上述した素子のほかにも一般には精度のよい定電圧回路は存在するが、回路規模、応答性等々を考えるとゲートクランプ回路として用いることは適切でない。
【００５０】
上述した素子を役割１の第１機能ブロック回路５０、及び、役割２の第２機能ブロック回路５２にそれぞれ拘束条件を満たすように配置することにより、寄生の少ない、安定した動作をするハーフブリッジ回路を構成することができる。
【００５１】
〔第２実施形態〕
本発明の第２実施形態は、上述した第１実施形態における第１機能ブロック回路５０と第２機能ブロック回路５２の具体的回路構成の一例を示すものである。
【００５２】
図１０は、本実施形態に係るハーフブリッジ回路の回路構成を示す図である。この図１０のハーフブリッジ回路においては、図５に示した第１実施形態に係るハーフブリッジ回路における第１機能ブロック回路５０と第２機能ブロック回路５２を具体化している。
【００５３】
図１０に示すように、本実施形態においては、第１機能ブロック回路５０は、同じ向きに直列に接続された７個のダイオードＤ２〜Ｄ８を備えて構成されている。すなわち、パワーＭＯＳトランジスタＮ１のソース側にカソードが接続され、パワーＭＯＳトランジスタＮ１のゲート側にアノードが接続された７個のダイオードＤ２〜Ｄ８が直列に接続されている。
【００５４】
また、第２機能ブロック回路５２は、ダイオードＤ２〜Ｄ８と逆向きに接続された１個のダイオードＤ９を備えて構成されている。すなわち、パワーＭＯＳトランジスタＮ１のソース側にアノードが接続され、パワーＭＯＳトランジスタＮ１のゲートにカソードが接続された１個のダイオードが設けられている。
【００５５】
特に本実施形態においては、ダイオードＤ２〜Ｄ９は、それぞれ、ＣＢショートＮＰＮトランジスタ、又は、ＣＢショートＬＰＮＰトランジスタにより、構成されている。これは、上述したように、ＣＢショートＮＰＮトランジスタは、半導体基板に抜けるサブ電流がなく、ＣＢショートＬＰＮＰトランジスタは、半導体基板に抜けるサブ電流が極めて少ないからである。それ以外の点は、上述した第１実施形態と同様である。
【００５６】
次に、これら第１機能ブロック回路５０と第２機能ブロック回路５２の動作について説明する。出力端子Ｖｏがハイの場合、第１機能ブロック回路５０が動作する。ここで、７個のダイオードＤ２〜Ｄ８のそれぞれのベース・エミッタ間電圧ＶＢＥを０．７Ｖとすると、第１機能ブロック回路５０の両端の電位差（−側端子４２と＋側端子４４との間の電位差）は４．９Ｖとなる。ここで、本実施形態におけるパワーＭＯＳトランジスタＮ１のゲート・ソース間耐圧ＶＧＳＳは、例えば、５Ｖであるので、第１機能ブロック回路５０により、ゲートとソースとの間の電位差を、ゲート・ソース間耐圧ＶＧＳＳ以下に抑えることができ、パワーＭＯＳトランジスタＮ１のゲート絶縁膜を保護することができる。
【００５７】
また、この場合には、第２機能ブロック回路５２のダイオードＤ９は、逆バイアスになるので、動作しない。
【００５８】
一方、パワーＭＯＳトランジスタＰ１がオフになり、パワーＭＯＳトランジスタＮ３がオンとなり、パワーＭＯＳトランジスタＮ１のゲートがローになり、パワーＭＯＳトランジスタＮ１及びＮ２がともにオフになった場合、出力端子Ｖｏはまだハイを維持する。この際には、第２機能ブロック回路５２のダイオードＤ９が動作する。このため、パワーＭＯＳトランジスタＮ１のソースとゲートとの間の電位を、ベース・エミッタ間電圧ＶＢＥである０．７Ｖに維持することができる。このため、パワーＭＯＳトランジスタＮ１のゲート絶縁膜を保護することができる。
【００５９】
また、この場合には、第１機能ブロック回路５０のダイオードＤ２〜Ｄ８は、逆バイアスになるので、動作しない。
【００６０】
但し、注意すべきは、第１機能ブロック回路５０が動作をしてクランプをしているときに、第２機能ブロック回路５２のダイオードＤ９の逆耐圧が４．９Ｖ以下であると、第２機能ブロック回路５２が動作してしまうことである。このような場合には、ダイオードＤ９を、ＣＢショートＮＰＮトランジスタではなく、ＣＢショートＬＰＮＰトランジスタにより構成するとよい。なぜなら、一般に、ＣＢショートＮＰＮトランジスタよりも、ＣＢショートＬＰＮＰトランジスタの方が、逆耐圧が高いからである。
【００６１】
さらにこれでも十分な逆耐圧が得られない場合には、第２機能ブロック回路５２を構成するダイオードを複数個直列に接続すればよい。例えば、図１１に示すように、第２機能ブロック回路５２に２個のダイオードＤ９Ａ、Ｄ９Ｂを設け、これをダイオードＤ２〜Ｄ８と逆向きに直列接続することにより、第２機能ブロック回路５２の逆耐圧を大きくすることができ、第１機能ブロック回路５０が動作している間は、第２機能ブロック回路５２を動作しないようにすることができる。
【００６２】
以上のように、本実施形態に係るハーフブリッジ回路によれば、ＣＢショートＮＰＮトランジスタ、又は、ＣＢショートＬＰＮＰトランジスタによりダイオードＤ９を形成し、このダイオードＤ９を少なくとも１つ用いて、第２機能ブロック回路５２を構成したので、ダイオードＤ９の順方向に電流が流れる場合でも、半導体基板に抜けるサブ電流を可及的に少なく抑えることができる。
【００６３】
このため、半導体基板に抜けたサブ電流がグランドの電位を変動させて、このハーフブリッジ回路の動作を不安定にしてしまうのを、回避することができる。
【００６４】
〔第３実施形態〕
本発明の第３実施形態は、上述した第１実施形態における第１機能ブロック回路５０と第２機能ブロック回路５２の具体的回路構成の別の例を示すものである。
【００６５】
図１２は、本実施形態に係るハーフブリッジ回路の回路構成を示す図である。この図１２のハーフブリッジ回路においては、第１機能ブロック回路５０は、１個のツェナーダイオードＤ１０と、このツェナーダイオードＤ１０と逆向きに接続されたダイオードＤ１１とを備えて構成されている。すなわち、パワーＭＯＳトランジスタＮ１のゲートに、ツェナーダイオードＤ１０のカソードが接続されており、このツェナーダイオードＤ１０のアノードに、ダイオードＤ１１のアノードが接続されている。さらに、このダイオードＤ１１のカソードがパワーＭＯＳトランジスタＮ１のソースに接続されている。
【００６６】
また、第２機能ブロック回路５２は、ダイオードＤ１１と逆向きに接続された１個のダイオードＤ１２を備えて構成されている。すなわち、パワーＭＯＳトランジスタＮ１のソース側にアノードが接続され、パワーＭＯＳトランジスタＮ１のゲートにカソードが接続された１個のダイオードが設けられている。
【００６７】
特に本実施形態においては、ツェナーダイオードＤ１０は、図１に示した構造のツェナーダイオードにより構成されている。また、ダイオードＤ１１及びＤ１２は、それぞれ、ＣＢショートＮＰＮトランジスタ、又は、ＣＢショートＬＰＮＰトランジスタにより、構成されている。それ以外の点は、上述した第１実施形態と同様である。
【００６８】
次に、これら第１機能ブロック回路５０と第２機能ブロック回路５２の動作について説明する。出力端子Ｖｏがハイの場合、第１機能ブロック回路５０が動作し、パワーＭＯＳトランジスタＮ１のゲートとドレインとの間の電位差は、ツェナーダイオードＤ１０のツェナー電圧Ｖｚと、ダイオードＤ１１のベース・エミッタ間電圧ＶＢＥとの和になる。したがって、Ｖｚ＋ＶＢＥが、パワーＭＯＳトランジスタＮ１のゲート・ソース間電圧ＶＧＳＳである５Ｖ以下であれば、パワーＭＯＳトランジスタＮ１のゲート絶縁膜を保護することができる。
【００６９】
また、この場合には、第２機能ブロック回路５２のダイオードＤ１２は、逆バイアスになるので、動作しない。
【００７０】
一方、パワーＭＯＳトランジスタＰ１がオフになり、パワーＭＯＳトランジスタＮ３がオンとなり、パワーＭＯＳトランジスタＮ１のゲートがローになり、パワーＭＯＳトランジスタＮ１及びＮ２がともにオフの場合、出力端子Ｖｏはまだハイを維持している。このため、第２機能ブロック回路５２のダイオードＤ１２が動作する。これにより、パワーＭＯＳトランジスタＮ１のソースとゲートとの間の電位を、ベース・エミッタ間電圧ＶＢＥである０．７Ｖに維持することができる。このため、パワーＭＯＳトランジスタＮ１のゲート絶縁膜を保護することができる。
【００７１】
また、この場合には、第１機能ブロック回路５０のダイオードＤ１１は、逆バイアスになるので、動作しない。
【００７２】
但し、注意すべきは、第１機能ブロック回路５０が動作をしてクランプをしているときに、第２機能ブロック回路５２のダイオードＤ１２の逆耐圧がＶｚ＋ＶＢＥ以下であると、第２機能ブロック回路５２が動作してしまうことである。このような場合には、ダイオードＤ１２を、ＣＢショートＮＰＮトランジスタではなく、ＣＢショートＬＰＮＰトランジスタにより構成するとよい。なぜなら、上述したように、一般に、ＣＢショートＮＰＮトランジスタよりも、ＣＢショートＬＰＮＰトランジスタの方が、逆耐圧が高いからである。
【００７３】
さらにこれでも十分な逆耐圧が得られない場合には、第２機能ブロック回路５２を構成するダイオードを複数個直列に接続すればよい。例えば、図１３に示すように、第２機能ブロック回路５２に２個のダイオードＤ１２Ａ、Ｄ１２Ｂを設け、これをダイオードＤ１１と逆向きに直列接続することにより、第２機能ブロック回路５２の逆耐圧を大きくすることができ、第１機能ブロック回路５０が動作している間は、第２機能ブロック回路５２を動作しないようにすることができる。
【００７４】
以上のように、本実施形態に係るハーフブリッジ回路によれば、ＣＢショートＮＰＮトランジスタ、又は、ＣＢショートＬＰＮＰトランジスタによりダイオードＤ１２を形成し、このダイオードＤ１２を少なくとも１つ用いて、第２機能ブロック回路５２を構成したので、ダイオードＤ１２の順方向に電流が流れる場合でも、半導体基板に抜けるサブ電流を可及的に少なく抑えることができる。
【００７５】
このため、半導体基板に抜けたサブ電流がグランドの電位を変動させて、このハーフブリッジ回路の動作を不安定にしてしまうのを、回避することができる。
【００７６】
〔第４実施形態〕
本発明の第４実施形態は、上述した第３実施形態における第２機能ブロック回路５２に、さらにツェナーダイオードを追加挿入して構成するようにしたものである。
【００７７】
図１４は、本実施形態に係るハーフブリッジ回路の回路構成を示す図である。この図１４のハーフブリッジ回路においては、上述した第３実施形態に係る第２機能ブロック回路５２に対して、ツェナーダイオードＤ１３がダイオードＤ１２と逆向きに追加挿入されて構成されている。すなわち、ダイオードＤ１２のカソードがパワーＭＯＳトランジスタＮ１のゲートに接続されている。さらに、ツェナーダイオードＤ１３のアノードがダイオードＤ１２のアノードに接続されており、ツェナーダイオードＤ１３のカソードがパワーＭＯＳトランジスタＮ１のソースに接続されている。
【００７８】
特に本実施形態においては、ツェナーダイオードＤ１３は、図１に示した構造のツェナーダイオードにより構成されている。それ以外の点は、上述した第３実施形態と同様である。
【００７９】
次に、これら第１機能ブロック回路５０と第２機能ブロック回路５２の動作について説明する。出力端子Ｖｏがハイの場合、第１機能ブロック回路５０が動作し、パワーＭＯＳトランジスタＮ１のゲートとドレインとの間の電位差は、ツェナーダイオードＤ１０のツェナー電圧Ｖｚと、ダイオードＤ１１のベース・エミッタ間電圧ＶＢＥとの和になる。したがって、Ｖｚ＋ＶＢＥが、パワーＭＯＳトランジスタＮ１のゲート・ソース間電圧ＶＧＳＳである５Ｖ以下であれば、パワーＭＯＳトランジスタＮ１のゲート絶縁膜を保護することができる。
【００８０】
また、この場合には、第２機能ブロック回路５２のダイオードＤ１２は、逆バイアスになるので、動作しない。また、ダイオードＤ１２が動作しないので、ツェナーダイオードＤ１３にも電流は流れ込まず、半導体基板に抜けるサブ電流も流れないこととなる。
【００８１】
一方、パワーＭＯＳトランジスタＰ１がオフになり、パワーＭＯＳトランジスタＮ３がオンとなり、パワーＭＯＳトランジスタＮ１のゲートがローになり、パワーＭＯＳトランジスタＮ１及びＮ２の双方がオフの場合、出力端子Ｖｏはまだハイを維持している。このため、第２機能ブロック回路５２のツェナーダイオードＤ１３とダイオードＤ１２とが動作する。これにより、パワーＭＯＳトランジスタＮ１のソースとゲートとの間の電位は、Ｖｚ＋ＶＢＥになる。したがって、Ｖｚ＋ＶＢＥが、パワーＭＯＳトランジスタＮ１のゲート・ソース間電圧ＶＧＳＳである５Ｖ以下であれば、パワーＭＯＳトランジスタＮ１のゲート絶縁膜を保護することができる。
【００８２】
また、この場合には、第１機能ブロック回路５０のダイオードＤ１１は、逆バイアスになるので、動作しない。また、ダイオードＤ１１が動作しないので、ツェナーダイオードＤ１０にも電流は流れ込まず、半導体基板に抜けるサブ電流も流れないこととなる。
【００８３】
なお、ダイオードＤ１１及びＤ１２の逆耐圧が不足する場合は、ダイオードＤ１１及びＤ１２を、ＣＢショートＮＰＮトランジスタではなく、ＣＢショートＬＰＮＰトランジスタにより構成するとよいことは、上述した第３実施形態と同様である。
【００８４】
さらにこれでも十分な逆耐圧が得られない場合には、第１機能ブロック回路５０と第２機能ブロック回路５２を構成するダイオードを複数個直列に接続すればよい。例えば、図１５に示すように、第１機能ブロック回路５０に２個のダイオードＤ１１Ａ、Ｄ１１Ｂを設け、これらをツェナーダイオードＤ１０と逆向きに直列に接続するとともに、第２機能ブロック回路５２に２個のダイオードＤ１２Ａ、Ｄ１２Ｂを設け、これらをダイオードＤ１１Ａ及びＤ１１Ｂと逆向きに直列に接続することにより、第１機能ブロック回路５０と第２機能ブロック回路５２の逆耐圧を大きくすることができる。すなわち、第１機能ブロック回路５０が動作している間は、第２機能ブロック回路５２を動作しないようにすることができ、反対に、第２機能ブロック回路５２が動作している間は、第１機能ブロック回路５０を操作しないようにすることができる。
【００８５】
以上のように、本実施形態に係るハーフブリッジ回路によれば、ＣＢショートＮＰＮトランジスタ、又は、ＣＢショートＬＰＮＰトランジスタによりダイオードＤ１２を形成し、このダイオードＤ１２を少なくとも１つ用いて、第２機能ブロック回路５２を構成したので、ダイオードＤ１２の順方向に電流が流れる場合でも、半導体基板に抜けるサブ電流を可及的に少なく抑えることができる。
【００８６】
このため、半導体基板に抜けたサブ電流がグランドの電位を変動させて、このハーフブリッジ回路の動作を不安定にしてしまうのを、回避することができる。
【００８７】
〔第５実施形態〕
本発明の第５実施形態は、上述したハーフブリッジ回路における小信号ブロック回路４０が、フォトダイオードを備えている場合の一例である。
【００８８】
図１６に示すように、本実施形態に係る小信号ブロック回路４０は、フォトダイオード９０と、差動増幅器９２と、ブロック回路９４とを備えて構成されている。フォトダイオード９０は、光が照射された場合に、この光に反応して光電流を生成する。つまり、フォトダイオード９０は、受光素子の一例である。
【００８９】
この生成された光電流は、差動増幅器９２で増幅され、ブロック回路９４に入力される。ブロック回路９４は、この増幅された光電流等に基づいて種々の回路動作を行う。例えば、本実施形態においては、パワーＭＯＳトランジスタＰ１とパワーＭＯＳトランジスタＮ３とを相補的にオン／オフ動作させる。
【００９０】
これ以外の点は、上述した第１実施形態乃至第４実施形態と同様である。すなわち、第１機能ブロック回路５０と第２機能ブロック回路５２の具体的構成は、上述した第２実施形態乃至第４実施形態のいずれの構成でも適用し得る。
【００９１】
〔第６実施形態〕
本発明の第６実施形態は、第５実施形態で説明したフォトダイオード９０を用いて、フォトカップラーを構成した場合の一例である。
【００９２】
図１７は、本実施形態に係るフォトカップラー１００の構成を示す図である。この図１７に示すように、本実施形態に係るフォトカップラー１００は、上述した第５実施形態に発光ダイオード１０２を追加して構成されている。すなわち、発光ダイオード１０２のアノード側からカソード側に電流が流れると、発光ダイオード１０２が発光する。つまり、発光ダイオード１０２は、発光素子の一例である。この発光ダイオード１０２からの光をフォトダイオード９０が受光して、光電流に変換する。すなわち、発光ダイオード１０２とフォトダイオード９０とは、光結合されている。これ以外の構成は、上述した第５実施形態と同様である。
【００９３】
なお、本発明は上記実施形態に限定されず種々に変形可能である。例えば、上述した実施形態においては、出力用のパワーＭＯＳトランジスタＮ１及びＮ２が、Ｎ型のパワーＭＯＳトランジスタである場合を例に説明したが、この出力用のパワーＭＯＳトランジスタをＰ型で構成することもできる。図１８は、出力用のパワーＭＯＳトランジスタをＰ型のパワーＭＯＳトランジスタＰ２及びＰ３で構成した場合のハーフブリッジ回路の構成の一例を示す図である。この図１８から分かるように、この場合には、下側のパワーＭＯＳトランジスタＮ３のゲートとソースの間に、上述した機能を有する第１機能ブロック回路５０と第２機能ブロック回路５２とを挿入すればよい。この場合、第１機能ブロック回路５０と第２機能ブロック回路５２の具体的な回路構成は、上述した第２実施形態乃至第４実施形態のいずれでもよい。また、これに対して第５実施形態及び第６実施形態を適用することもできる。
【００９４】
また、上述した実施形態においては、負荷回路は、負荷抵抗Ｒｏと負荷容量Ｃｏと等価であるとしたが、必ずしもこれと等価である必要はない。例えば、図１９に示すように、負荷回路が、負荷抵抗Ｒｏと電源ＰＷと等価である場合にも、本発明を適用することができる。この図１９の例の場合、第１機能ブロック回路５０と第２機能ブロック回路５２の具体的な回路構成は、上述した第２実施形態乃至第４実施形態のいずれでもよい。また、これに対して第５実施形態及び第６実施形態を適用することもできる。
【００９５】
さらに、上述した実施形態においては、ハーフブリッジ回路を例に本発明を説明したが、本発明の適用はハーフブリッジ回路に限られるものではなく、出力用のＭＯＳトランジスタのゲート絶縁膜を保護する必要のある半導体回路に適用することができる。
【００９６】
【発明の効果】
以上説明したように、本発明によれば、出力端子に接続される出力ＭＯＳトランジスタのゲート絶縁膜を保護しつつ、半導体基板に抜けたサブ電流により、半導体回路の動作が不安定になってしまうのを回避することができる。
【図面の簡単な説明】
【図１】一般的なツェナーダイオードの構成を説明するための半導体断面図である。
【図２】図１に示したツェナーダイオードの順方向電流と半導体基板に抜けていくサブ電流との関係を示すグラフである。
【図３】図２のグラフを得るために、ツェナーダイオードの順方向電流とサブ電流とを測定するための回路図である。
【図４】従来のハーフブリッジ回路の構成を示す回路図である。
【図５】本発明の第１実施形態に係るハーフブリッジ回路の回路図である。
【図６】ベースとコレクタとをショートしてカソードとし、エミッタをアノードとして、横型ＰＮＰトランジスタによりダイオードを構成した場合の半導体断面図である。
【図７】図６に示したダイオードの順方向電流と半導体基板に抜けていくサブ電流との関係を示すグラフである。
【図８】図７のグラフを得るために、ダイオードの順方向電流とサブ電流とを測定するための回路図である。
【図９】ベースとコレクタとをショートしてアノードとし、エミッタをカソードとして、ＮＰＮトランジスタによりダイオードを構成した場合の半導体断面図である。
【図１０】本発明の第２実施形態に係るハーフブリッジ回路の回路図である。
【図１１】本発明の第２実施形態に係るハーフブリッジ回路の変形例を示す回路図である。
【図１２】本発明の第３実施形態に係るハーフブリッジ回路の回路図である。
【図１３】本発明の第３実施形態に係るハーフブリッジ回路の変形例を示す回路図である。
【図１４】本発明の第４実施形態に係るハーフブリッジ回路の回路図である。
【図１５】本発明の第４実施形態に係るハーフブリッジ回路の変形例を示す回路図である。
【図１６】本発明の第５実施形態に係るハーフブリッジ回路の回路図である。
【図１７】本発明の第６実施形態に係るフォトカップラーの構成を示す回路図である。
【図１８】出力用のパワーＭＯＳトランジスタをＰ型で構成した場合のハーフブリッジ回路の回路図である。
【図１９】ハーフブリッジ回路の出力端子に接続される負荷回路が負荷抵抗と電源で置き換えることのできる場合の等価回路図である。
【符号の説明】
Ｐ１ Ｐ型のパワーＭＯＳトランジスタ
Ｎ１〜Ｎ３ Ｎ型のパワーＭＯＳトランジスタ
Ｖｏ 出力端子
Ｒｏ 負荷抵抗
Ｃｏ 負荷容量
４０ 小信号ブロック回路
５０ 第１機能ブロック回路
５２ 第２機能ブロック回路
【発明の属する技術分野】
本発明は、半導体回路及びフォトカップラーに関し、特に、安定的な動作をする半導体回路及びフォトカップラーに関する。
【０００２】
【従来の技術】
一般に、ハーフブリッジ回路においてはパワーＭＯＳトランジスタが使用されているが、このパワーＭＯＳトランジスタにおいては、ゲート・ソース間耐圧ＶＧＳＳとドレイン・ソース間耐圧ＶＤＳＳは異なる。このため、パワーＭＯＳトランジスタに何らかの保護回路を設けることが必要となる。一般には、ゲート・ソース間耐圧ＶＧＳＳの方が、ドレイン・ソース間耐圧ＶＤＳＳよりも低いので、ゲートとソースの間に並列にツェナーダイオード等のクランプ素子を挿入し、パワーＭＯＳトランジスタのゲート絶縁膜を保護するのが普通である。
【０００３】
ディスクリートＩＣにおいては、パワーＭＯＳトランジスタの内部にポリシリコンにより形成されるツェナーダイオードを作りこみ、パワーＭＯＳトランジスタのゲートを保護している。近年、パワーＭＯＳトランジスタを内蔵したＩＣプロセスによるＩＣを各社出しているが、ポリシリコンにより形成されるツェナーダイオードは、リーク電流が大きいため使用しておらず、通常のツェナーダイオードをクランプ素子として使用するのが普通である。
【０００４】
図１にツェナーダイオードＺＤ１の断面図を示す。この図１に示すように、ツェナーダイオードＺＤ１は、Ｐ型の半導体基板１０とＰ型の分離拡散層１２とにより分離されたＮ型の素子形成領域１４に形成される。これら半導体基板１０と分離拡散層１２とにより、素子形成領域１４に形成されたツェナーダイオードＺＤ１は、他の素子と電気的に分離されている。
【０００５】
素子形成領域１４の表面側には、Ｐ型のアノード領域２０が拡散形成されており、このＰ型のアノード領域２０とＮ型の素子形成領域１４との間で、ＰＮジャンクションを形成している。すなわち、Ｎ型の素子形成領域１４が、カソード領域を構成している。アノード領域２０の表面には、このアノード領域２０と電気的に接続するアノード電極２２が形成されている。また、半導体基板１０と素子形成領域１４との間には、素子形成領域１４よりも高い不純物濃度を有するＮ＋型の埋め込み不純物領域２４が形成されている。さらに、この埋め込み不純物領域２４と、カソード電極２６との間にも、素子形成領域１４よりも高い不純物濃度を有するＮ＋型の埋め込み不純物領域２８が形成されている。
【０００６】
しかしながら、このような構造のツェナーダイオードＺＤ１は、アノード領域２０と素子形成領域１４と半導体基板１０とを、それぞれ、エミッター、ベース、コレクターとする縦型のＰＮＰトランジスター３０（以下、寄生ＳｕｂＰＮＰトランジスタという）を寄生させる。アノード電極２２よりカソード電極２６の方が高電位の場合、ツェナーダイオードＺＤ１がツェナー動作をするが、寄生ＳｕｂＰＮＰトランジスタ３０は動かない。これに対し、カソード電極２６よりアノード電極２２の方が高電位の場合、ツェナーダイオードＺＤ１がＰＮダイオードとしてオンになるが、それと同時に、寄生ＳｕｂＰＮＰトランジスタ３０もオン状態になり動作する。このため、アノード領域２０に流れ込む電流のうち何割かが、Ｐ型の半導体基板１０に抜けていってしまう。
【０００７】
図２は、ツェナーダイオードＺＤ１の順方向電流ＩＦと、半導体基板１０に流れ込むサブ電流Ｉｓｕｂとの関係を示すグラフである。図３は、図２のグラフに対応して、ツェナーダイオードＺＤ１の順方向電流ＩＦとサブ電流Ｉｓｕｂとを測定する場合の電流測定箇所を示す回路図である。
【０００８】
これら図２及び図３に示すように、ツェナーダイオードＺＤ１を流れる順方向電流ＩＦのうち、およそ半分が、サブ電流として、半導体基板１０に抜けていくことが分かる。
【０００９】
図４は、ツェナーダイオードＺＤ１をクランプ回路に用いたハーフブリッジ回路の例を示す図である。
【００１０】
この図４に示すように、比較的小信号を扱っている小信号ブロック回路４０の次段に、Ｐ型のパワーＭＯＳトランジスタＰ１と、Ｎ型のパワーＭＯＳトランジスタＮ３とが、ＣＭＯＳインバーターを構成するように接続されている。このため、パワーＭＯＳトランジスタＰ１とパワーＭＯＳトランジスタＮ３は、相補的にオン／オフ動作をする。すなわち、パワーＭＯＳトランジスタＰ１がオンの場合には、パワーＭＯＳトランジスタＮ３がオフになる。反対に、パワーＭＯＳトランジスタＰ１がオフの場合には、パワーＭＯＳトランジスタＮ３がオンになる。
【００１１】
このＣＭＯＳインバーターの次段として、出力素子であるＮ型のパワーＭＯＳトランジスタＮ１と、このパワーＭＯＳトランジスタＮ１の下側に、Ｎ型のパワーＭＯＳトランジスタＮ２とが接続されている。そしてこれにより、ハーフブリッジの出力回路を構成している。これらパワーＭＯＳトランジスタＮ１とパワーＭＯＳトランジスタＮ２との間は、出力端子Ｖｏを構成しており、この出力端子には負荷回路が接続されている。この図４では、この負荷回路を負荷抵抗Ｒｏと負荷容量Ｃｏとで置き換えている。
【００１２】
また、パワーＭＯＳトランジスタＮ１のドレインは、例えば３０Ｖの供給電源ＶＣＣに接続されており、パワーＭＯＳトランジスタＮ２のソースは、例えばグランドＧＮＤに接続されている。供給電源ＶＣＣが本実施形態における第１電源を構成しており、グランドＧＮＤが本実施形態における第１電源より低い電圧の第２電源を構成している。
【００１３】
パワーＭＯＳトランジスタＮ２のゲートは、通常、小信号ブロック回路４０からドライブ回路を介して接続されているが、この図４ではドライブ回路は省略している。ハイサイド側のＮ型のパワーＭＯＳトランジスタＮ１のゲートとソースとの間には、ツェナーダイオードＺＤ１を挿入して接続しておく。
【００１４】
図４のハーフブリッジ回路の出力端子Ｖｏがハイの場合、つまりパワーＭＯＳトランジスタＮ１がオンであり、パワーＭＯＳトランジスタＮ２がオフの場合に、ツェナーダイオードＺＤ１は、ツェナー動作をして、オン状態になる。これにより、パワーＭＯＳトランジスタＮ１のゲート・ソース間の電圧を、ツェナー電圧Ｖｚに保つ。ちなみにこの場合、前段のパワーＭＯＳトランジスタＰ１はオンであり、パワーＭＯＳトランジスタＮ３はオフである。
【００１５】
さらに、このツェナーダイオードＺＤ１は、小信号ブロック回路４０から出力される信号が切り替わり、出力端子Ｖｏがハイからローに切り替わる際にも、パワーＭＯＳトランジスタＮ１のゲートを保護する。すなわち、パワーＭＯＳトランジスタＮ１のゲートの電位が、ハイからローに至る際に、パワーＭＯＳトランジスタＮ１及びＮ２の双方が一旦オフになる。これらパワーＭＯＳトランジスタＮ１及びＮ２がともにオフになっている間は、出力端子Ｖｏはハイの状態を保つ。このため、何らかのクランプ回路を、パワーＭＯＳトランジスタＮ１のゲートとソースとの間に挿入しないと、このゲートとソースの間の電位差がゲート・ソース間耐圧を超えてしまうことになり、パワーＭＯＳトランジスタＮ１のゲート絶縁膜が破壊されてしまう。
【００１６】
図４において、ゲートとソースとの間に挿入されたツェナーダイオードＺＤ１は、負荷抵抗Ｒｏを介して、負荷容量Ｃｏから電荷を引き抜くことにより、ＰＮダイオードとして動作し、パワーＭＯＳトランジスタＮ１のソース・ゲート間の電圧をＶＢＥに保つ。
【００１７】
【発明が解決しようとする課題】
しかしながら、上述したように、図４のハーフブリッジ回路において、ツェナーダイオードＺＤ１が通常のダイオードとして動作する際に、寄生ＳｕｂＰＮＰトランジスタ３０が動作し、電流の一部が半導体基板１０に抜けてしまう。図２に示したように、アノード電極２２に流れ込む電流のおよそ１／２が、Ｐ型の半導体基板１０に抜けてしまう。
【００１８】
図４に示すように、もしこのハーフブリッジ回路の前段に小信号で動作する小信号ブロック回路４０があり、その小信号ブロック回路４０が、同一ＩＣに組み込まれていた場合、半導体基板１０に抜けた電流はＧＮＤ電位を変動させ、小信号ブロック回路４０を誤動作させる恐れがある。そしてひいては、出力端子Ｖｏから誤動作信号を出力してしまい、このハーフブリッジ回路の後段にあるパワー素子を誤動作させ、最悪の場合、ＩＣまたは負荷回路を破壊するであろうと考えられる。
【００１９】
そこで本発明は、前記課題に鑑みてなされたものであり、半導体基板に流れ込むサブ電流を可及的に少なくしたクランプ回路を用いたハーフブリッジ回路を提供することを目的とする。
【００２０】
【課題を解決するための手段】
上記課題を解決するため、本発明に係る半導体回路は、第１電源に接続される第１端子と、負荷回路に接続するための出力端子に接続される第２端子とを有する、第１出力ＭＯＳトランジスタと、前記第１電源よりも低い電圧の第２電源に接続される第１端子と、前記出力端子に接続される第２端子とを有する、第２出力ＭＯＳトランジスタと、前記第１出力ＭＯＳトランジスタと前記第２出力ＭＯＳトランジスタとのうちの一方の出力ＭＯＳトランジスタの制御端子と、前記出力端子との間に接続された第１機能ブロック回路であって、少なくとも１つの第１ダイオードを備えるとともに、前記第１ダイオードは、ＮＰＮトランジスタのコレクタとベースをショートしてこれをアノードとし、エミッタをカソードとすることにより構成されたＣＢショートＮＰＮトランジスタ、又は、横型ＰＮＰトランジスタのコレクタとベースをショートしてこれをカソードとし、エミッタをアノードとすることにより構成されたＣＢショートＬＰＮＰトランジスタである、第１機能ブロック回路と、前記第１機能ブロック回路と並列に設けられた第２機能ブロック回路であって、前記第１機能ブロック回路の前記第１ダイオードとは逆向きに接続された少なくとも１つの第２ダイオードを備えるとともに、前記第２ダイオードは、ＣＢショートＮＰＮトランジスタ、又は、ＣＢショートＬＰＮＰトランジスタである、第２機能ブロック回路と、を備えることを特徴とする。
【００２１】
【発明の実施の形態】
〔第１実施形態〕
本発明の第１実施形態は、図４で説明した従来のハーフブリッジ回路におけるツェナーダイオードＺＤ１の役割を２つに分け、それぞれの役割に対して別個に機能ブロック回路を設けるとともに、各機能ブロック回路を半導体基板に抜けるサブ電流の少ない素子で構成したものである。より詳しくを以下に説明する。
【００２２】
図５は、本実施形態に係るハーフブリッジ回路の回路図を示している。なお、本実施形態においては、図４に示したハーフブリッジ回路と同一部分については同一符号を付するものとし、その説明は割愛する。
【００２３】
この図５に示すように、本実施形態に係るハーフブリッジ回路においては、役割１の第１機能ブロック回路５０と役割２の第２機能ブロック回路５２とを、それぞれ、パワーＭＯＳトランジスタＮ１のゲートとソースの間に並列に挿入している。すなわち、第１機能ブロック回路５０の＋側端子４０が、パワーＭＯＳトランジスタＮ１のゲートに接続されており、−側端子４２が、パワーＭＯＳトランジスタＮ１のソースに接続されている。また、第２機能ブロック回路５２の＋側端子４４が、パワーＭＯＳトランジスタＮ１のソースに接続されており、−側端子４６が、パワーＭＯＳトランジスタＮ１のゲートに接続されている。
【００２４】
以下においては、役割１の第１機能ブロック回路５０の＋側端子４０の電位が−側端子４２の電位よりも高くなって、第１機能ブロック回路５０が動作する場合の−側端子４２と＋側端子４０との間の電位差をＶ１ｏｎとする。また、この場合の第１機能ブロック回路５０の動作を、クランプ動作と呼ぶこととする。
【００２５】
これとは逆に、役割１の第１機能ブロック回路５０の−側端子４２の電位が＋側端子４２の電位よりも高くなって、第１機能ブロック回路５０が動作する場合の＋側端子４０と−側端子４２との間の電位差をＶ１ｒとする。また、この場合の第１機能ブロック回路５０の動作を、逆動作と呼ぶこととする。
【００２６】
第１機能ブロック回路５０と同様に、第２機能ブロック回路５２の＋側端子４４の電位が−側端子４６の電位よりも高くなって、第２機能ブロック回路５２が動作する場合の−側端子４６と＋側端子４４との間の電位差をＶ２ｏｎとする。また、この場合の第２機能ブロック回路５２の動作を、クランプ動作と呼ぶこととする。
【００２７】
これとは逆に、第２機能ブロック回路５２の−側端子４６の電位が＋側端子４４の電位よりも高くなって、第２機能ブロック回路５２が動作する場合の＋側端子４４と−側端子４６との間の電位差をＶ２ｒとする。また、この場合の第２機能ブロック回路５２の動作を、逆動作と呼ぶこととする。
【００２８】
さらに、パワーＭＯＳトランジスタＮ１のスレショルド電圧をＶｔｈＮ１とし、ゲートとソースとの間の耐圧であるゲート・ソース間耐圧をＶＧＳＳＮ１とする。このとき役割１と役割２は、以下のようにまとめることができる。
【００２９】
役割１：パワーＭＯＳトランジスタＮ１をオンさせる場合に、このパワーＭＯＳトランジスタＮ１のゲートとソースの間の電位差をスレッショルド電圧ＶｔｈＮ１以上で、且つ、ゲート・ソース間耐圧ＶＧＳＳＮ１以下に保つ。したがって、Ｖ１ｏｎについては、以下の関係式１で表すことができる。
（関係式１）
ＶＧＳＳＮ１＞Ｖ１ｏｎ＞ＶｔｈＮ１
【００３０】
役割２：出力端子Ｖｏをハイからローに切り替える場合、パワーＭＯＳトランジスタＮ１のゲートとソースの間の電位差を、ゲート・ソース間耐圧ＶＧＳＳ以下に保つ。したがって、Ｖ２ｏｎについては、以下の関係式２で表すことができる。
（関係式２）
ＶＧＳＳＮ１＞Ｖ２ｏｎ
【００３１】
本実施形態に係るハーフブリッジ回路においては、出力端子Ｖｏをハイからローに切り替える場合は、次のように動作する。まず、出力端子Ｖｏがハイの場合、小信号ブロック回路４０からは、Ｐ型のパワーＭＯＳトランジスタＰ１をオンするような信号が出力されており、また、Ｎ型のパワーＭＯＳトランジスタＮ３をオフするような信号が出力されている。この際、パワーＭＯＳトランジスタＮ１はオンであり、パワーＭＯＳトランジスタＮ２はオフである。
【００３２】
この状態で、パワーＭＯＳトランジスタＰ１、Ｎ３のオン／オフ関係が入れ替わる。すなわち、小信号ブロック回路４０から、パワーＭＯＳトランジスタＰ１をオフするような信号が出力され、また、パワーＭＯＳトランジスタＮ３をオンするような信号が出力される。したがって、パワーＭＯＳトランジスタＮ１はオフになる。
【００３３】
但し、小信号ブロック回路４０からは、パワーＭＯＳトランジスタＮ２をオフにする信号が出力されたままになるので、パワーＭＯＳトランジスタＮ２もオフになる。つまり、一時的に、パワーＭＯＳトランジスタＮ１及びＮ２の双方が、オフになる。これは、負荷抵抗Ｒｏと負荷容量Ｃｏとに置き換えられている負荷回路が出力端子Ｖｏに接続されているため、瞬時に出力端子Ｖｏをハイからローに切り替えることができないためである。また、瞬間的にパワーＭＯＳトランジスタＮ１及びＮ２の双方がオンになり、これらパワーＭＯＳトランジスタＮ１及びＮ２に、供給電源ＶＣＣ側からグランドＧＮＤ側に向けて貫通電流が流れてしまうのを回避するためである。
【００３４】
パワーＭＯＳトランジスタＮ１及びＮ２の双方がオフになって所定時間が経過すると、出力端子Ｖｏもハイからローに切り替わっていく。このため、所定時間経過後に、小信号ブロック回路４０から、パワーＭＯＳトランジスタＮ２をオンにする信号が出力される。この結果、パワーＭＯＳトランジスタＮ２がオンになり、パワーＭＯＳトランジスタＮ１がオフになり、出力端子Ｖｏがローになる。
【００３５】
図４の従来におけるハーフブリッジ回路においては、役割１をツェナーダイオードＺＤ１のツェナー動作にて実現し、役割２を同じくツェナーダイオードＺＤ１のＰＮジャンクションのダイオード動作にて実現した。そして、役割２の動作時において、ツェナーダイオードＺＤ１の寄生素子が働いてしまった。本実施形態に係る役割１の第１機能ブロック回路５０、及び、役割２の機能ブロック回路５２において、やはり寄生素子があるとすれば、以下のような拘束条件を満たせば、半導体基板に抜けるサブ電流を抑制することができる。
【００３６】
拘束条件１ 「役割１の第１機能ブロック回路５０及び役割２の第２機能ブロック５２のそれぞれのクランプ動作において、寄生のない、又は、あっても少ない回路を採用する。」
拘束条件２ 「役割１の第１機能ブロック回路５０がクランプ動作をしているときは役割２の第２機能ブロック５２は逆動作してはならず、また逆に、役割２の第２機能ブロック回路５２がクランプ動作をしているときは役割１の第１機能ブロック５０は逆動作してはならない。」
次に、第１機能ブロック回路５０と第２機能ブロック５２を構成するための素子の選択について検討する。一般に、任意の電流を流して定電圧を実現できる単独の素子は、何らかのダイオードである。つまり、コレクターとベースとの間をショートしたＮＰＮトランジスター（以下、ＣＢショートＮＰＮトランジスタという）、同様の横型ＰＮＰトランジスター（以下、ＣＢショートＬＰＮＰトランジスタ）、ツェナーダイオードの三種類となる。それぞれ、以下のような特性を有する。
【００３７】
ＣＢショートＮＰＮトランジスタ：半導体基板に抜けるサブ電流は実質上ないが、逆耐圧が小さい。ショートしたコレクタとベースがアノードとなり、エミッタがカソードとなる。
【００３８】
ＣＢショートＬＰＮＰトランジスタ：逆耐圧が大きいが、寄生ＳｕｂＰＮＰトランジスタがあり、わずかにサブ電流がＰ型の半導体基板に抜ける。ショートしたコレクタとベースがカソードとなり、エミッタがアノードとなる。
【００３９】
ツェナーダイオード：寄生ＳｕｂＰＮＰトランジスタが存在し、ＰＮジャンクション方向に電流が流れると、約１／２程度の電流が、Ｐ型の半導体基板に抜ける。
【００４０】
ＣＢショートＬＰＮＰトランジスタの断面図を、図６に示す。Ｐ型の半導体基板６０とＰ型の分離拡散領域６２とにより、他の領域と電気的に分離された、Ｎ型の素子形成領域６４が構成されている。素子形成領域６４の表面側には、ドーナッツ型のＰ型のコレクタ領域６６が形成されており、このドーナツ型のコレクタ領域６６の内側には、小型正方形のＰ型のエミッタ領域６８が形成されている。また、このコレクタ領域６６の表面にはコレクタ電極Ｃが接続されており、エミッタ領域６８の表面にはエミッタ電極Ｅが接続されている。素子形成領域６４はベースを構成している。
【００４１】
Ｐ型の半導体基板６０とＮ型の素子形成領域６４との間には、素子形成領域６４よりも高い不純物濃度を有するＮ＋型の埋め込み不純物領域７０が形成されている。また、この埋め込み不純物領域７０と素子形成領域６４表面との間にも、この素子形成領域６４よりも高い不純物濃度を有するＮ＋型の埋め込み不純物領域７２が形成されている。この埋め込み不純物領域７２の表面には、ベース電極が接続されている。
【００４２】
この図６に示す横型ＰＮＰトランジスタにおいては、コレクタ電極Ｃとベース電極Ｂが電気的に接続されており、ＣＢショートになっている。このため、この横型ＰＮＰトランジスタは、エミッタ領域６８をアノード領域とし、素子形成領域６４及び埋め込み不純物領域７２をカソード領域とする、ダイオードとして動作する。
【００４３】
また、この図６に示す横型ＰＮＰトランジスタにおいては、エミッタ領域６８をエミッタとし、素子形成領域６４をベースとし、半導体基板６０をコレクタとする寄生ＳｕｂＰＮＰトランジスタ８０が形成される。この場合、コレクタ電極とベース電極とをショートして、エミッター・ベース間のＰＮジャンクションをダイオードとして使用すると、ベース領域である素子形成領域６４を流れるホールはほとんどコレクタ領域６６にトラップされる。このため、Ｐ型の半導体基板６０やＰ型の分離拡散領域６２にはほとんどサブ電流は流れない。したがって、寄生ＳｕｂＰＮＰ８０ほとんど動作しなくなる。
【００４４】
図７は、図６に示したＣＢショートＬＰＮＰトランジスタで構成されたダイオードの順方向電流ＩＦと、半導体基板６０に流れ込むサブ電流Ｉｓｕｂとの関係を示すグラフである。図８は、図７のグラフに対応して、ＣＢショートＬＰＮＰトランジスタで構成されたダイオードの順方向電流ＩＦとサブ電流Ｉｓｕｂとを測定する場合の電流測定箇所を示す回路図である。
【００４５】
これら図７及び図８に示すように、ＣＢショートＬＰＮＰトランジスタで構成されたダイオードのを流れる順方向電流ＩＦのうち、半導体基板６０に抜けるサブ電流Ｉｓｕｂは、埋め込み不純物領域７２に流れる電流の１／１０以下であることが分かる。
【００４６】
図９は、ＣＢショートＮＰＮトランジスタの断面図である。この図９に示すように、Ｐ型の半導体基板８２とＰ型の分離拡散領域８４とにより、他の領域と電気的に分離された、Ｎ型の素子形成領域８６が構成されている。この素子形成領域８６が、コレクタ領域を構成する。素子形成領域８６内側の表面側には、Ｐ型のベース領域８８が形成されている。また、このベース領域８８内側の表面側には、Ｎ型のエミッタ領域８９が形成されている。
【００４７】
コレクタ領域を形成する素子形成領域８６の表面にはコレクタ電極Ｃが接続されており、ベース領域８８の表面にはベース電極Ｂが接続されており、エミッタ領域８９の表面にはエミッタ電極Ｅが接続されている。
【００４８】
この図９に示すＮＰＮトランジスタにおいては、コレクタ電極Ｃとベース電極Ｂが電気的に接続されており、ＣＢショートになっている。このため、このＮＰＮトランジスタは、ベース領域８８をアノード領域とし、エミッタ領域８９をカソード領域とした、ダイオードとして動作する。そして、このようにＣＢショートがなされているので、この図９に示すＣＢショートＮＰＮトランジスタにおいては、コレクタ領域８６及びベース領域８８から流れ込んだ電流は、半導体基板８２に抜けることなく、エミッタ領域８９へ流れることとなる。つまり、ＣＢショートＮＰＮトランジスタにおいては、半導体基板８２に抜けるサブ電流は、理論上ないこととなる。
【００４９】
なお、上述した素子のほかにも一般には精度のよい定電圧回路は存在するが、回路規模、応答性等々を考えるとゲートクランプ回路として用いることは適切でない。
【００５０】
上述した素子を役割１の第１機能ブロック回路５０、及び、役割２の第２機能ブロック回路５２にそれぞれ拘束条件を満たすように配置することにより、寄生の少ない、安定した動作をするハーフブリッジ回路を構成することができる。
【００５１】
〔第２実施形態〕
本発明の第２実施形態は、上述した第１実施形態における第１機能ブロック回路５０と第２機能ブロック回路５２の具体的回路構成の一例を示すものである。
【００５２】
図１０は、本実施形態に係るハーフブリッジ回路の回路構成を示す図である。この図１０のハーフブリッジ回路においては、図５に示した第１実施形態に係るハーフブリッジ回路における第１機能ブロック回路５０と第２機能ブロック回路５２を具体化している。
【００５３】
図１０に示すように、本実施形態においては、第１機能ブロック回路５０は、同じ向きに直列に接続された７個のダイオードＤ２〜Ｄ８を備えて構成されている。すなわち、パワーＭＯＳトランジスタＮ１のソース側にカソードが接続され、パワーＭＯＳトランジスタＮ１のゲート側にアノードが接続された７個のダイオードＤ２〜Ｄ８が直列に接続されている。
【００５４】
また、第２機能ブロック回路５２は、ダイオードＤ２〜Ｄ８と逆向きに接続された１個のダイオードＤ９を備えて構成されている。すなわち、パワーＭＯＳトランジスタＮ１のソース側にアノードが接続され、パワーＭＯＳトランジスタＮ１のゲートにカソードが接続された１個のダイオードが設けられている。
【００５５】
特に本実施形態においては、ダイオードＤ２〜Ｄ９は、それぞれ、ＣＢショートＮＰＮトランジスタ、又は、ＣＢショートＬＰＮＰトランジスタにより、構成されている。これは、上述したように、ＣＢショートＮＰＮトランジスタは、半導体基板に抜けるサブ電流がなく、ＣＢショートＬＰＮＰトランジスタは、半導体基板に抜けるサブ電流が極めて少ないからである。それ以外の点は、上述した第１実施形態と同様である。
【００５６】
次に、これら第１機能ブロック回路５０と第２機能ブロック回路５２の動作について説明する。出力端子Ｖｏがハイの場合、第１機能ブロック回路５０が動作する。ここで、７個のダイオードＤ２〜Ｄ８のそれぞれのベース・エミッタ間電圧ＶＢＥを０．７Ｖとすると、第１機能ブロック回路５０の両端の電位差（−側端子４２と＋側端子４４との間の電位差）は４．９Ｖとなる。ここで、本実施形態におけるパワーＭＯＳトランジスタＮ１のゲート・ソース間耐圧ＶＧＳＳは、例えば、５Ｖであるので、第１機能ブロック回路５０により、ゲートとソースとの間の電位差を、ゲート・ソース間耐圧ＶＧＳＳ以下に抑えることができ、パワーＭＯＳトランジスタＮ１のゲート絶縁膜を保護することができる。
【００５７】
また、この場合には、第２機能ブロック回路５２のダイオードＤ９は、逆バイアスになるので、動作しない。
【００５８】
一方、パワーＭＯＳトランジスタＰ１がオフになり、パワーＭＯＳトランジスタＮ３がオンとなり、パワーＭＯＳトランジスタＮ１のゲートがローになり、パワーＭＯＳトランジスタＮ１及びＮ２がともにオフになった場合、出力端子Ｖｏはまだハイを維持する。この際には、第２機能ブロック回路５２のダイオードＤ９が動作する。このため、パワーＭＯＳトランジスタＮ１のソースとゲートとの間の電位を、ベース・エミッタ間電圧ＶＢＥである０．７Ｖに維持することができる。このため、パワーＭＯＳトランジスタＮ１のゲート絶縁膜を保護することができる。
【００５９】
また、この場合には、第１機能ブロック回路５０のダイオードＤ２〜Ｄ８は、逆バイアスになるので、動作しない。
【００６０】
但し、注意すべきは、第１機能ブロック回路５０が動作をしてクランプをしているときに、第２機能ブロック回路５２のダイオードＤ９の逆耐圧が４．９Ｖ以下であると、第２機能ブロック回路５２が動作してしまうことである。このような場合には、ダイオードＤ９を、ＣＢショートＮＰＮトランジスタではなく、ＣＢショートＬＰＮＰトランジスタにより構成するとよい。なぜなら、一般に、ＣＢショートＮＰＮトランジスタよりも、ＣＢショートＬＰＮＰトランジスタの方が、逆耐圧が高いからである。
【００６１】
さらにこれでも十分な逆耐圧が得られない場合には、第２機能ブロック回路５２を構成するダイオードを複数個直列に接続すればよい。例えば、図１１に示すように、第２機能ブロック回路５２に２個のダイオードＤ９Ａ、Ｄ９Ｂを設け、これをダイオードＤ２〜Ｄ８と逆向きに直列接続することにより、第２機能ブロック回路５２の逆耐圧を大きくすることができ、第１機能ブロック回路５０が動作している間は、第２機能ブロック回路５２を動作しないようにすることができる。
【００６２】
以上のように、本実施形態に係るハーフブリッジ回路によれば、ＣＢショートＮＰＮトランジスタ、又は、ＣＢショートＬＰＮＰトランジスタによりダイオードＤ９を形成し、このダイオードＤ９を少なくとも１つ用いて、第２機能ブロック回路５２を構成したので、ダイオードＤ９の順方向に電流が流れる場合でも、半導体基板に抜けるサブ電流を可及的に少なく抑えることができる。
【００６３】
このため、半導体基板に抜けたサブ電流がグランドの電位を変動させて、このハーフブリッジ回路の動作を不安定にしてしまうのを、回避することができる。
【００６４】
〔第３実施形態〕
本発明の第３実施形態は、上述した第１実施形態における第１機能ブロック回路５０と第２機能ブロック回路５２の具体的回路構成の別の例を示すものである。
【００６５】
図１２は、本実施形態に係るハーフブリッジ回路の回路構成を示す図である。この図１２のハーフブリッジ回路においては、第１機能ブロック回路５０は、１個のツェナーダイオードＤ１０と、このツェナーダイオードＤ１０と逆向きに接続されたダイオードＤ１１とを備えて構成されている。すなわち、パワーＭＯＳトランジスタＮ１のゲートに、ツェナーダイオードＤ１０のカソードが接続されており、このツェナーダイオードＤ１０のアノードに、ダイオードＤ１１のアノードが接続されている。さらに、このダイオードＤ１１のカソードがパワーＭＯＳトランジスタＮ１のソースに接続されている。
【００６６】
また、第２機能ブロック回路５２は、ダイオードＤ１１と逆向きに接続された１個のダイオードＤ１２を備えて構成されている。すなわち、パワーＭＯＳトランジスタＮ１のソース側にアノードが接続され、パワーＭＯＳトランジスタＮ１のゲートにカソードが接続された１個のダイオードが設けられている。
【００６７】
特に本実施形態においては、ツェナーダイオードＤ１０は、図１に示した構造のツェナーダイオードにより構成されている。また、ダイオードＤ１１及びＤ１２は、それぞれ、ＣＢショートＮＰＮトランジスタ、又は、ＣＢショートＬＰＮＰトランジスタにより、構成されている。それ以外の点は、上述した第１実施形態と同様である。
【００６８】
次に、これら第１機能ブロック回路５０と第２機能ブロック回路５２の動作について説明する。出力端子Ｖｏがハイの場合、第１機能ブロック回路５０が動作し、パワーＭＯＳトランジスタＮ１のゲートとドレインとの間の電位差は、ツェナーダイオードＤ１０のツェナー電圧Ｖｚと、ダイオードＤ１１のベース・エミッタ間電圧ＶＢＥとの和になる。したがって、Ｖｚ＋ＶＢＥが、パワーＭＯＳトランジスタＮ１のゲート・ソース間電圧ＶＧＳＳである５Ｖ以下であれば、パワーＭＯＳトランジスタＮ１のゲート絶縁膜を保護することができる。
【００６９】
また、この場合には、第２機能ブロック回路５２のダイオードＤ１２は、逆バイアスになるので、動作しない。
【００７０】
一方、パワーＭＯＳトランジスタＰ１がオフになり、パワーＭＯＳトランジスタＮ３がオンとなり、パワーＭＯＳトランジスタＮ１のゲートがローになり、パワーＭＯＳトランジスタＮ１及びＮ２がともにオフの場合、出力端子Ｖｏはまだハイを維持している。このため、第２機能ブロック回路５２のダイオードＤ１２が動作する。これにより、パワーＭＯＳトランジスタＮ１のソースとゲートとの間の電位を、ベース・エミッタ間電圧ＶＢＥである０．７Ｖに維持することができる。このため、パワーＭＯＳトランジスタＮ１のゲート絶縁膜を保護することができる。
【００７１】
また、この場合には、第１機能ブロック回路５０のダイオードＤ１１は、逆バイアスになるので、動作しない。
【００７２】
但し、注意すべきは、第１機能ブロック回路５０が動作をしてクランプをしているときに、第２機能ブロック回路５２のダイオードＤ１２の逆耐圧がＶｚ＋ＶＢＥ以下であると、第２機能ブロック回路５２が動作してしまうことである。このような場合には、ダイオードＤ１２を、ＣＢショートＮＰＮトランジスタではなく、ＣＢショートＬＰＮＰトランジスタにより構成するとよい。なぜなら、上述したように、一般に、ＣＢショートＮＰＮトランジスタよりも、ＣＢショートＬＰＮＰトランジスタの方が、逆耐圧が高いからである。
【００７３】
さらにこれでも十分な逆耐圧が得られない場合には、第２機能ブロック回路５２を構成するダイオードを複数個直列に接続すればよい。例えば、図１３に示すように、第２機能ブロック回路５２に２個のダイオードＤ１２Ａ、Ｄ１２Ｂを設け、これをダイオードＤ１１と逆向きに直列接続することにより、第２機能ブロック回路５２の逆耐圧を大きくすることができ、第１機能ブロック回路５０が動作している間は、第２機能ブロック回路５２を動作しないようにすることができる。
【００７４】
以上のように、本実施形態に係るハーフブリッジ回路によれば、ＣＢショートＮＰＮトランジスタ、又は、ＣＢショートＬＰＮＰトランジスタによりダイオードＤ１２を形成し、このダイオードＤ１２を少なくとも１つ用いて、第２機能ブロック回路５２を構成したので、ダイオードＤ１２の順方向に電流が流れる場合でも、半導体基板に抜けるサブ電流を可及的に少なく抑えることができる。
【００７５】
このため、半導体基板に抜けたサブ電流がグランドの電位を変動させて、このハーフブリッジ回路の動作を不安定にしてしまうのを、回避することができる。
【００７６】
〔第４実施形態〕
本発明の第４実施形態は、上述した第３実施形態における第２機能ブロック回路５２に、さらにツェナーダイオードを追加挿入して構成するようにしたものである。
【００７７】
図１４は、本実施形態に係るハーフブリッジ回路の回路構成を示す図である。この図１４のハーフブリッジ回路においては、上述した第３実施形態に係る第２機能ブロック回路５２に対して、ツェナーダイオードＤ１３がダイオードＤ１２と逆向きに追加挿入されて構成されている。すなわち、ダイオードＤ１２のカソードがパワーＭＯＳトランジスタＮ１のゲートに接続されている。さらに、ツェナーダイオードＤ１３のアノードがダイオードＤ１２のアノードに接続されており、ツェナーダイオードＤ１３のカソードがパワーＭＯＳトランジスタＮ１のソースに接続されている。
【００７８】
特に本実施形態においては、ツェナーダイオードＤ１３は、図１に示した構造のツェナーダイオードにより構成されている。それ以外の点は、上述した第３実施形態と同様である。
【００７９】
次に、これら第１機能ブロック回路５０と第２機能ブロック回路５２の動作について説明する。出力端子Ｖｏがハイの場合、第１機能ブロック回路５０が動作し、パワーＭＯＳトランジスタＮ１のゲートとドレインとの間の電位差は、ツェナーダイオードＤ１０のツェナー電圧Ｖｚと、ダイオードＤ１１のベース・エミッタ間電圧ＶＢＥとの和になる。したがって、Ｖｚ＋ＶＢＥが、パワーＭＯＳトランジスタＮ１のゲート・ソース間電圧ＶＧＳＳである５Ｖ以下であれば、パワーＭＯＳトランジスタＮ１のゲート絶縁膜を保護することができる。
【００８０】
また、この場合には、第２機能ブロック回路５２のダイオードＤ１２は、逆バイアスになるので、動作しない。また、ダイオードＤ１２が動作しないので、ツェナーダイオードＤ１３にも電流は流れ込まず、半導体基板に抜けるサブ電流も流れないこととなる。
【００８１】
一方、パワーＭＯＳトランジスタＰ１がオフになり、パワーＭＯＳトランジスタＮ３がオンとなり、パワーＭＯＳトランジスタＮ１のゲートがローになり、パワーＭＯＳトランジスタＮ１及びＮ２の双方がオフの場合、出力端子Ｖｏはまだハイを維持している。このため、第２機能ブロック回路５２のツェナーダイオードＤ１３とダイオードＤ１２とが動作する。これにより、パワーＭＯＳトランジスタＮ１のソースとゲートとの間の電位は、Ｖｚ＋ＶＢＥになる。したがって、Ｖｚ＋ＶＢＥが、パワーＭＯＳトランジスタＮ１のゲート・ソース間電圧ＶＧＳＳである５Ｖ以下であれば、パワーＭＯＳトランジスタＮ１のゲート絶縁膜を保護することができる。
【００８２】
また、この場合には、第１機能ブロック回路５０のダイオードＤ１１は、逆バイアスになるので、動作しない。また、ダイオードＤ１１が動作しないので、ツェナーダイオードＤ１０にも電流は流れ込まず、半導体基板に抜けるサブ電流も流れないこととなる。
【００８３】
なお、ダイオードＤ１１及びＤ１２の逆耐圧が不足する場合は、ダイオードＤ１１及びＤ１２を、ＣＢショートＮＰＮトランジスタではなく、ＣＢショートＬＰＮＰトランジスタにより構成するとよいことは、上述した第３実施形態と同様である。
【００８４】
さらにこれでも十分な逆耐圧が得られない場合には、第１機能ブロック回路５０と第２機能ブロック回路５２を構成するダイオードを複数個直列に接続すればよい。例えば、図１５に示すように、第１機能ブロック回路５０に２個のダイオードＤ１１Ａ、Ｄ１１Ｂを設け、これらをツェナーダイオードＤ１０と逆向きに直列に接続するとともに、第２機能ブロック回路５２に２個のダイオードＤ１２Ａ、Ｄ１２Ｂを設け、これらをダイオードＤ１１Ａ及びＤ１１Ｂと逆向きに直列に接続することにより、第１機能ブロック回路５０と第２機能ブロック回路５２の逆耐圧を大きくすることができる。すなわち、第１機能ブロック回路５０が動作している間は、第２機能ブロック回路５２を動作しないようにすることができ、反対に、第２機能ブロック回路５２が動作している間は、第１機能ブロック回路５０を操作しないようにすることができる。
【００８５】
以上のように、本実施形態に係るハーフブリッジ回路によれば、ＣＢショートＮＰＮトランジスタ、又は、ＣＢショートＬＰＮＰトランジスタによりダイオードＤ１２を形成し、このダイオードＤ１２を少なくとも１つ用いて、第２機能ブロック回路５２を構成したので、ダイオードＤ１２の順方向に電流が流れる場合でも、半導体基板に抜けるサブ電流を可及的に少なく抑えることができる。
【００８６】
このため、半導体基板に抜けたサブ電流がグランドの電位を変動させて、このハーフブリッジ回路の動作を不安定にしてしまうのを、回避することができる。
【００８７】
〔第５実施形態〕
本発明の第５実施形態は、上述したハーフブリッジ回路における小信号ブロック回路４０が、フォトダイオードを備えている場合の一例である。
【００８８】
図１６に示すように、本実施形態に係る小信号ブロック回路４０は、フォトダイオード９０と、差動増幅器９２と、ブロック回路９４とを備えて構成されている。フォトダイオード９０は、光が照射された場合に、この光に反応して光電流を生成する。つまり、フォトダイオード９０は、受光素子の一例である。
【００８９】
この生成された光電流は、差動増幅器９２で増幅され、ブロック回路９４に入力される。ブロック回路９４は、この増幅された光電流等に基づいて種々の回路動作を行う。例えば、本実施形態においては、パワーＭＯＳトランジスタＰ１とパワーＭＯＳトランジスタＮ３とを相補的にオン／オフ動作させる。
【００９０】
これ以外の点は、上述した第１実施形態乃至第４実施形態と同様である。すなわち、第１機能ブロック回路５０と第２機能ブロック回路５２の具体的構成は、上述した第２実施形態乃至第４実施形態のいずれの構成でも適用し得る。
【００９１】
〔第６実施形態〕
本発明の第６実施形態は、第５実施形態で説明したフォトダイオード９０を用いて、フォトカップラーを構成した場合の一例である。
【００９２】
図１７は、本実施形態に係るフォトカップラー１００の構成を示す図である。この図１７に示すように、本実施形態に係るフォトカップラー１００は、上述した第５実施形態に発光ダイオード１０２を追加して構成されている。すなわち、発光ダイオード１０２のアノード側からカソード側に電流が流れると、発光ダイオード１０２が発光する。つまり、発光ダイオード１０２は、発光素子の一例である。この発光ダイオード１０２からの光をフォトダイオード９０が受光して、光電流に変換する。すなわち、発光ダイオード１０２とフォトダイオード９０とは、光結合されている。これ以外の構成は、上述した第５実施形態と同様である。
【００９３】
なお、本発明は上記実施形態に限定されず種々に変形可能である。例えば、上述した実施形態においては、出力用のパワーＭＯＳトランジスタＮ１及びＮ２が、Ｎ型のパワーＭＯＳトランジスタである場合を例に説明したが、この出力用のパワーＭＯＳトランジスタをＰ型で構成することもできる。図１８は、出力用のパワーＭＯＳトランジスタをＰ型のパワーＭＯＳトランジスタＰ２及びＰ３で構成した場合のハーフブリッジ回路の構成の一例を示す図である。この図１８から分かるように、この場合には、下側のパワーＭＯＳトランジスタＮ３のゲートとソースの間に、上述した機能を有する第１機能ブロック回路５０と第２機能ブロック回路５２とを挿入すればよい。この場合、第１機能ブロック回路５０と第２機能ブロック回路５２の具体的な回路構成は、上述した第２実施形態乃至第４実施形態のいずれでもよい。また、これに対して第５実施形態及び第６実施形態を適用することもできる。
【００９４】
また、上述した実施形態においては、負荷回路は、負荷抵抗Ｒｏと負荷容量Ｃｏと等価であるとしたが、必ずしもこれと等価である必要はない。例えば、図１９に示すように、負荷回路が、負荷抵抗Ｒｏと電源ＰＷと等価である場合にも、本発明を適用することができる。この図１９の例の場合、第１機能ブロック回路５０と第２機能ブロック回路５２の具体的な回路構成は、上述した第２実施形態乃至第４実施形態のいずれでもよい。また、これに対して第５実施形態及び第６実施形態を適用することもできる。
【００９５】
さらに、上述した実施形態においては、ハーフブリッジ回路を例に本発明を説明したが、本発明の適用はハーフブリッジ回路に限られるものではなく、出力用のＭＯＳトランジスタのゲート絶縁膜を保護する必要のある半導体回路に適用することができる。
【００９６】
【発明の効果】
以上説明したように、本発明によれば、出力端子に接続される出力ＭＯＳトランジスタのゲート絶縁膜を保護しつつ、半導体基板に抜けたサブ電流により、半導体回路の動作が不安定になってしまうのを回避することができる。
【図面の簡単な説明】
【図１】一般的なツェナーダイオードの構成を説明するための半導体断面図である。
【図２】図１に示したツェナーダイオードの順方向電流と半導体基板に抜けていくサブ電流との関係を示すグラフである。
【図３】図２のグラフを得るために、ツェナーダイオードの順方向電流とサブ電流とを測定するための回路図である。
【図４】従来のハーフブリッジ回路の構成を示す回路図である。
【図５】本発明の第１実施形態に係るハーフブリッジ回路の回路図である。
【図６】ベースとコレクタとをショートしてカソードとし、エミッタをアノードとして、横型ＰＮＰトランジスタによりダイオードを構成した場合の半導体断面図である。
【図７】図６に示したダイオードの順方向電流と半導体基板に抜けていくサブ電流との関係を示すグラフである。
【図８】図７のグラフを得るために、ダイオードの順方向電流とサブ電流とを測定するための回路図である。
【図９】ベースとコレクタとをショートしてアノードとし、エミッタをカソードとして、ＮＰＮトランジスタによりダイオードを構成した場合の半導体断面図である。
【図１０】本発明の第２実施形態に係るハーフブリッジ回路の回路図である。
【図１１】本発明の第２実施形態に係るハーフブリッジ回路の変形例を示す回路図である。
【図１２】本発明の第３実施形態に係るハーフブリッジ回路の回路図である。
【図１３】本発明の第３実施形態に係るハーフブリッジ回路の変形例を示す回路図である。
【図１４】本発明の第４実施形態に係るハーフブリッジ回路の回路図である。
【図１５】本発明の第４実施形態に係るハーフブリッジ回路の変形例を示す回路図である。
【図１６】本発明の第５実施形態に係るハーフブリッジ回路の回路図である。
【図１７】本発明の第６実施形態に係るフォトカップラーの構成を示す回路図である。
【図１８】出力用のパワーＭＯＳトランジスタをＰ型で構成した場合のハーフブリッジ回路の回路図である。
【図１９】ハーフブリッジ回路の出力端子に接続される負荷回路が負荷抵抗と電源で置き換えることのできる場合の等価回路図である。
【符号の説明】
Ｐ１ Ｐ型のパワーＭＯＳトランジスタ
Ｎ１〜Ｎ３ Ｎ型のパワーＭＯＳトランジスタ
Ｖｏ 出力端子
Ｒｏ 負荷抵抗
Ｃｏ 負荷容量
４０ 小信号ブロック回路
５０ 第１機能ブロック回路
５２ 第２機能ブロック回路
Claims (10)
- 第１電源に接続される第１端子と、負荷回路に接続するための出力端子に接続される第２端子とを有する、第１出力ＭＯＳトランジスタと、
前記第１電源よりも低い電圧の第２電源に接続される第１端子と、前記出力端子に接続される第２端子とを有する、第２出力ＭＯＳトランジスタと、
前記第１出力ＭＯＳトランジスタと前記第２出力ＭＯＳトランジスタとのうちの一方の出力ＭＯＳトランジスタの制御端子と、前記出力端子との間に接続された第１機能ブロック回路であって、少なくとも１つの第１ダイオードを備えるとともに、前記第１ダイオードは、ＮＰＮトランジスタのコレクタとベースをショートしてこれをアノードとし、エミッタをカソードとすることにより構成されたＣＢショートＮＰＮトランジスタ、又は、横型ＰＮＰトランジスタのコレクタとベースをショートしてこれをカソードとし、エミッタをアノードとすることにより構成されたＣＢショートＬＰＮＰトランジスタである、第１機能ブロック回路と、
前記第１機能ブロック回路と並列に設けられた第２機能ブロック回路であって、前記第１機能ブロック回路の前記第１ダイオードとは逆向きに接続された少なくとも１つの第２ダイオードを備えるとともに、前記第２ダイオードは、ＣＢショートＮＰＮトランジスタ、又は、ＣＢショートＬＰＮＰトランジスタである、第２機能ブロック回路と、
を備えることを特徴とする半導体回路。 - 前記第１機能ブロック回路は、同じ向きに複数直列に接続されている前記第１ダイオードを備える、ことを特徴とする請求項１に記載の半導体回路。
- 前記第１機能ブロック回路は、前記第１ダイオードと逆向きに接続された第１ツェナーダイオードをさらに備えることを特徴とする請求項１に記載の半導体回路。
- 前記第２機能ブロック回路は、前記第２ダイオードと逆向きに接続された第２ツェナーダイオードをさらに備えることを特徴とする請求項３に記載の半導体回路。
- 前記第２機能ブロック回路は、前記第１ダイオードと逆向きに複数直列に接続されている前記第２ダイオードを備える、ことを特徴とする請求項１乃至請求項４のいずれかに記載の半導体回路。
- 前記出力端子は、負荷容量又は電源を含む等価回路に置き換えられる負荷回路に接続される、ことを特徴とする請求項１乃至請求項５のいずれかに記載の半導体回路。
- 前記第１出力ＭＯＳトランジスタと前記第２出力ＭＯＳトランジスタは、それぞれ、Ｎ型のパワーＭＯＳトランジスタにより構成されている、ことを特徴とする請求項１乃至請求項６のいずれかに記載の半導体回路。
- 前記第１出力ＭＯＳトランジスタと前記第２出力ＭＯＳトランジスタの前記制御端子に制御信号を供給し、これら第１出力ＭＯＳトランジスタと前記第２出力ＭＯＳトランジスタのオン／オフを制御する、第３機能ブロック回路をさらに備えることを特徴とする請求項１乃至請求項７のいずれかに記載の半導体回路。
- 前記第３機能ブロック回路は、フォトダイオードを備えている、ことを特徴とする請求項８に記載の半導体回路。
- 電流が流れることにより発光する発光素子と、
請求項９に記載の半導体回路であって、前記フォトダイオードを受光素子として、前記発光素子と光結合する、半導体回路と、
を備えることを特徴とするフォトカップラー。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002104308A JP3680036B2 (ja) | 2002-04-05 | 2002-04-05 | 半導体回路、及び、フォトカップラー |
| US10/401,681 US6906573B2 (en) | 2002-04-05 | 2003-03-31 | Semiconductor circuit and photocoupler |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002104308A JP3680036B2 (ja) | 2002-04-05 | 2002-04-05 | 半導体回路、及び、フォトカップラー |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003298400A JP2003298400A (ja) | 2003-10-17 |
| JP3680036B2 true JP3680036B2 (ja) | 2005-08-10 |
Family
ID=29207534
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002104308A Expired - Lifetime JP3680036B2 (ja) | 2002-04-05 | 2002-04-05 | 半導体回路、及び、フォトカップラー |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6906573B2 (ja) |
| JP (1) | JP3680036B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4254666B2 (ja) | 2004-09-03 | 2009-04-15 | 株式会社デンソーウェーブ | タグリーダ |
| JP5443702B2 (ja) * | 2008-04-08 | 2014-03-19 | セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー | 半導体装置 |
| JP2011228372A (ja) | 2010-04-16 | 2011-11-10 | Toshiba Corp | 半導体集積回路装置 |
| JP2012174839A (ja) | 2011-02-21 | 2012-09-10 | Toshiba Corp | 集積回路 |
| JP2012174983A (ja) | 2011-02-23 | 2012-09-10 | Toshiba Corp | 集積回路 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05122035A (ja) * | 1991-05-10 | 1993-05-18 | Fuji Electric Co Ltd | 駆動電源内蔵型半導体装置 |
| US5357393A (en) * | 1992-05-05 | 1994-10-18 | Xerox Corporation | Integrated ultra low leakage high voltage protection circuit |
| JP2807388B2 (ja) * | 1993-03-19 | 1998-10-08 | 株式会社東芝 | フォトカプラ装置 |
| US5910738A (en) * | 1995-04-07 | 1999-06-08 | Kabushiki Kaisha Toshiba | Driving circuit for driving a semiconductor device at high speed and method of operating the same |
| JPH11283773A (ja) | 1998-03-31 | 1999-10-15 | Toshiba Lighting & Technology Corp | 放電ランプの点灯装置 |
| JP2954153B1 (ja) * | 1998-04-07 | 1999-09-27 | 日本電気アイシーマイコンシステム株式会社 | 半導体集積回路 |
| EP0949736B1 (en) | 1998-04-10 | 2004-03-17 | STMicroelectronics S.r.l. | Electronic bridge and half-bridge circuits with suppression of high-voltage transients on the power supply line |
-
2002
- 2002-04-05 JP JP2002104308A patent/JP3680036B2/ja not_active Expired - Lifetime
-
2003
- 2003-03-31 US US10/401,681 patent/US6906573B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US20030197992A1 (en) | 2003-10-23 |
| JP2003298400A (ja) | 2003-10-17 |
| US6906573B2 (en) | 2005-06-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050310 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050506 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050516 |
|
| R151 | Written notification of patent or utility model registration |
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|
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|
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|
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