JP2012174839A

JP2012174839A - 集積回路

Info

Publication number: JP2012174839A
Application number: JP2011034442A
Authority: JP
Inventors: Hiroshi Shimomura; 弘下村; Masaru Numano; 優沼野
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2011-02-21
Filing date: 2011-02-21
Publication date: 2012-09-10
Also published as: US20120212868A1; US8547670B2

Abstract

【課題】ＥＳＤに対する安定した保護動作を実現する集積回路を提供する。
【解決手段】実施形態によれば、集積回路は、電源端子と出力端子との間に接続されたハイサイド出力トランジスタと、ハイサイド出力トランジスタの制御電極と第２の電極との間に接続されたトランジスタと、電源端子とトランジスタの制御電極との間に接続されたトリガー回路と、電源端子と出力端子との間に接続されたＥＳＤ保護回路とを備えている。電源端子に最大定格電圧より大きい電圧が印加すると、トリガー回路が動作し、トランジスタがオンし、ハイサイド出力トランジスタがオフし、ＥＳＤ保護回路が動作する。
【選択図】図１

Description

本発明の実施形態は、集積回路に関する。

ＥＳＤ（Electro Static Discharge）印加時の電荷を吸収または消失させるための保護回路を有する集積回路において、通常動作を優先させるために保護回路を信頼性高く動作させるのは難しい。本来保護されるべき素子がＥＳＤ印加時に動作し、その影響で保護回路が動作しなくなることがある。

特開２００４−２２２１１９号公報特開２００８−２１８８２５号公報

実施形態によれば、ＥＳＤに対する安定した保護動作を実現する集積回路を提供する。

実施形態によれば、集積回路は、電源端子と、出力端子と、ハイサイド出力トランジスタと、トランジスタと、トリガー回路と、ＥＳＤ（Electro Static Discharge）保護回路と、を備えている。
前記ハイサイド出力トランジスタは、前記電源端子に接続された第１の電極と、前記出力端子に接続された第２の電極と、制御電極とを有する。
前記トランジスタは、前記ハイサイド出力トランジスタの前記制御電極と前記第２の電極との間に接続され、オン状態で前記ハイサイド出力トランジスタの前記制御電極と前記第２の電極とをショートさせる。
前記トリガー回路は、前記電源端子と前記トランジスタの制御電極との間に接続されている。
前記ＥＳＤ保護回路は、前記電源端子と前記出力端子との間に接続されている。
前記電源端子に最大定格電圧より大きい電圧が印加すると、前記トリガー回路が動作し、前記トランジスタがオンし、前記ハイサイド出力トランジスタがオフし、前記ＥＳＤ保護回路が動作する。

第１実施形態の集積回路の回路図。実施形態の集積回路をフォトカプラと組み合わせた回路の回路図。図１の回路の動作を示す波形図。第２実施形態の集積回路の回路図。第３実施形態の集積回路の回路図。比較例の集積回路の回路図。

以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ要素には同じ符号を付している。

（第１実施形態）
図１は、第１実施形態の集積回路の回路図である。

本実施形態の集積回路は、同一導電形のハイサイド出力トランジスタＭ２及びローサイド出力トランジスタＭ１を直列接続した、いわゆるトーテンポール構造を有する。

ハイサイド出力トランジスタＭ２及びローサイド出力トランジスタＭ１は、例えばｎ形のＤＭＯＳ（double diffusion MOS）構造を有するＦＥＴ（Field Effect Transistor）である。

図１に示す各要素は同一半導体基板もしくは１チップに集積化されている。本実施形態の集積回路は、外部と接続可能な３つの端子１〜３を有する。電源端子（ＶＣＣ端子とも表す）１は、外部電源と接続される。出力端子（ＶＯ端子とも表す）２は、本集積回路による駆動対象（例えばパワーデバイス）に接続される。グランド端子（ＧＮＤ端子とも表す）３は、接地される。

ＶＣＣ端子１は電源ライン１１に接続され、ＧＮＤ端子３はグランドライン１２に接続されている。電源ライン１１とグランドライン１２との間には、内部回路３０が接続されている。内部回路３０は、内部電源回路、入力回路、信号処理回路などを含む。

ハイサイド出力トランジスタＭ２は、ＶＣＣ端子１とＶＯ端子２との間に接続されている。ハイサイド出力トランジスタＭ２の第１の電極であるドレインは、電源ライン１１に接続されている。ハイサイド出力トランジスタＭ２の第２の電極であるソースは、ＶＯ端子２に接続されている。ハイサイド出力トランジスタＭ２の制御電極であるゲートは、内部回路３０に接続されている。

ローサイド出力トランジスタＭ１は、ＶＯ端子２とＧＮＤ端子３との間に接続されている。ローサイド出力トランジスタＭ１の第１の電極であるドレインは、ＶＯ端子２およびハイサイド出力トランジスタＭ２のソースと接続されている。ローサイド出力トランジスタＭ１の第２の電極であるソースは、グランドライン１２に接続されている。ローサイド出力トランジスタＭ１の制御電極であるゲートは、内部回路３０に接続されている。

ダイオードＤ７は、ハイサイド出力トランジスタＭ２のソース−ドレイン間の寄生ダイオードを表す。ダイオードＤ６は、ローサイド出力トランジスタＭ１のソース−ドレイン間の寄生ダイオードを表す。

ＶＣＣ端子１とＶＯ端子２との間には、ＥＳＤ保護回路が接続されている。ＥＳＤ保護回路は、ハイサイド出力トランジスタＭ２に対して並列に接続されている。ＥＳＤ保護回路は、バイポーラトランジスタＱ１、トリガー回路１０、抵抗Ｒ１を含む。

バイポーラトランジスタＱ１は、例えばｎｐｎ形バイポーラトランジスタである。バイポーラトランジスタＱ１のコレクタは、電源ライン１１に接続されている。バイポーラトランジスタＱ１のエミッタは、ＶＯ端子２に接続されている。バイポーラトランジスタＱ１の制御電極であるベースは、トリガー回路１０と接続されている。

トリガー回路１０は、電源ライン１１と、バイポーラトランジスタＱ１のベースとの間に接続されている。ＶＣＣ端子１とＶＯ端子２との間の電位差が、通常動作時の最大定格電圧より大きくなると、トリガー回路１０は動作し、バイポーラトランジスタＱ１のベースに電流を供給する。

例えば、トリガー回路１０として、直列接続された複数のツェナーダイオードを用いることができる。それら複数のツェナーダイオードは、バイポーラトランジスタＱ１のベースから電源ライン１１に向かう方向を順方向として、電源ライン１１と、バイポーラトランジスタＱ１のベースとの間に直列接続されている。

バイポーラトランジスタＱ１のベースと、ＶＯ端子２との間には、抵抗Ｒ１が接続されている。

ハイサイド出力トランジスタＭ２のゲートとソース間には、バイポーラトランジスタＱ２が接続されている。また、ハイサイド出力トランジスタＭ２のゲートとソース間には、ツェナーダイオードＤ８が接続されている。ツェナーダイオードＤ８のアノードはハイサイド出力トランジスタＭ２のソースに接続され、カソードはハイサイド出力トランジスタＭ２のゲートに接続されている。

バイポーラトランジスタＱ２は、例えばｎｐｎ形バイポーラトランジスタである。バイポーラトランジスタＱ２のコレクタは、ハイサイド出力トランジスタＭ２のゲートに接続されている。バイポーラトランジスタＱ２のエミッタは、ハイサイド出力トランジスタＭ２のソースに接続されている。

バイポーラトランジスタＱ２がオンすると、ハイサイド出力トランジスタＭ２のゲートとソースがショートし、ハイサイド出力トランジスタＭ２がオフする。

バイポーラトランジスタＱ２の制御電極であるベースは、トリガー回路２０と接続されている。トリガー回路２０は、電源ライン１１と、バイポーラトランジスタＱ２のベースとの間に接続されている。ＶＣＣ端子１とＶＯ端子２との間の電位差が、通常動作時の最大定格電圧より大きくなると、トリガー回路２０は動作し、バイポーラトランジスタＱ２のベースに電流を供給する。

例えば、トリガー回路２０として、直列接続された複数のツェナーダイオードを用いることができる。それら複数のツェナーダイオードは、バイポーラトランジスタＱ２のベースから電源ライン１１に向かう方向を順方向として、電源ライン１１と、バイポーラトランジスタＱ２のベースとの間に直列接続されている。

バイポーラトランジスタＱ２のベースと、ＶＯ端子２との間には、抵抗Ｒ４が接続されている。

次に、本実施形態の集積回路の動作について説明する。

通常動作時、ＶＣＣ端子１に与えられる外部電源電圧によって内部回路３０が動作し、内部回路３０は、ハイサイド出力トランジスタＭ２のゲート及びローサイド出力トランジスタＭ１のゲートを駆動する。ハイサイド出力トランジスタＭ２及びローサイド出力トランジスタＭ１は、オンオフを交互に繰り返す。これにより、ＶＯ端子２に所望の電圧が出力される。

次に、ＥＳＤ印加時の動作について説明する。

ＶＯ端子２がグランド電位のとき、ＶＣＣ端子１に通常動作時の最大定格電圧よりも大きな正電圧（ＥＳＤ電圧）が印加すると、電源ライン１１の電位が上昇する。これにより、トリガー回路２０が動作して、電源ライン１１からバイポーラトランジスタＱ２のベースに電流が供給される。

これにより、バイポーラトランジスタＱ２がオンし、ハイサイド出力トランジスタＭ２のゲートとソース間をショートさせる。これにより、ハイサイド出力トランジスタＭ２がオフになる。

ハイサイド出力トランジスタＭ２のオフと同時もしくは少し時間差を経て、ＥＳＤ保護回路のトリガー回路１０が動作する。これにより電源ライン１１からバイポーラトランジスタＱ１のベースに電流が供給され、バイポーラトランジスタＱ１がオンする。

バイポーラトランジスタＱ１がオンすることで、ＶＣＣ端子１に印加されたＥＳＤ電荷をバイポーラトランジスタＱ１が消費する。オフ状態のハイサイド出力トランジスタＭ２ではＥＳＤ電荷が消費されず、ハイサイド出力トランジスタＭ２の破壊を防ぐことができる。

ここで、図３（ａ）は、図１の回路におけるノードＡの電位（ハイサイド出力トランジスタＭ２のゲート電位）の時間変化を表す。
図３（ｂ）は、バイポーラトランジスタＱ１のコレクタ電流の時間変化を表す。
図３（ｃ）は、ＶＣＣ端子１とＶＯ端子２間の電圧の時間変化を表す。

ＥＳＤの印加により電源ライン１１の電位が上昇し、トリガー回路２０が動作して、バイポーラトランジスタＱ２がオンすると、図３（ａ）に示すように、ノードＡの電位が下がる。これにより、ハイサイド出力トランジスタＭ２がオフする。

そして、ノードＡの電位が時刻ｔで下がった後に、図３（ｂ）に示すように、ＥＳＤ保護回路のバイポーラトランジスタＱ１のコレクタ電流が流れる。すなわち、ハイサイド出力トランジスタＭ２がオフした後に、ＥＳＤ保護回路のバイポーラトランジスタＱ１がオンし、そのバイポーラトランジスタＱ１でＥＳＤ電荷が消費される。

したがって、ＥＳＤ印加時、保護対象のハイサイド出力トランジスタＭ２を動作させずに、ＥＳＤ保護回路の安定した動作を実現できる。

（第２実施形態）
図４は、第２実施形態の集積回路の回路図である。なお、図１に示す第１実施形態の回路と同じ要素には同じ符号を付している。

本実施形態では、図１に示すトリガー回路１０として、ツェナーダイオードＤ１〜Ｄ５を用いている。また、図１に示すトリガー回路２０として、ツェナーダイオードＤ１〜Ｄ４及び抵抗Ｒ５を用いている。

ツェナーダイオードＤ１〜Ｄ４は、トリガー回路１０及びトリガー回路２０で共通に用いられている。これにより、チップ面積の縮小を図れる。なお、図では、４つのツェナーダイオードＤ１〜Ｄ４を示すが、その数は任意である。

ツェナーダイオードＤ１〜Ｄ４及び抵抗Ｒ５は、電源ライン１１と、バイポーラトランジスタＱ２のベースとの間に直列接続されている。ツェナーダイオードＤ１〜Ｄ４は、バイポーラトランジスタＱ２のベースから電源ライン１１に向かう方向を順方向としている。抵抗Ｒ５は、ツェナーダイオードＤ４のアノードと、バイポーラトランジスタＱ２のベースとの間に接続されている。

ツェナーダイオードＤ５は、ツェナーダイオードＤ４のアノードと、バイポーラトランジスタＱ１のベースとの間に接続されている。ツェナーダイオードＤ５のカソードは、ツェナーダイオードＤ４のアノードに接続され、アノードは抵抗Ｒ１、およびバイポーラトランジスタＱ１のベースに接続されている。

バイポーラトランジスタＱ２のベースに抵抗Ｒ５を接続し、バイポーラトランジスタＱ１のベースにツェナーダイオードＤ５を接続している。これにより、バイポーラトランジスタＱ２がオンするタイミングとバイポーラトランジスタＱ１がオンするタイミングとに時間差を生じさせている。

すなわち、ＶＣＣ端子１へのＥＳＤ印加により、ツェナーダイオードＤ１〜Ｄ４がブレークダウンすると、先にバイポーラトランジスタＱ２がオンし、その後にバイポーラトランジスタＱ１がオンする。これにより、ハイサイド出力トランジスタＭ２が確実にオフになった後に、バイポーラトランジスタＱ１にＥＳＤ電荷を消費させることができる。

あるいは、抵抗Ｒ５に代えてツェナーダイオードを用いてもよい。バイポーラトランジスタＱ２がオンすると同時にバイポーラトランジスタＱ１がオンしてもよい。

（第３実施形態）
図５は、第３実施形態の集積回路の回路図である。前述した実施形態の回路と同じ要素には同じ符号を付している。

本実施形態では、図４におけるツェナーダイオードＤ１〜Ｄ３に代えて、抵抗Ｒ７及び抵抗Ｒ６を用いている。

抵抗Ｒ７及び抵抗Ｒ６は、電源ライン１１とグランドライン１２との間に直列接続されている。抵抗Ｒ７と抵抗Ｒ６との接続ノードに、ツェナーダイオードＤ４のカソードが接続されている。

以上説明した各実施形態において、ＶＣＣ端子１に印加される電圧が最大定格電圧以下である通常動作時、トリガー回路２０は動作しない。例えば、トリガー回路２０としてツェナーダイオードを使った形態においては、通常動作時、そのツェナーダイオードはブレークダウンしない。さらに、バイポーラトランジスタＱ２のベースとエミッタ間に抵抗Ｒ４が接続されている。したがって、通常動作時、バイポーラトランジスタＱ２はオンしない。

例えば、図５に示す第３実施形態では、通常動作時、ツェナーダイオードＤ４に電源電圧に近い逆方向電圧がかかる場合があり、ツェナーダイオードＤ４にはその電圧に耐える耐圧が必要である。ツェナーダイオードＤ４の耐圧が不足する場合は、例えばエミッタとベース間がショートしたｎｐｎ形バイポーラトランジスタ等を使用することができる。

また、通常動作時、ＥＳＤ保護回路のトリガー回路１０は動作しない。例えば、トリガー回路１０としてツェナーダイオードを使った形態においては、通常動作時、そのツェナーダイオードはブレークダウンしない。さらに、バイポーラトランジスタＱ１のベースとエミッタ間に抵抗Ｒ１が接続されている。したがって、通常動作時、バイポーラトランジスタＱ１はオンしない。

また、バイポーラトランジスタＱ１、Ｑ２に代えて、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）を用いてもよい。

前述した各実施形態の集積回路は、ＩＧＢＴ（Insulated Gate Bipolar Transistor）、パワーＭＯＳＦＥＴなどの高耐圧、大出力素子を駆動する回路として使用することができる。

図２は、実施形態の集積回路をフォトカプラ７０と組み合わせた回路の回路図である。なお、図２に示す集積回路においては、前述した要素のうち、内部回路３０、ハイサイド出力トランジスタＭ２、ローサイド出力トランジスタＭ１、ＶＣＣ端子１、ＶＯ端子２およびＧＮＤ端子３のみを表す。

フォトカプラ７０は、発光素子５０と受光素子６０とを有する。発光素子５０のアノードは一方の入力端子４１に接続され、カソードは他方の入力端子４２に接続されている。

入力端子４１、４２に入力された電気信号は発光素子５０によって光に変換され、その光で受光素子６０が導通され、内部回路３０に信号が伝達される。

入力端子４１、４２と、出力端子であるＶＯ端子２とは電気的に絶縁されるため、それぞれ独立した電源で駆動される二系統の回路間で絶縁を保ったままでの信号伝達に用いることができる。

ここで、図６は比較例の集積回路の回路図を示す。前述した実施形態の集積回路と同じ要素については同じ符号を付している。

この比較例の回路では、ハイサイド出力トランジスタＭ２のゲートとグランドライン１２との間に、トランジスタＭ３が接続されている。トランジスタＭ３は、ｎ形ＭＯＳＦＥＴである。電源ライン１１と、トランジスタＭ３のゲートとの間には抵抗Ｒ３が接続されている。

トランジスタＭ３のゲートとグランドライン１２との間には、ツェナーダイオードＤ９が接続されている。ツェナーダイオードＤ９は、グランドライン１２からトランジスタＭ３のゲートに向かう方向を順方向としている。

また、トランジスタＭ３のゲートとグランドライン１２との間には、ｎｐｎ形のバイポーラトランジスタＱ３が接続されている。バイポーラトランジスタＱ３のベースは、内部回路３０に接続されている。

ＶＣＣ端子１に印加されたＥＳＤ電荷の一部は内部回路３０を通り、グランドライン１２にいたる。さらに、ＥＳＤ電荷の一部は、グランドライン１２からローサイド出力トランジスタＭ１の寄生ダイオードＤ６を介してＶＯ端子２にいたる。したがって、ＧＮＤ端子３およびグランドライン１２の電位は、寄生ダイオードＤ６によって決まるＶｂｅとなる。

通常、出力トランジスタはチップ面積の大部分を占め、そのためドレイン−ゲート間の寄生容量Ｃ１も大きい。ＥＳＤ印加時、電源ライン１１の電位の急激な上昇が起こるため、寄生容量Ｃ１を介してハイサイド出力トランジスタＭ２のゲート電位は上昇する。ＶＯ端子２は０Ｖに設定されているのでハイサイド出力トランジスタＭ２はオンする。

ハイサイド出力トランジスタＭ２がオンすると、ＥＳＤ電荷の大部分はハイサイド出力トランジスタＭ２によって消費される。ハイサイド出力トランジスタＭ２の電流許容量を超えるとハイサイド出力トランジスタＭ２が発熱し破壊する場合がある。

この比較例の回路におけるトランジスタＭ３は、ハイサイド出力トランジスタＭ２のゲート電位を抑える。すなわち、ＥＳＤ印加時、抵抗Ｒ３によりトランジスタＭ３のゲート電位が上昇し、トランジスタＭ３がオンし、ハイサイド出力トランジスタＭ２のゲート電位の上昇を抑える。

しかし、グランドライン１２の電位は前述したようにＶｂｅであるので、ハイサイド出力トランジスタＭ２のゲート電位はＶｂｅまでしか低下させることができない。ハイサイド出力トランジスタＭ２のしきい値電圧がＶｂｅを下回ってしまうと、ハイサイド出力トランジスタＭ２は結局オンし、ＥＳＤ電荷によって破壊してしまう懸念がある。

これに対して、以上説明した少なくともひとつの実施形態の集積回路によれば、ＥＳＤ印加時、バイポーラトランジスタＱ２がオンになり、ハイサイド出力トランジスタＭ２のソースとゲートとをショートさせる。これにより、ＥＳＤ印加時、ハイサイド出力トランジスタＭ２を確実にオフさせることができる。この結果、ハイサイド出力トランジスタＭ２の破壊を防ぐことができる。

また、通常動作時、バイポーラトランジスタＱ２はオフである。したがって、通常動作時は、内部回路３０の信号にしたがって、ハイサイド出力トランジスタＭ２のオンオフを制御することができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１…電源端子（ＶＣＣ端子）、２…出力端子（ＶＯ端子）、３…グランド端子（ＧＮＤ端子）、１０，２０…トリガー回路、３０…内部回路、５０…発光素子、６０…受光素子、７０…フォトカプラ、Ｍ１…ローサイド出力トランジスタ、Ｍ２…ハイサイド出力トランジスタ、Ｑ１，Ｑ２…バイポーラトランジスタ

Claims

電源端子と、
出力端子と、
前記電源端子に接続された第１の電極と、前記出力端子に接続された第２の電極と、制御電極とを有するハイサイド出力トランジスタと、
前記ハイサイド出力トランジスタの前記制御電極と前記第２の電極との間に接続され、オン状態で前記ハイサイド出力トランジスタの前記制御電極と前記第２の電極とをショートさせるトランジスタと、
前記電源端子と前記トランジスタの制御電極との間に接続されたトリガー回路と、
前記電源端子と前記出力端子との間に接続されたＥＳＤ（Electro Static Discharge）保護回路と、
を備え、
前記電源端子に最大定格電圧より大きい電圧が印加すると、前記トリガー回路が動作し、前記トランジスタがオンし、前記ハイサイド出力トランジスタがオフし、前記ＥＳＤ保護回路が動作することを特徴とする集積回路。
前記ハイサイド出力トランジスタのオフと同時もしくはオフした後に、前記ＥＳＤ保護回路が動作することを特徴とする請求項１記載の集積回路。
前記トランジスタは、前記制御電極としてベースを有するバイポーラトランジスタであることを特徴とする請求項１または２に記載の集積回路。
前記トランジスタの前記制御電極と、前記出力端子との間に接続された抵抗をさらに備えたことを特徴とする請求項１〜３のいずれか１つに記載の集積回路。
前記トリガー回路は、前記トランジスタの前記制御電極から前記電源端子に向かう方向を順方向とするツェナーダイオードを有することを特徴とする請求項１〜４のいずれか１つに記載の集積回路。
前記トリガー回路は、前記ツェナーダイオードと、前記トランジスタの前記制御電極との間に接続された第２の抵抗をさらに有し、
前記ＥＳＤ保護回路は、前記電源端子と前記出力端子との間に接続された第２のトランジスタと、前記ツェナーダイオードと前記第２のトランジスタの制御電極との間に接続された第２のツェナーダイオードとを有することを特徴とする請求項５記載の集積回路。
グランド端子と、
前記出力端子と前記グランド端子との間に接続され、且つ前記ハイサイド出力トランジスタに対して直列接続されたローサイド出力トランジスタと、
をさらに備えたことを特徴とする請求項１〜６のいずれか１つに記載の集積回路。