JP2002076868A - 半導体モジュール、保護回路、および電圧変換装置 - Google Patents
半導体モジュール、保護回路、および電圧変換装置Info
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- Power Conversion In General (AREA)
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Abstract
(57)【要約】
【課題】 高速スイッチングが要求されるスイッチング
素子に保護回路を内蔵することで、保護回路の配置の問
題を無くし、回路面積を縮小化する。 【解決手段】 入力電圧(Ｖin)１１を変換して出力電圧
(Ｖout)１８を得る電圧変換装置であって、入力電圧(Ｖ
in)１１に対してオン/オフを繰り返して電圧を出力する
第１ＦＥＴ(ＦＥＴ１)２１と、この第１ＦＥＴ(ＦＥＴ
１)２１がオフの期間に電圧を出力する第２ＦＥＴ(ＦＥ
Ｔ２)１４と、この第１ＦＥＴ(ＦＥＴ１)２１と第２Ｆ
ＥＴ(ＦＥＴ２)１４とのスイッチング動作を制御するＰ
ＷＭコントローラ１５と、第１ＦＥＴ(ＦＥＴ１)２１に
おけるドレイン端子２２側から動作するための電源をと
り、第１ＦＥＴ(ＦＥＴ１)２１および第２ＦＥＴ(ＦＥ
Ｔ２)１４が所定の温度以上となった場合に第１ＦＥＴ
(ＦＥＴ１)２１におけるゲート端子２３側とソース端子
２４側とを短絡させる保護回路３０とを備えた。
素子に保護回路を内蔵することで、保護回路の配置の問
題を無くし、回路面積を縮小化する。 【解決手段】 入力電圧(Ｖin)１１を変換して出力電圧
(Ｖout)１８を得る電圧変換装置であって、入力電圧(Ｖ
in)１１に対してオン/オフを繰り返して電圧を出力する
第１ＦＥＴ(ＦＥＴ１)２１と、この第１ＦＥＴ(ＦＥＴ
１)２１がオフの期間に電圧を出力する第２ＦＥＴ(ＦＥ
Ｔ２)１４と、この第１ＦＥＴ(ＦＥＴ１)２１と第２Ｆ
ＥＴ(ＦＥＴ２)１４とのスイッチング動作を制御するＰ
ＷＭコントローラ１５と、第１ＦＥＴ(ＦＥＴ１)２１に
おけるドレイン端子２２側から動作するための電源をと
り、第１ＦＥＴ(ＦＥＴ１)２１および第２ＦＥＴ(ＦＥ
Ｔ２)１４が所定の温度以上となった場合に第１ＦＥＴ
(ＦＥＴ１)２１におけるゲート端子２３側とソース端子
２４側とを短絡させる保護回路３０とを備えた。
Description
【０００１】
【発明の属する技術分野】本発明は、スイッチング素子
に関する過熱保護に関し、より詳しくは、スイッチング
速度を遅くすることなく過熱保護を可能とするスイッチ
ング素子等に関する。
に関する過熱保護に関し、より詳しくは、スイッチング
速度を遅くすることなく過熱保護を可能とするスイッチ
ング素子等に関する。
【０００２】
【従来の技術】現在、ノートＰＣなどで設計される大容
量のＤＣ/ＤＣコンバータは、効率、発熱の観点から同
期整流方式が広まっている。また、ＰＷＭ(Pulse Width
Modulation)コントローラのサポートするハイサイドス
イッチングＦＥＴ(Field Effect Transistor:電界効果
トランジスタ)、ローサイドスイッチングＦＥＴは、と
もにＮチャンネルのＦＥＴが一般的である。これらのス
イッチングＦＥＴは、加える電圧によって発生する電界
で多数キャリアの移動を制御し、ＯＮ/ＯＦＦを行うも
のであり、入力インピーダンスが高く、ＩＣ上にトラン
ジスタを形成するときの構造を簡略化することができ
る。現在では、絶縁体を用いて電界効果だけを利用する
ＭＯＳ(Metal Oxide Semiconductor：金属酸化膜半導
体)型が多く用いられている。
量のＤＣ/ＤＣコンバータは、効率、発熱の観点から同
期整流方式が広まっている。また、ＰＷＭ(Pulse Width
Modulation)コントローラのサポートするハイサイドス
イッチングＦＥＴ(Field Effect Transistor:電界効果
トランジスタ)、ローサイドスイッチングＦＥＴは、と
もにＮチャンネルのＦＥＴが一般的である。これらのス
イッチングＦＥＴは、加える電圧によって発生する電界
で多数キャリアの移動を制御し、ＯＮ/ＯＦＦを行うも
のであり、入力インピーダンスが高く、ＩＣ上にトラン
ジスタを形成するときの構造を簡略化することができ
る。現在では、絶縁体を用いて電界効果だけを利用する
ＭＯＳ(Metal Oxide Semiconductor：金属酸化膜半導
体)型が多く用いられている。
【０００３】このノートＰＣなどで設計される大容量の
ＤＣ/ＤＣコンバータでは、例えば、ＡＣアダプタから
約１６Ｖ、電池電圧から約１０Ｖを入力電圧(Ｖin)と
し、例えばＣＰＵに対して約１.６Ｖの出力電圧(Ｖout)
を供給している。ここで、近年、例えばＣＰＵの負荷電
力が大きくなる傾向にあり(例えば１５Ａ〜２０Ａ等)、
ＦＥＴの温度が非常に高くなることが大きな問題とな
る。特にＣＰＵが早く高速に動作するような特別なプロ
グラムを流すと、ＦＥＴの温度上昇が激しくなって絶対
定格温度を超えてしまい、結果としてＦＥＴが破壊され
る場合がある。
ＤＣ/ＤＣコンバータでは、例えば、ＡＣアダプタから
約１６Ｖ、電池電圧から約１０Ｖを入力電圧(Ｖin)と
し、例えばＣＰＵに対して約１.６Ｖの出力電圧(Ｖout)
を供給している。ここで、近年、例えばＣＰＵの負荷電
力が大きくなる傾向にあり(例えば１５Ａ〜２０Ａ等)、
ＦＥＴの温度が非常に高くなることが大きな問題とな
る。特にＣＰＵが早く高速に動作するような特別なプロ
グラムを流すと、ＦＥＴの温度上昇が激しくなって絶対
定格温度を超えてしまい、結果としてＦＥＴが破壊され
る場合がある。
【０００４】図１０は、従来における保護回路を用いた
ＤＣ/ＤＣコンバータの回路構成を示した図である。こ
こでは、入力電圧(Ｖin)２０１に基づいて出力電圧(Ｖo
ut)２０３を供給している。このＤＣ/ＤＣコンバータで
は、スイッチングＦＥＴ(ハイサイドＦＥＴ)である第１
ＦＥＴ(ＦＥＴ１)２０４と第２ＦＥＴ(ＦＥＴ２)２０５
が用いられており、これらのＦＥＴは、ＰＷＭコントロ
ーラ２１０によって制御されている。また、第１ＦＥＴ
２０４等の過熱状態を検知してシャットダウンするため
の保護回路２２０が設けられ、この保護回路２２０に
は、第１ＦＥＴ２０４または第２ＦＥＴ２０５の温度を
検知するサーマルセンサであるＰＴＣ(Positive Temper
ature Coefficient)２２１、および抵抗(Ｒ１)２２２、
トランジスタ(ＴＲ１)２２３が設けられている。
ＤＣ/ＤＣコンバータの回路構成を示した図である。こ
こでは、入力電圧(Ｖin)２０１に基づいて出力電圧(Ｖo
ut)２０３を供給している。このＤＣ/ＤＣコンバータで
は、スイッチングＦＥＴ(ハイサイドＦＥＴ)である第１
ＦＥＴ(ＦＥＴ１)２０４と第２ＦＥＴ(ＦＥＴ２)２０５
が用いられており、これらのＦＥＴは、ＰＷＭコントロ
ーラ２１０によって制御されている。また、第１ＦＥＴ
２０４等の過熱状態を検知してシャットダウンするため
の保護回路２２０が設けられ、この保護回路２２０に
は、第１ＦＥＴ２０４または第２ＦＥＴ２０５の温度を
検知するサーマルセンサであるＰＴＣ(Positive Temper
ature Coefficient)２２１、および抵抗(Ｒ１)２２２、
トランジスタ(ＴＲ１)２２３が設けられている。
【０００５】ここで、第１ＦＥＴ２０４または第２ＦＥ
Ｔ２０５が高温になると、ＰＴＣ２２１の抵抗値が非常
に大きくなり、トランジスタ(ＴＲ１)２２３がオンにな
る。このとき、＋ＯＮ信号２２４が強制的にローレベル
となるので、ＰＷＭコントローラ２１０はオフとなって
シャットダウンする。このように、従来技術では、スイ
ッチングトランジスタなどの過熱保護としてＰＴＣ２２
１などの温度検知器を用いたときに、異常(高温)を検知
するとＤＣ/ＤＣコンバータのオン・オフ制御端子をオ
フにしており、これによって、第１ＦＥＴ２０４等の過
熱状態に対応している。
Ｔ２０５が高温になると、ＰＴＣ２２１の抵抗値が非常
に大きくなり、トランジスタ(ＴＲ１)２２３がオンにな
る。このとき、＋ＯＮ信号２２４が強制的にローレベル
となるので、ＰＷＭコントローラ２１０はオフとなって
シャットダウンする。このように、従来技術では、スイ
ッチングトランジスタなどの過熱保護としてＰＴＣ２２
１などの温度検知器を用いたときに、異常(高温)を検知
するとＤＣ/ＤＣコンバータのオン・オフ制御端子をオ
フにしており、これによって、第１ＦＥＴ２０４等の過
熱状態に対応している。
【０００６】
【発明が解決しようとする課題】このように、従来技術
においても、スイッチングＦＥＴ等の過熱に対応するこ
とが可能である。しかしながら、正確にスイッチングＦ
ＥＴ等の過熱状態を検出するためには、センサをスイッ
チングＦＥＴに近接させる必要があるが、上述した従来
技術では、ＤＣ/ＤＣコンバータの配置の問題から、Ｐ
ＴＣ２２１をスイッチングＦＥＴである第１ＦＥＴ２０
４等に近接させることが困難であった。そのために、最
も良い状態として従来技術の保護回路２２０を配置して
も、第１ＦＥＴ２０４の温度状態から２０℃程度の検知
ずれが生じており、場合によってはスイッチングＦＥＴ
の絶対定格温度を超えても異常状態を検出できないこと
となる。
においても、スイッチングＦＥＴ等の過熱に対応するこ
とが可能である。しかしながら、正確にスイッチングＦ
ＥＴ等の過熱状態を検出するためには、センサをスイッ
チングＦＥＴに近接させる必要があるが、上述した従来
技術では、ＤＣ/ＤＣコンバータの配置の問題から、Ｐ
ＴＣ２２１をスイッチングＦＥＴである第１ＦＥＴ２０
４等に近接させることが困難であった。そのために、最
も良い状態として従来技術の保護回路２２０を配置して
も、第１ＦＥＴ２０４の温度状態から２０℃程度の検知
ずれが生じており、場合によってはスイッチングＦＥＴ
の絶対定格温度を超えても異常状態を検出できないこと
となる。
【０００７】そのために、過熱遮断回路をパワーＭＯＳ
ＦＥＴに内蔵するものが提案されている。その例とし
て、パワーＭＯＳＦＥＴのゲート端子と外部ゲート端子
の間にゲート抵抗を、また、ゲート端子に保護回路用Ｍ
ＯＳＦＥＴを設けている。これにより、パワーＭＯＳＦ
ＥＴが過熱状態になったときに保護回路用ＭＯＳＦＥＴ
をオンにしてゲート抵抗に電流を流し、本体パワーＭＯ
ＳＦＥＴのゲート端子電圧を下げて本体パワーＭＯＳＦ
ＥＴを遮断することが可能である。しかしながら、この
従来の方式では、本体パワーＭＯＳＦＥＴを遮断する必
要からゲート抵抗が大きく、高周波パルス駆動ではゲー
ト遅延時間が大きくなり、スイッチング損失が大きくな
るという問題があった。
ＦＥＴに内蔵するものが提案されている。その例とし
て、パワーＭＯＳＦＥＴのゲート端子と外部ゲート端子
の間にゲート抵抗を、また、ゲート端子に保護回路用Ｍ
ＯＳＦＥＴを設けている。これにより、パワーＭＯＳＦ
ＥＴが過熱状態になったときに保護回路用ＭＯＳＦＥＴ
をオンにしてゲート抵抗に電流を流し、本体パワーＭＯ
ＳＦＥＴのゲート端子電圧を下げて本体パワーＭＯＳＦ
ＥＴを遮断することが可能である。しかしながら、この
従来の方式では、本体パワーＭＯＳＦＥＴを遮断する必
要からゲート抵抗が大きく、高周波パルス駆動ではゲー
ト遅延時間が大きくなり、スイッチング損失が大きくな
るという問題があった。
【０００８】この問題点を解決するものとして、例え
ば、特開平６−２４４４１４号公報や特開平７−１７６
７３３号公報には、本体パワーＭＯＳＦＥＴのゲート端
子と外部ゲート端子の間にＭＯＳＦＥＴからなるスイッ
チング素子を設け、本体パワーＭＯＳＦＥＴが過熱状態
のときにこのスイッチング素子をオフまたは高インピー
ダンスとして本体パワーＭＯＳＦＥＴを遮断する技術に
ついて示されている。しかしながら、これら公報記載の
技術では、何れも本体パワーＭＯＳＦＥＴのゲート端子
と外部のゲート端子との間に直列に２００Ω程度の抵抗
成分が残っており、キャパシタ成分を含んでいるのでス
イッチングスピードが７５０ｎｓｅｃ程度に低下してし
まう。例えば、ＣＰＵに対する高速スイッチングに適用
させたい場合には、５０ｎｓｅｃ以下、好ましくは３０
ｎｓｅｃ程度の高速スイッチングが望まれている。この
ゲート端子への抵抗成分は、１Ω〜２Ω程度の低抵抗で
あってもスイッチングに遅延が生じてしまうことから、
上記公報記載の技術をＤＣ/ＤＣコンバータの高速スイ
ッチングに適応させることは困難である。
ば、特開平６−２４４４１４号公報や特開平７−１７６
７３３号公報には、本体パワーＭＯＳＦＥＴのゲート端
子と外部ゲート端子の間にＭＯＳＦＥＴからなるスイッ
チング素子を設け、本体パワーＭＯＳＦＥＴが過熱状態
のときにこのスイッチング素子をオフまたは高インピー
ダンスとして本体パワーＭＯＳＦＥＴを遮断する技術に
ついて示されている。しかしながら、これら公報記載の
技術では、何れも本体パワーＭＯＳＦＥＴのゲート端子
と外部のゲート端子との間に直列に２００Ω程度の抵抗
成分が残っており、キャパシタ成分を含んでいるのでス
イッチングスピードが７５０ｎｓｅｃ程度に低下してし
まう。例えば、ＣＰＵに対する高速スイッチングに適用
させたい場合には、５０ｎｓｅｃ以下、好ましくは３０
ｎｓｅｃ程度の高速スイッチングが望まれている。この
ゲート端子への抵抗成分は、１Ω〜２Ω程度の低抵抗で
あってもスイッチングに遅延が生じてしまうことから、
上記公報記載の技術をＤＣ/ＤＣコンバータの高速スイ
ッチングに適応させることは困難である。
【０００９】本発明は、以上のような技術的課題を解決
するためになされたものであって、その目的とするとこ
ろは、高速スイッチングが要求されるスイッチング素子
に保護回路を内蔵することで、保護回路の配置の問題を
無くし、回路面積を縮小化することにある。また他の目
的は、スイッチング素子のゲートライン上に余計な抵抗
成分を設けることなく、スイッチング素子の過熱保護を
図ることにある。更に他の目的は、スイッチング素子に
保護回路を内蔵しない場合であっても、スイッチング素
子における高速スイッチングを可能とした状態でスイッ
チング素子の過熱保護を実現することにある。
するためになされたものであって、その目的とするとこ
ろは、高速スイッチングが要求されるスイッチング素子
に保護回路を内蔵することで、保護回路の配置の問題を
無くし、回路面積を縮小化することにある。また他の目
的は、スイッチング素子のゲートライン上に余計な抵抗
成分を設けることなく、スイッチング素子の過熱保護を
図ることにある。更に他の目的は、スイッチング素子に
保護回路を内蔵しない場合であっても、スイッチング素
子における高速スイッチングを可能とした状態でスイッ
チング素子の過熱保護を実現することにある。
【００１０】
【課題を解決するための手段】かかる目的のもと、本発
明は、電圧変換装置におけるスイッチング素子の温度を
検知し、高温に達した場合は、スイッチング素子のソー
スとゲート間を短絡させている。そして、十分に温度が
下がるまで、あるいは、一度、電源を取り外すまで過熱
保護状態を保持するものである。即ち、本発明が適用さ
れる半導体モジュールは、スイッチング動作によって温
度が上昇するスイッチング素子と、このスイッチング素
子における第１の端子側からの電力により動作し、スイ
ッチング素子の温度上昇によりスイッチング素子におけ
る第２の端子側と第３の端子側とを短絡させる保護回路
とを含むことを特徴としている。
明は、電圧変換装置におけるスイッチング素子の温度を
検知し、高温に達した場合は、スイッチング素子のソー
スとゲート間を短絡させている。そして、十分に温度が
下がるまで、あるいは、一度、電源を取り外すまで過熱
保護状態を保持するものである。即ち、本発明が適用さ
れる半導体モジュールは、スイッチング動作によって温
度が上昇するスイッチング素子と、このスイッチング素
子における第１の端子側からの電力により動作し、スイ
ッチング素子の温度上昇によりスイッチング素子におけ
る第２の端子側と第３の端子側とを短絡させる保護回路
とを含むことを特徴としている。
【００１１】ここで、この保護回路は、第２の端子側と
第３の端子側との短絡を保持する機能を備えたことを特
徴とすれば、スイッチング素子の温度低下が不十分な状
態で再動作する問題を回避できる点で好ましい。また、
この保護回路は、スイッチング素子の温度上昇によって
電気抵抗値が変化する温度センサを備え、この温度セン
サの有する温度ヒステリシスを利用して、一定時間、第
２の端子側と第３の端子側との短絡を保持することを特
徴とすれば、簡単な回路構成にて、過熱保護対策を施す
ことが可能となる。更に、このスイッチング素子は、ハ
イサイドである第１のスイッチング素子とローサイドで
ある第２のスイッチング素子とからなり、保護回路は、
この第１のスイッチング素子における第２の端子側と第
３の端子側とを短絡させることを特徴とすれば、２素子
入りのデバイスに対して過熱保護機能を施すことができ
る点で優れている。
第３の端子側との短絡を保持する機能を備えたことを特
徴とすれば、スイッチング素子の温度低下が不十分な状
態で再動作する問題を回避できる点で好ましい。また、
この保護回路は、スイッチング素子の温度上昇によって
電気抵抗値が変化する温度センサを備え、この温度セン
サの有する温度ヒステリシスを利用して、一定時間、第
２の端子側と第３の端子側との短絡を保持することを特
徴とすれば、簡単な回路構成にて、過熱保護対策を施す
ことが可能となる。更に、このスイッチング素子は、ハ
イサイドである第１のスイッチング素子とローサイドで
ある第２のスイッチング素子とからなり、保護回路は、
この第１のスイッチング素子における第２の端子側と第
３の端子側とを短絡させることを特徴とすれば、２素子
入りのデバイスに対して過熱保護機能を施すことができ
る点で優れている。
【００１２】他の観点から把えると、本発明が適用され
る半導体モジュールは、高速スイッチング動作が要求さ
れるスイッチング素子と、このスイッチング素子におけ
るゲートライン上に対して直列に抵抗成分を配置しない
ことでスイッチング素子における高速スイッチング動作
を可能にし、且つ、スイッチング素子における過熱状態
によってスイッチング素子におけるスイッチング動作を
強制的に停止させる保護回路とを含むことを特徴として
いる。
る半導体モジュールは、高速スイッチング動作が要求さ
れるスイッチング素子と、このスイッチング素子におけ
るゲートライン上に対して直列に抵抗成分を配置しない
ことでスイッチング素子における高速スイッチング動作
を可能にし、且つ、スイッチング素子における過熱状態
によってスイッチング素子におけるスイッチング動作を
強制的に停止させる保護回路とを含むことを特徴として
いる。
【００１３】ここで、この保護回路は、スイッチング素
子のソースラインとゲートラインとを短絡させてスイッ
チング素子のスイッチング動作を強制的に停止させるこ
とを特徴とし、また、自らが動作するための電源をスイ
ッチング素子におけるドレインラインから取得すること
を特徴とすることができる。このように構成すること
で、ゲートラインに余計な抵抗成分を存在させることが
なく、スイッチング素子におけるスイッチングスピード
の低下を防ぐことができる点で優れている。尚、これら
の保護回路を半導体モジュールに内蔵する形で、スイッ
チング素子と１つのパッケージングとなるように構成す
れば、保護回路を有していないスイッチング素子との互
換性をとることが可能となり、過熱問題が生じた段階で
初めて保護回路を有する半導体モジュールに置き換える
ことができる。
子のソースラインとゲートラインとを短絡させてスイッ
チング素子のスイッチング動作を強制的に停止させるこ
とを特徴とし、また、自らが動作するための電源をスイ
ッチング素子におけるドレインラインから取得すること
を特徴とすることができる。このように構成すること
で、ゲートラインに余計な抵抗成分を存在させることが
なく、スイッチング素子におけるスイッチングスピード
の低下を防ぐことができる点で優れている。尚、これら
の保護回路を半導体モジュールに内蔵する形で、スイッ
チング素子と１つのパッケージングとなるように構成す
れば、保護回路を有していないスイッチング素子との互
換性をとることが可能となり、過熱問題が生じた段階で
初めて保護回路を有する半導体モジュールに置き換える
ことができる。
【００１４】更に他の観点から把えると、本発明は、高
速スイッチング動作が要求されるスイッチング素子とし
て機能する半導体モジュールであって、入力電源側に設
けられるドレイン端子と、ラインに対して直列に抵抗や
ＦＥＴ等の抵抗成分を有しないゲート端子と、スイッチ
ングされた電流を出力するソース端子とを備え、過熱異
常温度に達する前に、ゲート端子のラインとソース端子
のラインとが短絡されることを特徴とすることができ
る。また、温度上昇に伴い電気抵抗値が変化するセンサ
と、このセンサによりゲート端子のラインとソース端子
のラインとを短絡させるトランジスタとを備え、このセ
ンサとこのトランジスタの動作電源は、ドレイン端子の
ラインから供給されることを特徴とすれば、スイッチン
グ素子における高速スイッチングの機能を損なうことな
く、過熱状態における破壊等のトラブルを回避すること
ができる点で好ましい。
速スイッチング動作が要求されるスイッチング素子とし
て機能する半導体モジュールであって、入力電源側に設
けられるドレイン端子と、ラインに対して直列に抵抗や
ＦＥＴ等の抵抗成分を有しないゲート端子と、スイッチ
ングされた電流を出力するソース端子とを備え、過熱異
常温度に達する前に、ゲート端子のラインとソース端子
のラインとが短絡されることを特徴とすることができ
る。また、温度上昇に伴い電気抵抗値が変化するセンサ
と、このセンサによりゲート端子のラインとソース端子
のラインとを短絡させるトランジスタとを備え、このセ
ンサとこのトランジスタの動作電源は、ドレイン端子の
ラインから供給されることを特徴とすれば、スイッチン
グ素子における高速スイッチングの機能を損なうことな
く、過熱状態における破壊等のトラブルを回避すること
ができる点で好ましい。
【００１５】一方、本発明は、電界効果トランジスタを
過熱状態から保護するための保護回路であって、電界効
果トランジスタのドレインに連結して自らを動作させる
電源を得る電源入力手段と、電界効果トランジスタが所
定の温度に達した場合に動作するスイッチング手段と、
このスイッチング手段によって電界効果トランジスタに
おけるゲートとソースとを短絡させる短絡手段とを備え
たことを特徴としている。ここで、このスイッチング手
段は、温度上昇によって電気抵抗値が変化する温度セン
サと、温度センサによる電気抵抗値の変化に基づいて動
作するトランジスタとを備えたことを特徴とすることが
できる。また、スイッチング手段によるスイッチング動
作を維持させる維持手段とを更に備えたことを特徴とす
ることもできる。
過熱状態から保護するための保護回路であって、電界効
果トランジスタのドレインに連結して自らを動作させる
電源を得る電源入力手段と、電界効果トランジスタが所
定の温度に達した場合に動作するスイッチング手段と、
このスイッチング手段によって電界効果トランジスタに
おけるゲートとソースとを短絡させる短絡手段とを備え
たことを特徴としている。ここで、このスイッチング手
段は、温度上昇によって電気抵抗値が変化する温度セン
サと、温度センサによる電気抵抗値の変化に基づいて動
作するトランジスタとを備えたことを特徴とすることが
できる。また、スイッチング手段によるスイッチング動
作を維持させる維持手段とを更に備えたことを特徴とす
ることもできる。
【００１６】また、他の観点から把えると、本発明は、
電界効果トランジスタを過熱状態から保護するための保
護回路であって、電界効果トランジスタのドレインライ
ンに連結して設けられる抵抗と、電界効果トランジスタ
の温度上昇によって抵抗値が上昇するサーマルセンサ
と、この抵抗とこのサーマルセンサにおける上昇抵抗と
の抵抗分割によってオンされるトランジスタとを備え、
このトランジスタのオンに基づいて電界効果トランジス
タのゲートラインとソースラインとを短絡させることを
特徴とすることができる。これらの構成によれば、従来
からある３端子(ゲート、ソース、ドレイン)構造をその
まま踏襲した形で保護回路を電界効果トランジスタに内
蔵することが可能となり、互換性を持たせた状態にて、
必要に応じて選択的に保護回路を内蔵した電界効果トラ
ンジスタを用いることができる点で優れている。
電界効果トランジスタを過熱状態から保護するための保
護回路であって、電界効果トランジスタのドレインライ
ンに連結して設けられる抵抗と、電界効果トランジスタ
の温度上昇によって抵抗値が上昇するサーマルセンサ
と、この抵抗とこのサーマルセンサにおける上昇抵抗と
の抵抗分割によってオンされるトランジスタとを備え、
このトランジスタのオンに基づいて電界効果トランジス
タのゲートラインとソースラインとを短絡させることを
特徴とすることができる。これらの構成によれば、従来
からある３端子(ゲート、ソース、ドレイン)構造をその
まま踏襲した形で保護回路を電界効果トランジスタに内
蔵することが可能となり、互換性を持たせた状態にて、
必要に応じて選択的に保護回路を内蔵した電界効果トラ
ンジスタを用いることができる点で優れている。
【００１７】また本発明は、入力電圧を変換して出力電
圧を得る電圧変換装置であって、入力電圧に対してオン
/オフを繰り返して電圧を出力する第１のスイッチング
素子と、この第１のスイッチング素子がオフの期間に電
力を供給するための第２のスイッチング素子と、この第
１のスイッチング素子と第２のスイッチング素子とのス
イッチング動作を制御すると共に、出力電圧が所定の電
圧を下回った場合に、内蔵する低電圧保護回路を動作さ
せて自らの動作を停止させるコントローラと、第１のス
イッチング素子におけるドレインラインから動作するた
めの電源をとり、第１のスイッチング素子および/また
は第２のスイッチング素子が所定の温度以上となった場
合に第１のスイッチング素子におけるゲートラインとソ
ースラインとを短絡させる保護回路とを備えたことを特
徴とすることができる。この保護回路は、第１のスイッ
チング素子と、または第１のスイッチング素子および第
２のスイッチング素子と、同一パッケージにて内蔵され
ることを特徴とすることができる。
圧を得る電圧変換装置であって、入力電圧に対してオン
/オフを繰り返して電圧を出力する第１のスイッチング
素子と、この第１のスイッチング素子がオフの期間に電
力を供給するための第２のスイッチング素子と、この第
１のスイッチング素子と第２のスイッチング素子とのス
イッチング動作を制御すると共に、出力電圧が所定の電
圧を下回った場合に、内蔵する低電圧保護回路を動作さ
せて自らの動作を停止させるコントローラと、第１のス
イッチング素子におけるドレインラインから動作するた
めの電源をとり、第１のスイッチング素子および/また
は第２のスイッチング素子が所定の温度以上となった場
合に第１のスイッチング素子におけるゲートラインとソ
ースラインとを短絡させる保護回路とを備えたことを特
徴とすることができる。この保護回路は、第１のスイッ
チング素子と、または第１のスイッチング素子および第
２のスイッチング素子と、同一パッケージにて内蔵され
ることを特徴とすることができる。
【００１８】更に他の観点から把えると、本発明は、入
力電圧を変換して高電流状態で電圧を出力する電圧変換
装置であって、入力電圧に対してオン/オフを高速に繰
り返して電圧を出力するスイッチング素子と、このスイ
ッチング素子のオン/オフを制御するコントローラと、
スイッチング素子のゲートラインに直列に抵抗成分を配
置しないことでこのスイッチング素子における高速スイ
ッチングを可能にすると共に、このスイッチング素子が
過熱異常状態となる前にスイッチング素子のスイッチン
グ動作を停止させる保護回路とを備えたことを特徴とし
ている。これによれば、例えば、高速スイッチングが要
求されるＣＰＵ等に対して、出力電圧を供給することが
可能となる。
力電圧を変換して高電流状態で電圧を出力する電圧変換
装置であって、入力電圧に対してオン/オフを高速に繰
り返して電圧を出力するスイッチング素子と、このスイ
ッチング素子のオン/オフを制御するコントローラと、
スイッチング素子のゲートラインに直列に抵抗成分を配
置しないことでこのスイッチング素子における高速スイ
ッチングを可能にすると共に、このスイッチング素子が
過熱異常状態となる前にスイッチング素子のスイッチン
グ動作を停止させる保護回路とを備えたことを特徴とし
ている。これによれば、例えば、高速スイッチングが要
求されるＣＰＵ等に対して、出力電圧を供給することが
可能となる。
【００１９】
【発明の実施の形態】◎ 実施の形態１ 以下、添付図面に示す実施の形態に基づいて本発明を詳
細に説明する。図１は、本実施の形態が適用されたＤＣ
/ＤＣコンバータの回路構成を説明するための図であ
る。電圧変換装置であるＤＣ/ＤＣコンバータは、例え
ば、ノート型のパーソナルコンピュータ(ノートＰＣ)等
のＣＰＵに対して供給すべき電圧を変換する装置(回路)
として機能している。このＣＰＵでは負荷電流が大き
く、本実施の形態におけるＤＣ/ＤＣコンバータには、
非常に大きな電流が流れる点に特徴がある。更に、ＣＰ
Ｕに対して電力を供給するために、ＤＣ/ＤＣコンバー
タに用いられるスイッチング素子は、高周波数(例えば
３００ＫＨｚ以上)の高速スイッチングに適応できる必
要がある。
細に説明する。図１は、本実施の形態が適用されたＤＣ
/ＤＣコンバータの回路構成を説明するための図であ
る。電圧変換装置であるＤＣ/ＤＣコンバータは、例え
ば、ノート型のパーソナルコンピュータ(ノートＰＣ)等
のＣＰＵに対して供給すべき電圧を変換する装置(回路)
として機能している。このＣＰＵでは負荷電流が大き
く、本実施の形態におけるＤＣ/ＤＣコンバータには、
非常に大きな電流が流れる点に特徴がある。更に、ＣＰ
Ｕに対して電力を供給するために、ＤＣ/ＤＣコンバー
タに用いられるスイッチング素子は、高周波数(例えば
３００ＫＨｚ以上)の高速スイッチングに適応できる必
要がある。
【００２０】本実施の形態では、入力電圧(Ｖin)１１と
して、例えばＡＣアダプタ(図示せず)からＤＣ１６Ｖ、
電池電源(図示せず)に接続された場合には、ＤＣ１０Ｖ
程度が供給されている。また、変換後の出力電圧(Ｖou
t)１８には、下流側のＣＰＵ(図示せず)に対してＤＣ約
１.６Ｖの直流電圧が約１６Ａ〜２０Ａの高電流にて供
給できるように構成されている。図１に示す回路構成で
は、ＤＣ/ＤＣコンバータに対する入力キャパシタとし
て機能する入力コンデンサ(Ｃin)１２、ハイサイドＦＥ
Ｔである第１ＦＥＴ(ＦＥＴ１)２１を有する、半導体モ
ジュールとしての保護回路付きＦＥＴ２０、ローサイド
ＦＥＴである第２ＦＥＴ(ＦＥＴ２)１４、保護回路付き
ＦＥＴ２０と第２ＦＥＴ１４を制御するＰＷＭコントロ
ーラ１５、コイル(Ｌ１)１６、平滑化のための出力コン
デンサ(Ｃout)１７が設けられている。
して、例えばＡＣアダプタ(図示せず)からＤＣ１６Ｖ、
電池電源(図示せず)に接続された場合には、ＤＣ１０Ｖ
程度が供給されている。また、変換後の出力電圧(Ｖou
t)１８には、下流側のＣＰＵ(図示せず)に対してＤＣ約
１.６Ｖの直流電圧が約１６Ａ〜２０Ａの高電流にて供
給できるように構成されている。図１に示す回路構成で
は、ＤＣ/ＤＣコンバータに対する入力キャパシタとし
て機能する入力コンデンサ(Ｃin)１２、ハイサイドＦＥ
Ｔである第１ＦＥＴ(ＦＥＴ１)２１を有する、半導体モ
ジュールとしての保護回路付きＦＥＴ２０、ローサイド
ＦＥＴである第２ＦＥＴ(ＦＥＴ２)１４、保護回路付き
ＦＥＴ２０と第２ＦＥＴ１４を制御するＰＷＭコントロ
ーラ１５、コイル(Ｌ１)１６、平滑化のための出力コン
デンサ(Ｃout)１７が設けられている。
【００２１】入力コンデンサ(Ｃin)１２は、入力ライン
のところに交流電流が流れるのを防ぎ、同期整流時の効
率を上げるために設けられている。また、ＰＷＭコント
ローラ１５は、例えばノートＰＣの電源スイッチがオン
されたときにアクティブとなるように構成されている。
このＰＷＭコントローラ１５は、第１ＦＥＴ２１のオン
/オフの比を変えて出力電圧を制御している。第１ＦＥ
Ｔ２１がオンのときには、負荷に対して出力電圧(Ｖou
t)１８の電力を供給すると同時に、電力をコイル(Ｌ１)
１６に蓄積する。第１ＦＥＴ２１がオフになり、第２Ｆ
ＥＴ１４がオンになったとき、コイル(Ｌ１)１６に蓄積
された電力が負荷に供給される。
のところに交流電流が流れるのを防ぎ、同期整流時の効
率を上げるために設けられている。また、ＰＷＭコント
ローラ１５は、例えばノートＰＣの電源スイッチがオン
されたときにアクティブとなるように構成されている。
このＰＷＭコントローラ１５は、第１ＦＥＴ２１のオン
/オフの比を変えて出力電圧を制御している。第１ＦＥ
Ｔ２１がオンのときには、負荷に対して出力電圧(Ｖou
t)１８の電力を供給すると同時に、電力をコイル(Ｌ１)
１６に蓄積する。第１ＦＥＴ２１がオフになり、第２Ｆ
ＥＴ１４がオンになったとき、コイル(Ｌ１)１６に蓄積
された電力が負荷に供給される。
【００２２】この保護回路付きＦＥＴ２０には、ドレイ
ン端子２２、ゲート端子２３、およびソース端子２４を
有するＮチャンネルタイプのハイサイドスイッチングＦ
ＥＴである第１ＦＥＴ２１と、この第１ＦＥＴ２１のド
レイン端子２２に加わっている電圧を動作電源として、
ゲート端子２３のラインとソース端子２４のラインとを
過熱異常時に短絡させる保護回路３０とが設けられてい
る。本実施の形態では、この第１ＦＥＴ２１と保護回路
３０とが一体となって構成され、即ち、１つのパッケー
ジとしてＦＥＴに保護回路３０が内蔵されて、保護回路
付きＦＥＴ２０を構成している。
ン端子２２、ゲート端子２３、およびソース端子２４を
有するＮチャンネルタイプのハイサイドスイッチングＦ
ＥＴである第１ＦＥＴ２１と、この第１ＦＥＴ２１のド
レイン端子２２に加わっている電圧を動作電源として、
ゲート端子２３のラインとソース端子２４のラインとを
過熱異常時に短絡させる保護回路３０とが設けられてい
る。本実施の形態では、この第１ＦＥＴ２１と保護回路
３０とが一体となって構成され、即ち、１つのパッケー
ジとしてＦＥＴに保護回路３０が内蔵されて、保護回路
付きＦＥＴ２０を構成している。
【００２３】図２は、保護回路付きＦＥＴ２０に内蔵さ
れる保護回路３０の第１の例を示す図である。図２に示
す保護回路３０では、正特性サーミスタであるＰＴＣサ
ーミスタ(ＰＴＣ１)３１、第１抵抗(Ｒ１)３２、第１ト
ランジスタ(ＴＲ１)３３、第２トランジスタ(ＴＲ２)３
４、第３トランジスタ(ＴＲ３)３５を備えており、第２
トランジスタ(ＴＲ２)３４のコレクタと第１トランジス
タ(ＴＲ１)３３のベースとはライン３６によって接続さ
れている。この保護回路３０は、第１ＦＥＴ２１のドレ
イン側(ドレイン端子２２のライン)に加わっている電圧
を動作電源としている。このＰＴＣサーミスタ(ＰＴＣ
１)３１は、チタン酸バリウムなどの燒結体からなり、
温度上昇によって電気抵抗値が上昇するものであり、第
１ＦＥＴ２１と同一のパッケージで形成されることか
ら、第１ＦＥＴ２１の温度上昇によって電気抵抗値が上
昇するように構成されている。また、第３トランジスタ
(ＴＲ３)３５のコレクタは第１ＦＥＴ２１のゲート端子
２３に接続され、第３トランジスタ(ＴＲ３)３５のエミ
ッタは第１ＦＥＴ２１のソース端子２４に接続されてい
る。
れる保護回路３０の第１の例を示す図である。図２に示
す保護回路３０では、正特性サーミスタであるＰＴＣサ
ーミスタ(ＰＴＣ１)３１、第１抵抗(Ｒ１)３２、第１ト
ランジスタ(ＴＲ１)３３、第２トランジスタ(ＴＲ２)３
４、第３トランジスタ(ＴＲ３)３５を備えており、第２
トランジスタ(ＴＲ２)３４のコレクタと第１トランジス
タ(ＴＲ１)３３のベースとはライン３６によって接続さ
れている。この保護回路３０は、第１ＦＥＴ２１のドレ
イン側(ドレイン端子２２のライン)に加わっている電圧
を動作電源としている。このＰＴＣサーミスタ(ＰＴＣ
１)３１は、チタン酸バリウムなどの燒結体からなり、
温度上昇によって電気抵抗値が上昇するものであり、第
１ＦＥＴ２１と同一のパッケージで形成されることか
ら、第１ＦＥＴ２１の温度上昇によって電気抵抗値が上
昇するように構成されている。また、第３トランジスタ
(ＴＲ３)３５のコレクタは第１ＦＥＴ２１のゲート端子
２３に接続され、第３トランジスタ(ＴＲ３)３５のエミ
ッタは第１ＦＥＴ２１のソース端子２４に接続されてい
る。
【００２４】今、第１ＦＥＴ２１が高温になるとＰＴＣ
サーミスタ(ＰＴＣ１)３１の抵抗値が大きくなり、例え
ば、温度が１２０℃以上となって第１抵抗(Ｒ１)３２に
比べてＰＴＣサーミスタ(ＰＴＣ１)３１の両端の電圧が
大きく(例えば０.６Ｖ以上)なると、第１トランジスタ
(ＴＲ１)３３がオンとなる。この第１トランジスタ(Ｔ
Ｒ１)３３がオンになると、第２トランジスタ(ＴＲ２)
３４がオンとなり、この第２トランジスタ(ＴＲ２)３４
がオンになると、第３トランジスタ(ＴＲ３)３５がオン
となる。この第３トランジスタ(ＴＲ３)３５がオンにな
ると、結果として第１ＦＥＴ２１のゲート端子２３側と
ソース端子２４側が短絡される。この短絡によって、第
１ＦＥＴ２１のスイッチング動作が停止される。第２ト
ランジスタ(ＴＲ２)３４のコレクタと第１トランジスタ
(ＴＲ１)３３のベースとはライン３６によって接続され
ていることから、一度、第１トランジスタ(ＴＲ１)３３
がオンすると、この状態は保持され続ける。但し、異常
時にこの保護回路３０が正常に働き始めるのは、スイッ
チングを行っている第１ＦＥＴ２１のソースがＧＮＤレ
ベルになってからである。
サーミスタ(ＰＴＣ１)３１の抵抗値が大きくなり、例え
ば、温度が１２０℃以上となって第１抵抗(Ｒ１)３２に
比べてＰＴＣサーミスタ(ＰＴＣ１)３１の両端の電圧が
大きく(例えば０.６Ｖ以上)なると、第１トランジスタ
(ＴＲ１)３３がオンとなる。この第１トランジスタ(Ｔ
Ｒ１)３３がオンになると、第２トランジスタ(ＴＲ２)
３４がオンとなり、この第２トランジスタ(ＴＲ２)３４
がオンになると、第３トランジスタ(ＴＲ３)３５がオン
となる。この第３トランジスタ(ＴＲ３)３５がオンにな
ると、結果として第１ＦＥＴ２１のゲート端子２３側と
ソース端子２４側が短絡される。この短絡によって、第
１ＦＥＴ２１のスイッチング動作が停止される。第２ト
ランジスタ(ＴＲ２)３４のコレクタと第１トランジスタ
(ＴＲ１)３３のベースとはライン３６によって接続され
ていることから、一度、第１トランジスタ(ＴＲ１)３３
がオンすると、この状態は保持され続ける。但し、異常
時にこの保護回路３０が正常に働き始めるのは、スイッ
チングを行っている第１ＦＥＴ２１のソースがＧＮＤレ
ベルになってからである。
【００２５】図３(ａ),(ｂ)は、保護回路３０の動作を
示すタイミングチャートであり、図３(ａ)は正常時であ
る通常動作のタイミングを示し、図３(ｂ)は第１ＦＥＴ
２１の発熱時である異常動作のタイミングを示してい
る。図３(ａ),(ｂ)に示すそれぞれの横軸は時間軸であ
り、縦軸は第１ＦＥＴ２１におけるソース電圧の出力を
示している。図３(ａ)に示すように、正常時である通常
動作では、第１ＦＥＴ２１のスイッチング動作に同期し
て、第１ＦＥＴ２１のソース電圧には入力電圧(Ｖin)１
１と同位の電圧が出力される。図３(ｂ)の異常動作時で
は、第１ＦＥＴ２１がオンしている間(第１ＦＥＴ２１
のソース電圧がＶinの間)は、ＰＴＣサーミスタ(ＰＴＣ
１)３１が高温を検知しても保護回路３０は動作しな
い。第１ＦＥＴ２１がオフし、第２ＦＥＴ１４がオンす
ると、保護回路３０が動作を始め、第１ＦＥＴ２１によ
るスイッチング動作が停止される。この第１ＦＥＴ２１
の停止によってＤＣ/ＤＣコンバータの出力は低下を始
めるので、予め決められた電圧を下回るとＰＷＭコント
ローラ１５が低電圧保護回路(図示せず)を動作させて自
らをシャットダウンさせる。この結果、ハイサイドＦＥ
Ｔである第１ＦＥＴ２１およびローサードＦＥＴである
第２ＦＥＴ１４が決められた一定以上の温度になること
がない。
示すタイミングチャートであり、図３(ａ)は正常時であ
る通常動作のタイミングを示し、図３(ｂ)は第１ＦＥＴ
２１の発熱時である異常動作のタイミングを示してい
る。図３(ａ),(ｂ)に示すそれぞれの横軸は時間軸であ
り、縦軸は第１ＦＥＴ２１におけるソース電圧の出力を
示している。図３(ａ)に示すように、正常時である通常
動作では、第１ＦＥＴ２１のスイッチング動作に同期し
て、第１ＦＥＴ２１のソース電圧には入力電圧(Ｖin)１
１と同位の電圧が出力される。図３(ｂ)の異常動作時で
は、第１ＦＥＴ２１がオンしている間(第１ＦＥＴ２１
のソース電圧がＶinの間)は、ＰＴＣサーミスタ(ＰＴＣ
１)３１が高温を検知しても保護回路３０は動作しな
い。第１ＦＥＴ２１がオフし、第２ＦＥＴ１４がオンす
ると、保護回路３０が動作を始め、第１ＦＥＴ２１によ
るスイッチング動作が停止される。この第１ＦＥＴ２１
の停止によってＤＣ/ＤＣコンバータの出力は低下を始
めるので、予め決められた電圧を下回るとＰＷＭコント
ローラ１５が低電圧保護回路(図示せず)を動作させて自
らをシャットダウンさせる。この結果、ハイサイドＦＥ
Ｔである第１ＦＥＴ２１およびローサードＦＥＴである
第２ＦＥＴ１４が決められた一定以上の温度になること
がない。
【００２６】図４は、保護回路付きＦＥＴ２０に内蔵さ
れる保護回路３０の第２の例を示す図である。尚、図２
に示した構成要素と同一の構成要素については、同様な
符号を付し、ここでは詳細な説明を省略する。以下も同
様である。図２に示す保護回路３０の第１の例では、ラ
イン３６を設け、一度、第１トランジスタ(ＴＲ１)３３
がオンすると、この状態を保持するように構成してお
り、この保持機能を達成するために、第２トランジスタ
(ＴＲ２)３４、第３トランジスタ(ＴＲ３)３５等を設け
ている。図４に示す保護回路３０の第２の例では、この
ような特別な保持機構を設けていない点に特徴がある。
れる保護回路３０の第２の例を示す図である。尚、図２
に示した構成要素と同一の構成要素については、同様な
符号を付し、ここでは詳細な説明を省略する。以下も同
様である。図２に示す保護回路３０の第１の例では、ラ
イン３６を設け、一度、第１トランジスタ(ＴＲ１)３３
がオンすると、この状態を保持するように構成してお
り、この保持機能を達成するために、第２トランジスタ
(ＴＲ２)３４、第３トランジスタ(ＴＲ３)３５等を設け
ている。図４に示す保護回路３０の第２の例では、この
ような特別な保持機構を設けていない点に特徴がある。
【００２７】図４に示す例では、まず、図２で説明した
ものと同様に、第１ＦＥＴ２１が高温になるとＰＴＣサ
ーミスタ(ＰＴＣ１)３１の抵抗値が大きくなり、第１ト
ランジスタ(ＴＲ１)３３がオンとなる。この第１トラン
ジスタ(ＴＲ１)３３のオンによって、第１ＦＥＴ２１の
ゲート端子２３側とソース端子２４側が短絡され、第１
ＦＥＴ２１のスイッチング動作が停止される。その後、
ＰＴＣサーミスタ(ＰＴＣ１)３１が低温になるまで、ゲ
ート端子２３側とソース端子２４側との短絡が維持され
てＤＣ/ＤＣコンバータの出力はダウンするが、ＰＴＣ
サーミスタ(ＰＴＣ１)３１の温度ヒステリシスによっ
て、短絡が解除されるまでに一定時間が確保される。こ
の一定時間の間に第１ＦＥＴ２１の過熱状態も解除され
るような温度ヒステリシス特性を有するＰＴＣサーミス
タ(ＰＴＣ１)３１を設ければ、第１ＦＥＴ２１の過熱に
よる発煙等の問題を解決することが可能である。また、
この第２の例によれば、保護回路３０の構成を簡略化す
ることができ、保護回路付きＦＥＴ２０のコストダウン
を図ることが可能となる。
ものと同様に、第１ＦＥＴ２１が高温になるとＰＴＣサ
ーミスタ(ＰＴＣ１)３１の抵抗値が大きくなり、第１ト
ランジスタ(ＴＲ１)３３がオンとなる。この第１トラン
ジスタ(ＴＲ１)３３のオンによって、第１ＦＥＴ２１の
ゲート端子２３側とソース端子２４側が短絡され、第１
ＦＥＴ２１のスイッチング動作が停止される。その後、
ＰＴＣサーミスタ(ＰＴＣ１)３１が低温になるまで、ゲ
ート端子２３側とソース端子２４側との短絡が維持され
てＤＣ/ＤＣコンバータの出力はダウンするが、ＰＴＣ
サーミスタ(ＰＴＣ１)３１の温度ヒステリシスによっ
て、短絡が解除されるまでに一定時間が確保される。こ
の一定時間の間に第１ＦＥＴ２１の過熱状態も解除され
るような温度ヒステリシス特性を有するＰＴＣサーミス
タ(ＰＴＣ１)３１を設ければ、第１ＦＥＴ２１の過熱に
よる発煙等の問題を解決することが可能である。また、
この第２の例によれば、保護回路３０の構成を簡略化す
ることができ、保護回路付きＦＥＴ２０のコストダウン
を図ることが可能となる。
【００２８】図５は、保護回路付きＦＥＴ２０に内蔵さ
れる保護回路３０の第３の例を示す図である。ここで
は、図４に示したＰＴＣサーミスタ(ＰＴＣ１)３１の代
わりに、温度上昇に応じて電気抵抗値が減少するＮＴＣ
(Negative Temperature Coefficient)サーミスタ(ＮＴ
Ｃ)３７を設けている。通常の状態では、第１ＦＥＴ２
１の温度が低く、ＮＴＣサーミスタ(ＮＴＣ)３７の抵抗
値が抵抗３８よりも大きい。第１ＦＥＴ２１が高温にな
ると、ＮＴＣサーミスタ(ＮＴＣ)３７の抵抗値が減少
し、このＮＴＣサーミスタ(ＮＴＣ)３７に比べて抵抗３
８の両端の電圧が大きく(例えば０.６Ｖ以上)なる。こ
れによって、第１トランジスタ(ＴＲ１)３３がオンとな
り、第１ＦＥＴ２１のゲート端子２３側とソース端子２
４側が短絡され、第１ＦＥＴ２１のスイッチング動作が
停止される。その後、ＮＴＣサーミスタ(ＮＴＣ)３７が
低温になるまでＤＣ/ＤＣコンバータの出力はダウンす
るが、ＮＴＣサーミスタ(ＮＴＣ)３７の温度ヒステリシ
スによって短絡が解除されるまでに一定時間が確保され
る。この一定時間の間に第１ＦＥＴ２１の過熱状態も解
除されれば、第１ＦＥＴ２１の過熱による発煙等の問題
を防ぐことができる。
れる保護回路３０の第３の例を示す図である。ここで
は、図４に示したＰＴＣサーミスタ(ＰＴＣ１)３１の代
わりに、温度上昇に応じて電気抵抗値が減少するＮＴＣ
(Negative Temperature Coefficient)サーミスタ(ＮＴ
Ｃ)３７を設けている。通常の状態では、第１ＦＥＴ２
１の温度が低く、ＮＴＣサーミスタ(ＮＴＣ)３７の抵抗
値が抵抗３８よりも大きい。第１ＦＥＴ２１が高温にな
ると、ＮＴＣサーミスタ(ＮＴＣ)３７の抵抗値が減少
し、このＮＴＣサーミスタ(ＮＴＣ)３７に比べて抵抗３
８の両端の電圧が大きく(例えば０.６Ｖ以上)なる。こ
れによって、第１トランジスタ(ＴＲ１)３３がオンとな
り、第１ＦＥＴ２１のゲート端子２３側とソース端子２
４側が短絡され、第１ＦＥＴ２１のスイッチング動作が
停止される。その後、ＮＴＣサーミスタ(ＮＴＣ)３７が
低温になるまでＤＣ/ＤＣコンバータの出力はダウンす
るが、ＮＴＣサーミスタ(ＮＴＣ)３７の温度ヒステリシ
スによって短絡が解除されるまでに一定時間が確保され
る。この一定時間の間に第１ＦＥＴ２１の過熱状態も解
除されれば、第１ＦＥＴ２１の過熱による発煙等の問題
を防ぐことができる。
【００２９】図６は、保護回路付きＦＥＴ２０に内蔵さ
れる保護回路３０の第４の例を示す図である。ここで
は、図５に示したＮＴＣサーミスタ(ＮＴＣ)３７等の温
度センサを使用する代わりに、複数のダイオード３９を
設け、このダイオード３９の温度特性(温度が上昇する
と順方向の電圧値Ｖfが小さくなる特性)を用いている。
ここでは、ダイオード３９が１つだけでは不十分である
ことから、３つのダイオード３９を設けている。この図
６の構成によれば、図５と同様に、第１ＦＥＴ２１の温
度上昇によってＤＣ/ＤＣコンバータの出力をダウンさ
せることが可能となり、第１ＦＥＴ２１の過熱状態によ
るトラブルを回避することが可能である。尚、図示しな
いが、同様に、バイポーラ・トランジスタの温度依存性
(温度が上がるとベース・エミッタ間電圧Ｖbeが小さく
なる特性)を利用して実現することも可能である。
れる保護回路３０の第４の例を示す図である。ここで
は、図５に示したＮＴＣサーミスタ(ＮＴＣ)３７等の温
度センサを使用する代わりに、複数のダイオード３９を
設け、このダイオード３９の温度特性(温度が上昇する
と順方向の電圧値Ｖfが小さくなる特性)を用いている。
ここでは、ダイオード３９が１つだけでは不十分である
ことから、３つのダイオード３９を設けている。この図
６の構成によれば、図５と同様に、第１ＦＥＴ２１の温
度上昇によってＤＣ/ＤＣコンバータの出力をダウンさ
せることが可能となり、第１ＦＥＴ２１の過熱状態によ
るトラブルを回避することが可能である。尚、図示しな
いが、同様に、バイポーラ・トランジスタの温度依存性
(温度が上がるとベース・エミッタ間電圧Ｖbeが小さく
なる特性)を利用して実現することも可能である。
【００３０】以上説明したように、本実施の形態によれ
ば、第１ＦＥＴ２１の３端子(ドレイン端子２２、ゲー
ト端子２３、ソース端子２４)だけでＭＯＳＦＥＴの温
度保護機能を実現することが可能である。また、単体の
ＭＯＳＦＥＴに対して内蔵して保護回路３０を設け、従
来におけるＭＯＳＦＥＴの共用として保護回路付きＦＥ
Ｔ２０を適用させることが可能である。その結果、例え
ば、当初設計の段階では保護機能なしでＦＥＴを設け、
過熱問題が生じる時点で本実施の形態における保護回路
付きＦＥＴ２０に置き換えて用いる等、設計の自由度を
増すことができる。
ば、第１ＦＥＴ２１の３端子(ドレイン端子２２、ゲー
ト端子２３、ソース端子２４)だけでＭＯＳＦＥＴの温
度保護機能を実現することが可能である。また、単体の
ＭＯＳＦＥＴに対して内蔵して保護回路３０を設け、従
来におけるＭＯＳＦＥＴの共用として保護回路付きＦＥ
Ｔ２０を適用させることが可能である。その結果、例え
ば、当初設計の段階では保護機能なしでＦＥＴを設け、
過熱問題が生じる時点で本実施の形態における保護回路
付きＦＥＴ２０に置き換えて用いる等、設計の自由度を
増すことができる。
【００３１】◎ 実施の形態２ 実施の形態１では、Ｎチャンネル１素子入りのデバイス
に保護回路３０を設けたが、実施の形態２では、Ｎチャ
ンネル２素子入りのデバイスに適用して保護回路を設け
た点に特徴がある。尚、実施の形態１と同様の構成要素
については、同様の符号を用い、ここではその詳細な説
明を省略する。
に保護回路３０を設けたが、実施の形態２では、Ｎチャ
ンネル２素子入りのデバイスに適用して保護回路を設け
た点に特徴がある。尚、実施の形態１と同様の構成要素
については、同様の符号を用い、ここではその詳細な説
明を省略する。
【００３２】図７は、実施の形態２におけるＤＣ/ＤＣ
コンバータの回路構成を説明するための図である。ここ
では、ＮチャンネルタイプのハイサイドスイッチングＦ
ＥＴである第１ＦＥＴ２１とＮチャンネルタイプのロー
サイドスイッチングＦＥＴである第２ＦＥＴ１４とを１
つのパッケージングによるデバイスとして構成してお
り、その内部に保護回路４１を設けて、半導体モジュー
ルである保護回路付き２素子ＦＥＴ４０を構成してい
る。この保護回路付き２素子ＦＥＴ４０も、実施の形態
１と同様に、ＰＷＭコントローラ１５によって制御さ
れ、例えばＣＰＵ等の大電流化に対して高速スイッチン
グを実現している。
コンバータの回路構成を説明するための図である。ここ
では、ＮチャンネルタイプのハイサイドスイッチングＦ
ＥＴである第１ＦＥＴ２１とＮチャンネルタイプのロー
サイドスイッチングＦＥＴである第２ＦＥＴ１４とを１
つのパッケージングによるデバイスとして構成してお
り、その内部に保護回路４１を設けて、半導体モジュー
ルである保護回路付き２素子ＦＥＴ４０を構成してい
る。この保護回路付き２素子ＦＥＴ４０も、実施の形態
１と同様に、ＰＷＭコントローラ１５によって制御さ
れ、例えばＣＰＵ等の大電流化に対して高速スイッチン
グを実現している。
【００３３】図８は、保護回路付き２素子ＦＥＴ４０の
第１の例を示す図である。この保護回路付き２素子ＦＥ
Ｔ４０には、第１ＦＥＴ２１と第２ＦＥＴ１４とがパッ
ケージングされていることから、それぞれ２つずつの端
子(ゲート、ソース、ドレイン)を備えているが、ＧＮＤ
側のＦＥＴではない第１ＦＥＴ２１の端子であるドレイ
ン端子２２、ゲート端子２３、ソース端子２４に接続さ
せて保護回路４１を設けている。この保護回路４１の構
成は、図２にて説明した保護回路３０の第１の例と同様
な構成となっている。即ち、第１ＦＥＴ２１および第２
ＦＥＴ１４の過熱状態によってＰＴＣサーミスタ(ＰＴ
Ｃ１)３１の抵抗値を上昇させ、第１トランジスタ(ＴＲ
１)３３、第２トランジスタ(ＴＲ２)３４、第３トラン
ジスタ(ＴＲ３)３５をそれぞれオンさせる。この第３ト
ランジスタ(ＴＲ３)３５のオンによって、第１ＦＥＴ２
１のゲート端子２３側とソース端子２４側が短絡され、
第１ＦＥＴ２１のスイッチング動作が停止される。これ
によって過熱保護を図ることが可能である。また、図２
と同様に、プロテクション機構を備えており、ライン３
６によって第１トランジスタ(ＴＲ１)３３のオン状態が
維持される。
第１の例を示す図である。この保護回路付き２素子ＦＥ
Ｔ４０には、第１ＦＥＴ２１と第２ＦＥＴ１４とがパッ
ケージングされていることから、それぞれ２つずつの端
子(ゲート、ソース、ドレイン)を備えているが、ＧＮＤ
側のＦＥＴではない第１ＦＥＴ２１の端子であるドレイ
ン端子２２、ゲート端子２３、ソース端子２４に接続さ
せて保護回路４１を設けている。この保護回路４１の構
成は、図２にて説明した保護回路３０の第１の例と同様
な構成となっている。即ち、第１ＦＥＴ２１および第２
ＦＥＴ１４の過熱状態によってＰＴＣサーミスタ(ＰＴ
Ｃ１)３１の抵抗値を上昇させ、第１トランジスタ(ＴＲ
１)３３、第２トランジスタ(ＴＲ２)３４、第３トラン
ジスタ(ＴＲ３)３５をそれぞれオンさせる。この第３ト
ランジスタ(ＴＲ３)３５のオンによって、第１ＦＥＴ２
１のゲート端子２３側とソース端子２４側が短絡され、
第１ＦＥＴ２１のスイッチング動作が停止される。これ
によって過熱保護を図ることが可能である。また、図２
と同様に、プロテクション機構を備えており、ライン３
６によって第１トランジスタ(ＴＲ１)３３のオン状態が
維持される。
【００３４】図９は、保護回路付き２素子ＦＥＴ４０の
第２の例を示す図である。この保護回路付き２素子ＦＥ
Ｔ４０に設けられた保護回路４１は、図４にて説明した
保護回路３０の第２の例と同様な構成となっている。即
ち、第１ＦＥＴ２１および第２ＦＥＴ１４が高温になる
とＰＴＣサーミスタ(ＰＴＣ１)３１の抵抗値が大きくな
り、第１トランジスタ(ＴＲ１)３３がオンとなる。この
第１トランジスタ(ＴＲ１)３３のオンによって、第１Ｆ
ＥＴ２１のゲート端子２３側とソース端子２４側が短絡
され、第１ＦＥＴ２１のスイッチング動作が停止され
る。その後、ＰＴＣサーミスタ(ＰＴＣ１)３１が低温に
なるまで、ゲート端子２３側とソース端子２４側との短
絡が維持されてＤＣ/ＤＣコンバータの出力はダウンす
る。このように、図９に示す第２の例では、図８におけ
るライン３６、第２トランジスタ(ＴＲ２)３４、第３ト
ランジスタ(ＴＲ３)３５等からなる保護を維持するため
の特別なプロテクション機構を設けずに、ＰＴＣサーミ
スタ(ＰＴＣ１)３１の温度ヒステリシスを利用し、回復
における時間を確保して保護を図るものである。これに
よって、構成を簡略化し、デバイスの単価を下げること
が可能である。
第２の例を示す図である。この保護回路付き２素子ＦＥ
Ｔ４０に設けられた保護回路４１は、図４にて説明した
保護回路３０の第２の例と同様な構成となっている。即
ち、第１ＦＥＴ２１および第２ＦＥＴ１４が高温になる
とＰＴＣサーミスタ(ＰＴＣ１)３１の抵抗値が大きくな
り、第１トランジスタ(ＴＲ１)３３がオンとなる。この
第１トランジスタ(ＴＲ１)３３のオンによって、第１Ｆ
ＥＴ２１のゲート端子２３側とソース端子２４側が短絡
され、第１ＦＥＴ２１のスイッチング動作が停止され
る。その後、ＰＴＣサーミスタ(ＰＴＣ１)３１が低温に
なるまで、ゲート端子２３側とソース端子２４側との短
絡が維持されてＤＣ/ＤＣコンバータの出力はダウンす
る。このように、図９に示す第２の例では、図８におけ
るライン３６、第２トランジスタ(ＴＲ２)３４、第３ト
ランジスタ(ＴＲ３)３５等からなる保護を維持するため
の特別なプロテクション機構を設けずに、ＰＴＣサーミ
スタ(ＰＴＣ１)３１の温度ヒステリシスを利用し、回復
における時間を確保して保護を図るものである。これに
よって、構成を簡略化し、デバイスの単価を下げること
が可能である。
【００３５】このように、実施の形態２では、第１ＦＥ
Ｔ２１および第２ＦＥＴ１４を含むＮチャンネル２素子
入りのデバイスに、過熱時の保護回路４１を内蔵させて
保護回路付き２素子ＦＥＴ４０を構成している。これに
よって、第１ＦＥＴ２１のみならず第２ＦＥＴ１４に近
接した状態で保護回路４１を設けることが可能となり、
これらの過熱状態に対して適切に対応することができ
る。
Ｔ２１および第２ＦＥＴ１４を含むＮチャンネル２素子
入りのデバイスに、過熱時の保護回路４１を内蔵させて
保護回路付き２素子ＦＥＴ４０を構成している。これに
よって、第１ＦＥＴ２１のみならず第２ＦＥＴ１４に近
接した状態で保護回路４１を設けることが可能となり、
これらの過熱状態に対して適切に対応することができ
る。
【００３６】以上、詳述したように、本実施の形態(実
施の形態１および２)によれば、保護回路３０,４１を働
かせるための電源はドレイン端子２２側からとり、保護
回路３０,４１の動作は、ゲート端子２３側とソース端
子２４側とを短絡させるように構成した。これによっ
て、保護回路３０,４１に必要な信号は、ソース、ゲー
ト、ドレインのみとなり、ＦＥＴのパッケージに保護回
路３０,４１を内蔵させることが可能となる。このよう
にＦＥＴのパッケージに保護回路３０,４１を内蔵させ
ることで、ＦＥＴの温度上昇を適切に把握することがで
き、また、従来の保護回路２２０における配置の問題に
対処できる。更に、保護回路３０,４１を内蔵すること
で、回路面積を縮小化することができ、コストメリット
が期待できる。また更に、ソース、ゲート、ドレイン信
号だけを利用して過熱保護回路を実現することで、将
来、インテリジェントＭＯＳＦＥＴなどの形態で、ＦＥ
Ｔのパッケージにインテグレートすることが可能とな
る。
施の形態１および２)によれば、保護回路３０,４１を働
かせるための電源はドレイン端子２２側からとり、保護
回路３０,４１の動作は、ゲート端子２３側とソース端
子２４側とを短絡させるように構成した。これによっ
て、保護回路３０,４１に必要な信号は、ソース、ゲー
ト、ドレインのみとなり、ＦＥＴのパッケージに保護回
路３０,４１を内蔵させることが可能となる。このよう
にＦＥＴのパッケージに保護回路３０,４１を内蔵させ
ることで、ＦＥＴの温度上昇を適切に把握することがで
き、また、従来の保護回路２２０における配置の問題に
対処できる。更に、保護回路３０,４１を内蔵すること
で、回路面積を縮小化することができ、コストメリット
が期待できる。また更に、ソース、ゲート、ドレイン信
号だけを利用して過熱保護回路を実現することで、将
来、インテリジェントＭＯＳＦＥＴなどの形態で、ＦＥ
Ｔのパッケージにインテグレートすることが可能とな
る。
【００３７】また、本実施の形態では、保護回路３０,
４１を内蔵させる際に、ゲートラインに直列に抵抗やＦ
ＥＴを接続せず、即ち、ゲート端子２３側に余計な抵抗
成分が存在しないことから、第１ＦＥＴ２１による高速
スイッチングが可能となり、ＣＰＵ等への出力に用いら
れる高速スイッチングＦＥＴとして適用することができ
る。更に、ドレイン端子２２側から保護回路３０,４１
の電源を取ることで、一度、保護機能を働かせた後に、
その状態を保持(ラッチ)するように構成することも可能
となり、ＦＥＴの過熱状態に対する十分な対応を図るこ
とができる。
４１を内蔵させる際に、ゲートラインに直列に抵抗やＦ
ＥＴを接続せず、即ち、ゲート端子２３側に余計な抵抗
成分が存在しないことから、第１ＦＥＴ２１による高速
スイッチングが可能となり、ＣＰＵ等への出力に用いら
れる高速スイッチングＦＥＴとして適用することができ
る。更に、ドレイン端子２２側から保護回路３０,４１
の電源を取ることで、一度、保護機能を働かせた後に、
その状態を保持(ラッチ)するように構成することも可能
となり、ＦＥＴの過熱状態に対する十分な対応を図るこ
とができる。
【００３８】尚、本実施の形態では、保護回路３０,４
１をＦＥＴパッケージに内蔵する構成にて説明したが、
本実施の形態に示された技術は、別パッケージに保護回
路３０,４１を設ける場合にも適用できる。即ち、ＦＥ
Ｔに外付けの形態にて保護回路３０,４１を設け、この
保護回路３０,４１は、ゲート端子２３側のライン上に
抵抗成分を配置せずに、また、動作電源をドレイン端子
２２側から供給し、更に、ゲート端子２３側とソース端
子２４側とを短絡させることでＦＥＴのスイッチング動
作を停止させるように構成することが可能である。この
構成では、内蔵するタイプの有するスペースの削減や配
置問題の解決等には十分な解決が図れないものの、ＦＥ
Ｔにおける高速スイッチングを達成できると同時に、保
護回路３０,４１の回路規模を小さくすることができる
点で優れている。本発明は、ＦＥＴだけではなく、バイ
ポーラ・トランジスタ等の他のスイッチング素子を用い
ても実現可能である。
１をＦＥＴパッケージに内蔵する構成にて説明したが、
本実施の形態に示された技術は、別パッケージに保護回
路３０,４１を設ける場合にも適用できる。即ち、ＦＥ
Ｔに外付けの形態にて保護回路３０,４１を設け、この
保護回路３０,４１は、ゲート端子２３側のライン上に
抵抗成分を配置せずに、また、動作電源をドレイン端子
２２側から供給し、更に、ゲート端子２３側とソース端
子２４側とを短絡させることでＦＥＴのスイッチング動
作を停止させるように構成することが可能である。この
構成では、内蔵するタイプの有するスペースの削減や配
置問題の解決等には十分な解決が図れないものの、ＦＥ
Ｔにおける高速スイッチングを達成できると同時に、保
護回路３０,４１の回路規模を小さくすることができる
点で優れている。本発明は、ＦＥＴだけではなく、バイ
ポーラ・トランジスタ等の他のスイッチング素子を用い
ても実現可能である。
【００３９】
【発明の効果】このように、本発明によれば、スイッチ
ング素子に保護回路を内蔵することで、保護回路の配置
の問題を無くし、回路面積を縮小化することが可能とな
る。また、スイッチング素子のゲート端子に余計な抵抗
成分を設けることなく、スイッチング素子の過熱保護を
図ることが可能となり、高速スイッチングに適用させる
ことができる。更に、スイッチング素子に保護回路を内
蔵しない場合であっても、スイッチング素子の高速スイ
ッチングへの適応と過熱保護を図ることができる。
ング素子に保護回路を内蔵することで、保護回路の配置
の問題を無くし、回路面積を縮小化することが可能とな
る。また、スイッチング素子のゲート端子に余計な抵抗
成分を設けることなく、スイッチング素子の過熱保護を
図ることが可能となり、高速スイッチングに適用させる
ことができる。更に、スイッチング素子に保護回路を内
蔵しない場合であっても、スイッチング素子の高速スイ
ッチングへの適応と過熱保護を図ることができる。
【図１】 本実施の形態が適用されたＤＣ/ＤＣコンバ
ータの回路構成を説明するための図である。
ータの回路構成を説明するための図である。
【図２】 保護回路付きＦＥＴ２０に内蔵される保護回
路３０の第１の例を示す図である。
路３０の第１の例を示す図である。
【図３】 (ａ),(ｂ)は、保護回路３０の動作を示すタ
イミングチャートである。
イミングチャートである。
【図４】 保護回路付きＦＥＴ２０に内蔵される保護回
路３０の第２の例を示す図である。
路３０の第２の例を示す図である。
【図５】 保護回路付きＦＥＴ２０に内蔵される保護回
路３０の第３の例を示す図である。
路３０の第３の例を示す図である。
【図６】 保護回路付きＦＥＴ２０に内蔵される保護回
路３０の第４の例を示す図である。
路３０の第４の例を示す図である。
【図７】 実施の形態２におけるＤＣ/ＤＣコンバータ
の回路構成を説明するための図である。
の回路構成を説明するための図である。
【図８】 保護回路付き２素子ＦＥＴ４０の第１の例を
示す図である。
示す図である。
【図９】 保護回路付き２素子ＦＥＴ４０の第２の例を
示す図である。
示す図である。
【図１０】 従来における保護回路を用いたＤＣ/ＤＣ
コンバータの回路構成を示した図である。
コンバータの回路構成を示した図である。
１１…入力電圧(Ｖin)、１２…入力コンデンサ(Ｃin)、
１４…第２ＦＥＴ(ＦＥＴ２)、１５…ＰＷＭコントロー
ラ、１６…コイル(Ｌ１)、１７…出力コンデンサ(Ｃou
t)、１８…出力電圧(Ｖout)、２０…保護回路付きＦＥ
Ｔ、２１…第１ＦＥＴ(ＦＥＴ１)、２２…ドレイン端
子、２３…ゲート端子、２４…ソース端子、３０…保護
回路、３１…ＰＴＣサーミスタ(ＰＴＣ１)、３２…第１
抵抗(Ｒ１)、３３…第１トランジスタ(ＴＲ１)、３４…
第２トランジスタ(ＴＲ２)、３５…第３トランジスタ
(ＴＲ３)、３６…ライン、３７…ＮＴＣサーミスタ(Ｎ
ＴＣ)、３８…抵抗、３９…ダイオード、４０…保護回
路付き２素子ＦＥＴ、４１…保護回路
１４…第２ＦＥＴ(ＦＥＴ２)、１５…ＰＷＭコントロー
ラ、１６…コイル(Ｌ１)、１７…出力コンデンサ(Ｃou
t)、１８…出力電圧(Ｖout)、２０…保護回路付きＦＥ
Ｔ、２１…第１ＦＥＴ(ＦＥＴ１)、２２…ドレイン端
子、２３…ゲート端子、２４…ソース端子、３０…保護
回路、３１…ＰＴＣサーミスタ(ＰＴＣ１)、３２…第１
抵抗(Ｒ１)、３３…第１トランジスタ(ＴＲ１)、３４…
第２トランジスタ(ＴＲ２)、３５…第３トランジスタ
(ＴＲ３)、３６…ライン、３７…ＮＴＣサーミスタ(Ｎ
ＴＣ)、３８…抵抗、３９…ダイオード、４０…保護回
路付き２素子ＦＥＴ、４１…保護回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 中川 博 神奈川県大和市下鶴間1623番地14 日本ア イ・ビー・エム株式会社 大和事業所内 Ｆターム(参考） 5H730 AA20 BB13 BB57 DD04 EE08 EE10 EE14 FG05 XX04 XX19 XX26 XX38 XX43 5H740 BA12 BB07 BC06 JA23 MM08 5J055 AX02 AX15 AX47 AX64 AX65 BX16 CX07 CX19 DX13 DX22 DX56 EX02 EX11 EX24 EY01 EY04 EY05 EY10 EY12 EY17 EZ23 EZ51 FX06 FX07 FX13 FX18 FX31 FX33 GX01 GX04
Claims (18)
- 【請求項１】 スイッチング動作によって温度が上昇す
るスイッチング素子と、 前記スイッチング素子における第１の端子側からの電力
により動作し、当該スイッチング素子の温度上昇により
当該スイッチング素子における第２の端子側と第３の端
子側とを短絡させる保護回路と、を含むことを特徴とす
る半導体モジュール。 - 【請求項２】 前記保護回路は、前記第２の端子側と前
記第３の端子側との短絡を保持する機能を備えたことを
特徴とする請求項１記載の半導体モジュール。 - 【請求項３】 前記保護回路は、前記スイッチング素子
の温度上昇によって電気抵抗値が変化する温度センサを
備え、当該温度センサの有する温度ヒステリシスを利用
して、一定時間、前記第２の端子側と前記第３の端子側
との短絡を保持することを特徴とする請求項１記載の半
導体モジュール。 - 【請求項４】 前記スイッチング素子は、ハイサイドで
ある第１のスイッチング素子とローサイドである第２の
スイッチング素子とからなり、 前記保護回路は、前記第１のスイッチング素子における
前記第２の端子側と前記第３の端子側とを短絡させるこ
とを特徴とする請求項１記載の半導体モジュール。 - 【請求項５】 高速スイッチング動作が要求されるスイ
ッチング素子と、 前記スイッチング素子におけるゲートライン上に対して
直列に抵抗成分を持つ素子を配置しないことで当該スイ
ッチング素子における高速スイッチング動作を可能に
し、当該スイッチング素子における過熱状態によって当
該スイッチング素子におけるスイッチング動作を強制的
に停止させる保護回路と、を含むことを特徴とする半導
体モジュール。 - 【請求項６】 前記保護回路は、前記スイッチング素子
のソースラインと前記ゲートラインとを短絡させて当該
スイッチング素子のスイッチング動作を強制的に停止さ
せることを特徴とする請求項５記載の半導体モジュー
ル。 - 【請求項７】 前記保護回路は、自らが動作するための
電源を前記スイッチング素子におけるドレインラインか
ら取得することを特徴とする請求項５記載の半導体モジ
ュール。 - 【請求項８】 高速スイッチング動作が要求されるスイ
ッチング素子として機能する半導体モジュールであっ
て、 入力電源側に設けられるドレイン端子と、 ラインに対して直列に抵抗やＦＥＴ等の抵抗成分を有し
ないゲート端子と、 スイッチングされた電流を出力するソース端子とを備
え、 過熱異常温度に達する前に、前記ゲート端子のラインと
前記ソース端子のラインとが短絡されることを特徴とす
る半導体モジュール。 - 【請求項９】 温度上昇に伴い電気抵抗値が変化するセ
ンサと、当該センサにより前記ゲート端子のラインと前
記ソース端子のラインとを短絡させるトランジスタとを
備え、 前記センサと前記トランジスタの動作電源は、前記ドレ
イン端子のラインから供給されることを特徴とする請求
項８記載の半導体モジュール。 - 【請求項１０】 電界効果トランジスタを過熱状態から
保護するための保護回路であって、 前記電界効果トランジスタのドレインに連結して自らを
動作させる電源を得る電源入力手段と、 前記電界効果トランジスタが所定の温度に達した場合に
動作するスイッチング手段と、 前記スイッチング手段によって前記電界効果トランジス
タにおけるゲートとソースとを短絡させる短絡手段と、
を備えたことを特徴とする保護回路。 - 【請求項１１】 前記スイッチング手段は、温度上昇に
よって電気抵抗値が変化する温度センサと、当該温度セ
ンサによる電気抵抗値の変化に基づいて動作するトラン
ジスタとを備えたことを特徴とする請求項１０記載の保
護回路。 - 【請求項１２】 前記スイッチング手段によるスイッチ
ング動作を維持させる維持手段と、を更に備えたことを
特徴とする請求項１０記載の保護回路。 - 【請求項１３】 電界効果トランジスタを過熱状態から
保護するための保護回路であって、 前記電界効果トランジスタのドレインラインに連結して
設けられる抵抗と、 前記電界効果トランジスタの温度上昇によって抵抗値が
上昇するサーマルセンサと、 前記抵抗と前記サーマルセンサにおける上昇抵抗との抵
抗分割によってオンされるトランジスタと、を備え、 前記トランジスタのオンに基づいて前記電界効果トラン
ジスタのゲートラインとソースラインとを短絡させるこ
とを特徴とする保護回路。 - 【請求項１４】 入力電圧を変換して出力電圧を得る電
圧変換装置であって、 前記入力電圧に対してオン/オフを繰り返して電圧を出
力する第１のスイッチング素子と、 前記第１のスイッチング素子がオフの期間に電力を供給
するための第２のスイッチング素子と、 前記第１のスイッチング素子と前記第２のスイッチング
素子のスイッチング動作を制御するコントローラと、 前記第１のスイッチング素子におけるドレインラインか
ら動作するための電源をとり、当該第１のスイッチング
素子および/または前記第２のスイッチング素子が所定
の温度以上となった場合に当該第１のスイッチング素子
におけるゲートラインとソースラインとを短絡させる保
護回路と、を備えたことを特徴とする電圧変換装置。 - 【請求項１５】 前記保護回路は、前記第１のスイッチ
ング素子と、または当該第１のスイッチング素子および
前記第２のスイッチング素子と、同一パッケージにて内
蔵されることを特徴とする請求項１４記載の電圧変換装
置。 - 【請求項１６】 前記コントローラは、前記出力電圧が
所定の電圧を下回った場合に、内蔵する低電圧保護回路
を動作させて自らの動作を停止させることを特徴とする
請求項１４記載の電圧変換装置。 - 【請求項１７】 入力電圧を変換して高電流状態で電圧
を出力する電圧変換装置であって、 前記入力電圧に対してオン/オフを高速に繰り返して電
圧を出力するスイッチング素子と、 前記スイッチング素子のオン/オフを制御するコントロ
ーラと、 前記スイッチング素子のゲートラインに直列に抵抗成分
を配置しないことで当該スイッチング素子における高速
スイッチングを可能にすると共に、当該スイッチング素
子が過熱異常状態となる前に当該スイッチング素子のス
イッチング動作を停止させる保護回路と、を備えたこと
を特徴とする電圧変換装置。 - 【請求項１８】 前記保護回路は、前記スイッチング素
子のスイッチング動作を停止させた後に、その停止状態
を保持することを特徴とする請求項１７記載の電圧変換
装置。
Priority Applications (2)
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