JP2000269435A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】サージ印加時のゲート電位を上げてトランジス
タの動作電流を増加してＥＳＤのサージ耐量を向上させ
ることができる半導体装置を提供する。 【解決手段】チップ２内にＬＤＭＯＳＦＥＴ１１が形成
されるとともに、ゲート電圧昇圧用ツェナーダイオード
群１３がチップ２内において一端をＬＤＭＯＳＦＥＴ１
１のゲート端子に接続した状態で形成されている。チッ
プ２に昇圧素子接続用パッド５ｂが形成され、ツェナー
ダイオード群１３の他端と電気的に接続されている。Ｉ
Ｃチップ２の外部において、ＬＤＭＯＳＦＥＴ１１の高
圧側端子に対しツェナーダイオード群１３と並列状態で
接続したボンディングワイヤー６ａが、サージ印加時の
寄生インダクタンスＬとなっている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、パワーＭＯＳＦ
ＥＴやＩＧＢＴ等の絶縁ゲート型トランジスタをサージ
電圧から保護する機能を有する半導体装置に関するもの
である。

【０００２】

【従来の技術】図１４に示すように、電源とグランド間
において負荷１００とＭＯＳＦＥＴ１０１を直列接続
し、ゲート駆動回路１０２によりＭＯＳＦＥＴ１０１を
制御して負荷１００を通電制御する回路において、サー
ジ対策として、ＭＯＳＦＥＴ１０１のドレイン・ゲート
間にＭＯＳＦＥＴ１０１より低い耐圧の昇圧用ツェナー
ダイオード１０３を挿入するとともに逆流防止用ツェナ
ーダイオード１０４を配置している。サージ印加時はこ
の昇圧用ツェナーダイオード１０３を経由してＭＯＳＦ
ＥＴ１０１のゲートを充電し、ＭＯＳ動作でサージ電流
を流している。ＭＯＳＦＥＴ１０１の動作抵抗は、通常
の拡散抵抗と同様に正の温度係数を持つため電流の分散
ができ、寄生バイポーラトランジスタ１０５が動作しに
くいのでＬ負荷サージなどツェナーダイオード１０３で
十分追従できるほど速度が遅く（例えば、数ミリ秒）、
かつ比較的電流量の小さいサージ（例えば、数アンペ
ア）であれば耐量は向上する。

【０００３】しかし、ツェナーダイオード１０３のクラ
ンプ電圧はＭＯＳＦＥＴ１０１の動作耐圧を決めるの
で、あまり低い電圧に設定できない（通常、ＭＯＳＦＥ
Ｔ１０１の耐圧より約１０ボルトほど低い値に設定され
る）。また、チップサイズを大きくしないために、比較
的小さいツェナーダイオード１０３が使用されるので、
ツェナーダイオード１０３の内部抵抗は大きい。また、
ツェナーダイオード１０３はチップ内で予めドレイン・
ゲート間に結線され、ツェナーダイオード１０３のアル
ミ配線の寄生インダクタンスは小さく無視できる。この
ため、サージ印加時のツェナーダイオード電圧はドレイ
ン耐圧でほぼ決まってしまっていた。

【０００４】これを、数式を用いて説明すると、サージ
印加時の最大ゲート電圧Ｖg 、ＭＯＳＦＥＴの最大動作
電流Ｉmax は、それぞれ Ｖg ≒ＢＶdss −ＢＶzd−Ｒzd・Ｉzd−Ｖf ・・・（１） Ｉmax ∝（Ｖg −Ｖth）² ・・・（２） となる。

【０００５】ただし、 ＢＶdss ：ＭＯＳＦＥＴの耐圧（例えば約６０ボルト） ＢＶzd：ツェナーダイオードの耐圧（例えば約８ボルト
×６段） Ｒzd：ツェナーダイオードの内部抵抗（例えば約１００
Ω×６段） Ｉzd：ツェナーダイオードに流れる電流 Ｖf ：逆流防止用ダイオードの拡散電位（例えば約０．
７ボルト） Ｖth：ＭＯＳＦＥＴの閾値電圧（例えば約２ボルト） ここで、Ｖg 値はＶth値より大きく（Ｖg ＞Ｖth）、例
えば数ボルト程度である。また、Ｉmax 値は、例えば数
アンペア／ｍｍ² 程度である。

【０００６】このように、従来の方法ではサージ印加時
のゲート電圧Ｖg を十分に昇圧することができず、動作
電流Ｉmax も少ないので、ＥＳＤ（静電気放電）など瞬
時の大電流サージ（例えば、１５０Ω，１５０ｐＦ，２
５ｋＶ放電時では約１７０アンペア）の耐量はほとんど
改善できなかった。

【０００７】

【発明が解決しようとする課題】そこで、この発明の目
的は、サージ印加時のゲート電位を上げてトランジスタ
の動作電流を増加してＥＳＤのサージ耐量を向上させる
ことができる半導体装置を提供することにある。

【０００８】

【課題を解決するための手段】図１４の従来方式では、
昇圧用ツェナーダイオード１０３が予めチップ内でドレ
イン・ゲート間に結線されているので、ツェナーダイオ
ード１０３の印加電圧がＭＯＳＦＥＴ１０１の耐圧でほ
ぼ決まってしまう点に着眼し、請求項１に記載の半導体
装置は、チップ内において一端を絶縁ゲート型トランジ
スタのゲート端子に接続した状態で形成され、絶縁ゲー
ト型トランジスタの高圧側からのサージ電圧の印加によ
り作動するゲート電圧昇圧用素子と、チップの外部にお
いて絶縁ゲート型トランジスタの高圧側端子に対しゲー
ト電圧昇圧用素子と並列状態で接続され、サージ印加時
の寄生インダクタンスとなる配線材料と、を備えたこと
を特徴としている。

【０００９】この請求項１に記載の発明によれば、配線
材料（例えば、ボンディングワイヤーやプリント基板の
導体パターン）による寄生インダクタンス（インピーダ
ンス）が形成され、このインピーダンスによりゲート電
圧昇圧用素子（例えば、ツェナーダイオード）の入力電
圧をドレイン耐圧以上に昇圧し、同時にゲート電位を上
げることができる。これにより、絶縁ゲート型トランジ
スタの動作電流を増やし、ＥＳＤのサージ耐量を向上さ
せることができる。

【００１０】

【発明の実施の形態】以下、この発明を具体化した実施
の形態を図面に従って説明する。本実施の形態において
は、自動車に搭載される負荷駆動用インテリジェントパ
ワーＩＣに適用しており、負荷駆動回路を組み込んだ装
置が自動車用コントローラとして用いられる。電源には
車載用バッテリ（１８ボルト）を用いている。

【００１１】図１には、本実施の形態における半導体装
置の斜視図を示す。また、図２には本例の負荷駆動回路
の構成図を示す。この図２に示すごとく、本例では負荷
１０の電流経路途中に配置されるパワートランジスタと
してＬＤＭＯＳＦＥＴ１１を用いるとともに、サージ印
加に伴いＭＯＳＦＥＴ１１をＭＯＳ動作させるゲート電
圧昇圧用素子としてツェナーダイオード群１３を用いて
いる。

【００１２】詳しくは、図１において、ステム１の上に
ＩＣチップ２が搭載されている。ＩＣチップ２は、ＬＤ
ＭＯＳＦＥＴを形成した領域３を有するとともにツェナ
ーダイオード群を形成した領域４を有する。また、四角
板状のＩＣチップ２の上面における周辺部にはアルミパ
ッド５が多数形成されている。ここで、ボンディングパ
ッド５ａはＬＤＭＯＳＦＥＴのドレイン端子に接続され
たパッド（高圧側接続用パッド）である。更に本例では
ボンディングパッド５ｂが設けられ、同パッド５ｂはツ
ェナーダイオード群１３（図２参照）の一端とアルミパ
ターン配線で電気的に接続されている。このボンディン
グパッド５ｂが昇圧素子接続用パッドとして使用され
る。

【００１３】図１のボンディングパッド５はボンディン
グワイヤー６によってリードフレーム（リードピン）７
と接続されている。ここで、パッド５ａはボンディング
ワイヤー６ａによってリードフレーム７ａと接続されて
いる。更に本例では、パッド５ｂとリードフレーム７ｂ
とがボンディングワイヤー６ｂにて接続されている。こ
のように本例では、ＩＣチップ２の外部において、昇圧
素子接続用パッド５ｂからＬＤＭＯＳＦＥＴ１１の高圧
側電源ライン（図１ではリードフレーム７ｂ）にボンデ
ィングワイヤー６ｂを結線している。

【００１４】ステム１とＩＣチップ２とボンディングワ
イヤー６とリードフレーム７とはモールド樹脂８にてパ
ッケージされている。また、リードフレーム７ｂを含め
たＬＤＭＯＳＦＥＴの出力端子（出力ピン）９には負荷
１０（図２参照）としての車載用機器、例えばエアバッ
グ用点火スキブや燃料噴射弁等が接続されている。

【００１５】また、図１に示すモールドＩＣ（ＩＣチッ
プ２）が図２に示すようにコントロールボックス（ＥＣ
Ｕ；電子制御ユニット）２１に収納され、このＥＣＵ２
１は自動車のエンジンルーム内に配置されている。よっ
て、同ＥＣＵ２１はイグニッションパルス等のサージを
受けやすい環境にある。

【００１６】図２に示すように、ＩＣチップ２におい
て、絶縁ゲート型トランジスタであるＬＤＭＯＳＦＥＴ
１１、ゲート駆動回路１２、ゲート電圧昇圧用ツェナー
ダイオード群１３、ツェナーダイオード１４、抵抗１
５、ツェナーダイオード１６，１７が形成されている。

【００１７】負荷駆動用のパワー素子であるＬＤＭＯＳ
ＦＥＴ１１のソース端子が接地されるとともに、ドレイ
ン端子側に負荷１０が接続されている。この負荷１０に
バッテリ電圧が印加されている。負荷１０は、抵抗もし
くはインダクタンスよりなる（図２では抵抗にて表示し
た）。

【００１８】ＬＤＭＯＳＦＥＴ１１のゲート端子には抵
抗１５を介してゲート駆動回路１２が接続されている。
この抵抗１５の抵抗値は約１０ｋΩである。そして、ゲ
ート駆動回路１２の出力レベルにてＬＤＭＯＳＦＥＴ１
１のゲート電位が制御され、所定のタイミングにてＬＤ
ＭＯＳＦＥＴ１１の閾値電圧以上の電位がゲートに印加
されるとＬＤＭＯＳＦＥＴ１１がオンして負荷１０を通
電駆動するようになっている。このように、チップ２内
に形成されたＬＤＭＯＳＦＥＴ１１は、高圧側端子に負
荷１０が接続された状態において電流経路途中に配置さ
れる。

【００１９】さらに、ＬＤＭＯＳＦＥＴ１１のゲート端
子（α点）とパッド５ｂとの間にはツェナーダイオード
群１３が配置され、ツェナーダイオード群１３のカソー
ドがパッド５ｂ側を向いている。ゲート電圧昇圧用素子
としてのツェナーダイオード群１３は、チップ２内にお
いて一端をＬＤＭＯＳＦＥＴ１１のゲート端子に接続し
た状態で形成されており、ＬＤＭＯＳＦＥＴ１１の高圧
側からのサージ電圧の印加に対してブレークダウンして
ゲートを充電するためのものである。ツェナーダイオー
ド群１３の耐圧は一段当たり約８ボルト、個数は６個
（６段）である。

【００２０】ツェナーダイオード群１３とＬＤＭＯＳＦ
ＥＴ１１のゲート端子（α点）との間にはツェナーダイ
オード１４が配置され、ツェナーダイオード１４のカソ
ードがα側を向いている。ツェナーダイオード１４は逆
流防止用のツェナーダイオードであって、ゲート駆動電
圧以上に耐圧が設定されている。

【００２１】さらに、ＬＤＭＯＳＦＥＴ１１のゲート端
子（α点）とソース端子との間にはツェナーダイオード
１６が配置され、ツェナーダイオード１６のカソードが
α側を向いている。ツェナーダイオード１６はゲート駆
動回路１２の出力電圧を動作電圧にクランプさせるツェ
ナーダイオードであって、その耐圧は約８ボルトに設定
されている。同様に、このツェナーダイオード１６とＬ
ＤＭＯＳＦＥＴ１１のソース端子（グランド側）との間
にはツェナーダイオード１７が配置され、ツェナーダイ
オード１７のカソードがグランド側を向いている。この
ツェナーダイオード１７はＧＮＤラインからくるサージ
を防止するツェナーダイオードであって、耐圧は１００
ボルト程度である。

【００２２】また、ＬＤＭＯＳＦＥＴ１１にはボディー
ダイオード１８が内蔵されるとともに、同じく寄生バイ
ポーラトランジスタ１９が形成され、さらに、寄生トラ
ンジスタのベース抵抗２０が形成されている。

【００２３】一方、図１に示すように、ＬＤＭＯＳＦＥ
Ｔの出力端子（出力ピン）９の端子（ピン）７ａ，７ｂ
に繋いだ合計３本のボンディングワイヤー６ａを、サー
ジ印加時の寄生インダクタンスとして用いている。この
寄生インダクタンスを、図２においてＬで表す。寄生イ
ンダクタンスＬはチップ２の外部においてＬＤＭＯＳＦ
ＥＴ１１のドレイン端子に対しツェナーダイオード群１
３と並列状態で接続されている。

【００２４】次に、このように構成した半導体装置の作
用を説明する。ＬＤＭＯＳＦＥＴ１１のソースをＧＮＤ
にした状態で、ドレイン側（電源側）に静電気の正サー
ジを印加した場合、サージ電流がツェナーダイオード群
１３を経由してＬＤＭＯＳＦＥＴ１１のゲート端子に、
同じくドレインにも流れ込む。この時、ツェナーダイオ
ード群１３の端子Ａ（図２参照）に発生する最大電圧は
ＬＤＭＯＳＦＥＴ１１のドレイン耐圧ＢＶdss と寄生イ
ンダクタンスＬに発生する電圧降下ωＬＩd を足し合わ
せた電圧になる。それ故、前述の（１）式におけるゲー
ト充電電圧Ｖg が上がり、ＬＤＭＯＳＦＥＴ１１の動作
電流Ｉmax が増加するのでＥＳＤのサージの耐量が上が
る。但し、ωはサージ波形をフーリエ変換した時の代表
的角周波数であり、Ｌはチップ外の配線（ボンディング
ワイヤー）６ａの寄生インダクタンスであり、Ｉd はチ
ップ外の配線（ボンディングワイヤー）６ａに流れる電
流である。

【００２５】ここで、図２ではゲート電圧昇圧用素子と
してツェナーダイオード群１３を用いたが、一個のツェ
ナーダイオードにてゲート電圧昇圧用素子を構成した
り、あるいは、図２に代わり、図３〜図７に示す構成と
してもよい。

【００２６】図３に示すように、ゲート電圧昇圧用素子
２２として、ツェナーダイオード群２３とＬＤＭＯＳＦ
ＥＴ２４と抵抗２５を組み合わせた回路にする。つま
り、ＬＤＭＯＳＦＥＴ２４のドレインをパッド５ｂに接
続し、ソースをツェナーダイオード１４に接続し、ＬＤ
ＭＯＳＦＥＴ２４のドレイン・ゲート間にツェナーダイ
オード群２３を接続するとともにＬＤＭＯＳＦＥＴ２４
のソース・ゲート間に抵抗２５を配置する。この場合も
効果は基本的には同じであるが、ツェナーダイオード群
２３の内部抵抗Ｒzdがより低いＬＤＭＯＳＦＥＴ２４の
オン抵抗Ｒonに変わる分、ゲート電位Ｖg が速く上がる
のでサージ対策としてより有利である。

【００２７】また、図２の代わりに図４に示すように、
キャパシタ２６とＬＤＭＯＳＦＥＴ２４と抵抗２５を組
み合わせた回路にする。つまり、図３でのツェナーダイ
オード群２３の代わりにキャパシタ２６を用いる。

【００２８】また、図２の代わりに図５に示すように、
ツェナーダイオード群２３とバイポーラトランジスタ２
７と抵抗２５を組み合わせた回路にする。つまり、図３
でのＬＤＭＯＳＦＥＴ２４の代わりにバイポーラトラン
ジスタ２７を用いる。

【００２９】また、図６に示すように、キャパシタ２６
とバイポーラトランジスタ２７と抵抗２５を組み合わせ
た回路にする。つまり、図４でのＬＤＭＯＳＦＥＴ２４
の代わりにバイポーラトランジスタ２７を用いる。

【００３０】また、図７に示すように、キャパシタ２６
とツェナーダイオード群２３を並列に接続した回路にす
る。さらに、図１に代わる構成として、図８に示すよう
にプリント基板３０の上に図１のモールドＩＣ（樹脂モ
ールドされたチップ）を搭載する場合に適用してもよ
い。詳しくは、プリント基板３０には導体パターンとし
てソースグランド配線３１およびドレイン出力端子用配
線３２が形成されている。このプリント基板３０の上に
図１のモールドＩＣ（モールド樹脂８）を配置し、各フ
レーム（ピン）７と導体パターン（配線３１，３２，３
３）を電気的に接続する。さらに、ソケット３４を用い
て負荷と接続する。ボンディングワイヤー６ａと、リー
ドフレーム７ａと、プリント基板に形成された導体パタ
ーン３２にてＭＯＳＦＥＴの高圧側電源ラインが形成さ
れている。これにより、ＩＣチップ２から出たボンディ
ングワイヤー６ａとモールドＩＣのリードフレーム（リ
ードピン）７ａとプリント基板に形成された導体パター
ン３２により寄生インダクタンスを構成することができ
る。即ち、チップ外の寄生インダクタンスとなる配線材
料として、３本のボンディングワイヤー６ａと、３本の
リードフレーム７ａと、プリント基板に形成された導体
パターン３２を用いる。

【００３１】さらに、図１に代わる構成として、図９に
示すように絶縁基板３７の上に図１のＩＣチップ２をフ
リップチップ方式にて接合する場合に適用してもよい。
詳しくは、絶縁基板３７には導体パターン３６が形成さ
れ、この絶縁基板３７の上に図１のＩＣチップ２を上下
面を逆にして配置し、パッド５ｂに設けたバンプ３５と
導体パターン３６を半田付けで接合する。また、絶縁基
板３７にはＭＯＳドレイン用パッド５ａから延びる導体
パターン（図８の符号３２の部材に相当）が形成され、
この導体パターンにパッド５ｂから延びる導体パターン
３６が繋がる。よって、パッド５ａから延びる導体パタ
ーン（図８の符号３２の部材に相当）にてＭＯＳＦＥＴ
の高圧側電源ラインが形成されている。この高圧側電源
ラインでの絶縁基板の導体パターンにより寄生インダク
タンスが構成される。即ち、チップ外の寄生インダクタ
ンスとなる配線材料として、絶縁基板３７に形成された
導体パターン（図８の符号３２の部材に相当）を用い
る。

【００３２】図１０には、シミュレーションで検証した
結果を示す。このシミュレーションでのサンプルには
（図１０の横軸には）、ゲート電圧昇圧用素子として図
２〜図７の構成を用いている。つまり、第１の構成とし
て、ゲート電圧昇圧用素子にツェナーダイオード群を用
いた場合、第２の構成として、ツェナーダイオード群と
ＬＤＭＯＳを組み合わせた場合、第３の構成として、キ
ャパシタとＬＤＭＯＳを組み合わせた場合、第４の構成
として、ツェナーダイオード群とバイポーラトランジス
タを組み合わせた場合、第５の構成として、キャパシタ
とバイポーラトランジスタを組み合わせた場合、第６の
構成として、キャパシタとツェナーダイオードを組み合
わせた場合である。

【００３３】また、図１０の縦軸にはＥＳＤ耐圧をと
り、図１０において図１４の従来方式と本実施形態（図
２〜図７）でのＥＳＤ耐圧の検出結果を示す。なお、こ
のシミュレーションの条件として配線インダクタンスＬ
＝５ｎＨとしている。

【００３４】この図１０において、従来方式に比べ本実
施形態（図２〜図７）の方がＥＳＤ耐圧が向上している
ことが分かる。このように、本実施形態は、ＤＭＯＳ自
身のオン抵抗、ドレイン耐圧等を犠牲にすることなくＥ
ＳＤ耐量を向上させるサージ対策方法として好ましいも
のとなっている。

【００３５】次に、図１４に示す従来の装置と、図２に
示す本実施形態とを比較しつつ本実施形態の有用性を説
明する。本実施形態においては、図１の外観図から明ら
かなように、ＩＣチップ２内では被保護素子であるＬＤ
ＭＯＳＦＥＴ（３）と保護素子であるツェナーダイオー
ド群（４）をアルミパターン配線で連結していない。こ
の配線の違いは、ボンディングワイヤーの寄生インダク
タンスが無視できる低周波数領域（ＤＭＯＳの通常動作
速度域、具体的には、例えば数百ｋＨｚ以下）では回路
動作上何ら変化は起こさない。しかし、ＥＳＤサージな
どの高周波動作域（数１０ＭＨｚ〜数ＧＨｚ）ではＩＣ
チップ２内のアルミパターン配線より遥かに長いボンデ
ィングワイヤー６ａの寄生インダクタンス（例えば、約
１０ｎＨ）がインピーダンスとして作用するので、ＥＳ
Ｄ印加時にインダクタンス（ボンディングワイヤー６
ａ）の両端には電圧降下が発生する（例えば、数１０ボ
ルト）。この電圧降下は、保護素子であるツェナーダイ
オード群１３の入力端子電圧を引き上げ、さらには保護
素子につながったＤＭＯＳのゲート端子電圧を上げるの
で、ＤＭＯＳはより多くのサージ電流を流せるようにな
る。つまり、ＥＳＤなどの高速動作時には、図１０に示
すように、従来よりサージ耐量を上げることができる。
これが、図２の本実施形態と図１４の従来装置との回路
動作上大きく異なる点である。

【００３６】これを逆に保護素子（ツェナーダイオード
等）の大きさで比較すると、同一のサージ耐量を確保す
る場合、ボンディングワイヤー６ａの電圧降下分だけ実
施形態（図２）の方が従来例（図１４）より小さい保護
素子で実現できる。なぜなら、計算上、寄生インダクタ
ンスの電圧降下分だけ保護素子（ツェナーダイオード）
の内部抵抗の電圧降下分を増やすこと（つまり、保護素
子の面積を減らし抵抗を上げること）ができるからであ
る。つまり、ＩＣ全体で見ればより小さいチップサイズ
で同等の性能が達成できるというメリットがある。

【００３７】同様に、保護素子（ツェナーダイオード）
の耐圧（段数）で比較すると、実施形態（図２）の方が
より高い耐圧（段数）に設定でき、定常回路動作時にお
ける動作耐圧を上げることができるので、ＥＳＤ以外の
各種サージ（ＩＧパルス、フィールドディケイ等）に対
して誤作動しにくくなるというメリットがある。

【００３８】また、専用のパッド５ｂを新設するという
点について検討すると、一般にパッドサイズはチップサ
イズ（大体、数ｍｍ〜１０ｍｍ□程度）と比較すると非
常に小さく（例えば、０．１ｍｍ□）、面積増加は０．
０１〜０．１％程度で実質的には問題にはならない。

【００３９】ここで、保護素子（ツェナーダイオード
等）の配置については、チップ内の配線による動作の遅
延が起きないよう基本的に保護素子（４）を図１に示す
ように、被保護素子（ＬＤＭＯＳＦＥＴ３）に隣接させ
た状態がベストなので、パッド５ｂも同様に素子３，４
に近づけて配置するのがよい。

【００４０】また、定常回路動作については、前述した
ように動作周波数が低いのでボンディングワイヤーやＥ
ＣＵプリント配線（導体パターン）の寄生インダクタン
スは殆ど無視できるので、回路設計上、特に考慮する必
要はない。しかし、ＥＳＤサージを考慮すると、その高
速性から配線の寄生インダクタンスは無視できなくな
る。保護素子によるＥＳＤ保護効果を最大にするには、
被保護素子、保護素子のサイズ、素子特性等を考慮して
パッドからボンディングワイヤーが引き出されステム上
で合流する箇所までのワイヤーの寄生インダクタンス、
あるいは、さらにＥＣＵのプリント配線で合流するなら
そこまでの配線長（インダクタンス）を最適設計する必
要がある。なぜなら、ワイヤー長もしくはプリント配線
長（導体パターン長さ）が短すぎると配線インダクタン
スが小さくなりすぎてインピーダンスによる電圧降下が
小さくなるので、ＭＯＳゲートの昇圧は殆どできない、
つまりＥＳＤ耐量の向上は期待できない。逆に、ワイヤ
ー長が長すぎると配線のインピーダンスが大きくなるた
め電位降下が大きくゲートの電位が高くなりすぎるので
ゲート酸化膜が破壊されてしまう。

【００４１】最良なインダクタンス値を回路シミュレー
タを使って設計する手順を、以下に示す。図１１には、
シミュレーションモデルの一例（保護素子がツェナーダ
イオードの例）を示す。図１１において、保護素子モデ
ルとしてツェナーダイオードＤ３を用いるとともに、被
保護素子モデルとしてＬＤＭＯＳを用い、特に、内部ダ
イオード・寄生トランジスタモデルとしてバイポーラト
ランジスタＱ１、ダイオードＤ１、抵抗Ｒ２，Ｒ３を用
いている。さらに、配線モデルとしてインダクタンスＬ
２，Ｌ３を用い、ノイズ源モデルとして抵抗Ｒ１、キャ
パシタＣ１、インダクタンスＬ１を用いている。

【００４２】この図１１を用いて設計手順を説明する。 ［設計手順：１］被保護素子であるＤＭＯＳの等価回路
モデルを設定する。この際、ＭＯＳトランジスタのモデ
ル化に加え、内部のダイオード、寄生バイポーラトラン
ジスタもモデル化する。 ［設計手順：２］保護素子の等価回路モデルを設定す
る。このとき、大きさに応じた内部抵抗の設定を特に考
慮する。 ［設計手順：３］使用するＩＣ，ＥＣＵの出力端子に関
係する配線の等価回路モデル（インダクタンス）を設定
する。 ［設計手順：４］ＥＳＤシミュレーションを所定のキャ
パシタ放電（例えばＣ＝１５０ｐＦ，Ｒ＝１５０Ω）の
過渡計算で行う。 ［設計手順：５］放電電圧を順に上げていき、寄生バイ
ポーラトランジスタＱ１が動作する電圧をＥＳＤ破壊電
圧と規定する。なぜなら、バイポーラトランジスタＱ１
は温度上昇に対して動作電流が増加するという正帰還が
起きるため一度どこかでバイポーラトランジスタＱ１が
動作したら後はその場所に電流が集中して熱暴走により
一気に破壊されると考えられるためである。 ［設計手順：６］配線のインダクタンス値（Ｌ２，Ｌ３
値）を変えてＥＳＤ破壊電圧が最大になる値を算出す
る。

【００４３】図１１では、Ｒ１＝１５０Ω、Ｃ１＝１５
０ｐＦ、Ｌ１＝１μＨ、Ｌ２＝Ｌ３＝１０ｎＨ、Ｒ２＝
０．２２Ω、Ｒ３＝０．３８Ω、Ｒ４＝１０ｋΩとして
いる。

【００４４】この方法で計算した結果（配線インダクタ
ンスの最適設計の一例）を、図１２に示す。図１２にお
いてサンプルとして図３〜図６を用い、横軸に配線イン
ダクタンスをとり、縦軸にＥＳＤ破壊電圧をとってい
る。

【００４５】図１２の計算結果によれば、保護素子（回
路）によって多少異なるが概ね改善効果がもっとも期待
できるのはＬ＝１〜２０ｎＨの範囲である。これは、φ
３０μｍのボンディングワイヤー配線に換算すると、お
よそ１〜１５ｍｍの長さに相当する。但し、これはＬＤ
ＭＯＳが１ｍｍ□、保護素子サイズが約０．２５ｍｍ ²
の場合である。

【００４６】図１３に、ＥＳＤ破壊時のシミュレーショ
ン波形の一例を示す。つまり、ＥＳＤサージを印加した
時における、図１１でのＬＤＭＯＳのゲート電位（図１
１のａ点の電位）、寄生バイポーラトランジスタのベー
ス電位（図１１のｂ点の電位）、寄生バイポーラトラン
ジスタのコレクタ電流（図１１の電流Ｉc ）、ＬＤＭＯ
Ｓのドレイン電流（図１１の電流Ｉd ）の挙動を示す。
条件として、保護素子としてツェナーダイオードを用
い、配線寄生インダクタンスＬ＝５ｎＨであり、ＥＳＤ
サージとして１７ｋＶを印加している。

【００４７】図１３において、１７ｋＶのＥＳＤサージ
印加時にＭＯＳ電流Ｉd だけでは流しきれずにＬＤＭＯ
Ｓ内部の寄生バイポーラトランジスタのベース電位（ｂ
点の電位）が上がり、トランジスタ動作（順方向電圧Ｖ
ｆ＞０．５ボルト）しているのが分かる（コレクタ電流
Ｉｃが約１アンペア）。

【００４８】このように、本実施の形態は下記の特徴を
有する。 （イ）ＩＣチップ２内にゲート電圧昇圧用素子（ツェナ
ーダイオード１３等）を、その一端がＬＤＭＯＳＦＥＴ
１１のゲート端子に接続した状態で形成し、ＩＣチップ
２の外部においてＬＤＭＯＳＦＥＴ１１の高圧側端子に
対し配線材料（ボンディングワイヤー６ａ等）をゲート
電圧昇圧用素子と並列状態で接続し、この配線材料をサ
ージ印加時の寄生インダクタンスとして用いた。つま
り、パッド５ａ，５ｂを設け、パッド５ａから延びるチ
ップ外の配線材料（ボンディングワイヤー６ａやリード
フレーム（リードピン）やプリント基板上の導体パター
ン等）を寄生インダクタンスとして使用した。

【００４９】よって、この寄生インダクタンス（インピ
ーダンス）によりゲート電圧昇圧用素子（例えばツェナ
ーダイオード群１３）の入力電圧をドレイン耐圧以上に
昇圧し、同時にゲート電位を上げることができ、これに
より、ＬＤＭＯＳＦＥＴ１１の動作電流を増やし、ＥＳ
Ｄのサージ耐量を向上させることができる。

【００５０】このように、従来方式（図１４）では昇圧
用ツェナーダイオード１０３が予めチップ内でドレイン
・ゲート間に結線されており、ツェナーダイオード１０
３の印加電圧がＭＯＳＦＥＴの耐圧でほぼ決まってしま
っていた。これに対し、ツェナーダイオードとＭＯＳＦ
ＥＴのドレイン端子をチップ内で直接繋ぐことを止め、
それぞれ別のパッド５ａ，５ｂに引き出した後、チップ
の外（例えば、プリント基板上）でドレイン端子とツェ
ナーダイオード端子を繋ぐことにより、ボンディングワ
イヤーやプリント基板の導体パターンによる寄生インダ
クタンス（インピーダンス）を積極的に利用して、ツェ
ナーダイオード等の入力電圧をドレイン耐圧以上に昇圧
し、同時にゲート電位を上げることによりＭＯＳトラン
ジスタの動作電流を増しＥＳＤのサージ耐量を向上させ
ることができる。

【００５１】これまで説明してきたものの他にも、下記
のように実施してもよい。これまでは、パワー素子とし
てＬＤＭＯＳＦＥＴを想定したが、アップ・ドレイン型
のＭＯＳＦＥＴを用いてもよい。あるいは、ＶＤＭＯＳ
ＦＥＴ（縦型）に適用してもよい。導電型もＮチャネル
ＭＯＳに限らずＰチャネル型でも同様である。

【００５２】また、これまでは、絶縁ゲート型トランジ
スタとしてＭＯＳＦＥＴを想定したが、ＩＧＢＴに適用
してもよい。この場合には高圧側端子がコレクタ端子と
なり、低圧側端子がエミッタ端子となる。

【００５３】さらに、トランジスタと負荷の接続関係と
して、トランジスタの高圧側端子に負荷を接続する場合
について述べてきたが、トランジスタの低圧側端子に負
荷を接続する場合に適用してもよい。

【図面の簡単な説明】

【図１】 実施の形態における半導体装置の斜視図。

【図２】 半導体装置の回路構成図。

【図３】 別例の半導体装置の回路構成図。

【図４】 別例の半導体装置の回路構成図。

【図５】 別例の半導体装置の回路構成図。

【図６】 別例の半導体装置の回路構成図。

【図７】 別例の半導体装置の回路構成図。

【図８】 別例の半導体装置の平面図。

【図９】 別例の半導体装置の平面図。

【図１０】 シミュレーション結果を示す図。

【図１１】 シミュレーションの際に用いたモデル図。

【図１２】 シミュレーション結果を示す図。

【図１３】 シミュレーション結果を示す図。

【図１４】 従来技術を説明するための半導体装置の回
路構成図。

【符号の説明】

２…ＩＣチップ、５ａ，５ｂ…ボンディングパッド、６
ａ，６ｂ…ボンディングワイヤー、７ｂ…リードフレー
ム、１０…負荷、１１…ＬＤＭＯＳＦＥＴ、１３…ツェ
ナーダイオード群、２３…ツェナーダイオード群、２４
…ＬＤＭＯＳＦＥＴ、２６…キャパシタ、２７…バイポ
ーラトランジスタ、３０…プリント基板、３１，３２，
３６…導体パターン、３７…絶縁基板。

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F038 AR30 AV04 AV06 AV11 AZ04 BB03 BH02 BH03 BH04 BH07 BH13 CD16 5F040 DA23 DA24 DB06 DB07 DB10 DC01 5F048 AA02 AC06 CC00 CC06 CC08 CC10

Claims (8)

【特許請求の範囲】
1. 【請求項１】 チップ内に形成され、高圧側もしくは低
   圧側端子に負荷が接続された状態において電流経路途中
   に配置されることになる絶縁ゲート型トランジスタと、 同じく前記チップ内において一端を前記絶縁ゲート型ト
   ランジスタのゲート端子に接続した状態で形成され、前
   記絶縁ゲート型トランジスタの高圧側からのサージ電圧
   の印加により作動するゲート電圧昇圧用素子と、 前記チップの外部において前記絶縁ゲート型トランジス
   タの高圧側端子に対し前記ゲート電圧昇圧用素子と並列
   状態で接続され、サージ印加時の寄生インダクタンスと
   なる配線材料と、を備えたことを特徴とする半導体装
   置。
2. 【請求項２】 前記配線材料としてボンディングワイヤ
   ーを用いたことを特徴とする請求項１に記載の半導体装
   置。
3. 【請求項３】 樹脂モールドされたチップがプリント基
   板上に搭載されており、前記配線材料として、ボンディ
   ングワイヤーと、リードフレームと、プリント基板に形
   成された導体パターンを用いたことを特徴とする請求項
   １に記載の半導体装置。
4. 【請求項４】 チップが基板上にフリップチップ方式に
   て接合されており、前記配線材料として、基板に形成さ
   れた導体パターンを用いたことを特徴とする請求項１に
   記載の半導体装置。
5. 【請求項５】 ゲート電圧昇圧用素子をツェナーダイオ
   ードにて構成した請求項１に記載の半導体装置。
6. 【請求項６】 ゲート電圧昇圧用素子を、ツェナーダイ
   オードとバイポーラもしくはＭＯＳトランジスタを用い
   て構成した請求項１に記載の半導体装置。
7. 【請求項７】 ゲート電圧昇圧用素子を、キャパシタと
   バイポーラもしくはＭＯＳトランジスタを用いて構成し
   た請求項１に記載の半導体装置。
8. 【請求項８】 ゲート電圧昇圧用素子を、キャパシタと
   ツェナーダイオードにて構成した請求項１に記載の半導
   体装置。