JP4441943B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、パワーＭＯＳＦＥＴやＩＧＢＴ等の絶縁ゲート型トランジスタをサージ電圧から保護する機能を有する半導体装置に関するものである。
【０００２】
【従来の技術】
図１４に示すように、電源とグランド間において負荷１００とＭＯＳＦＥＴ１０１を直列接続し、ゲート駆動回路１０２によりＭＯＳＦＥＴ１０１を制御して負荷１００を通電制御する回路において、サージ対策として、ＭＯＳＦＥＴ１０１のドレイン・ゲート間にＭＯＳＦＥＴ１０１より低い耐圧の昇圧用ツェナーダイオード１０３を挿入するとともに逆流防止用ツェナーダイオード１０４を配置している。サージ印加時はこの昇圧用ツェナーダイオード１０３を経由してＭＯＳＦＥＴ１０１のゲートを充電し、ＭＯＳ動作でサージ電流を流している。ＭＯＳＦＥＴ１０１の動作抵抗は、通常の拡散抵抗と同様に正の温度係数を持つため電流の分散ができ、寄生バイポーラトランジスタ１０５が動作しにくいのでＬ負荷サージなどツェナーダイオード１０３で十分追従できるほど速度が遅く（例えば、数ミリ秒）、かつ比較的電流量の小さいサージ（例えば、数アンペア）であれば耐量は向上する。
【０００３】
しかし、ツェナーダイオード１０３のクランプ電圧はＭＯＳＦＥＴ１０１の動作耐圧を決めるので、あまり低い電圧に設定できない（通常、ＭＯＳＦＥＴ１０１の耐圧より約１０ボルトほど低い値に設定される）。また、チップサイズを大きくしないために、比較的小さいツェナーダイオード１０３が使用されるので、ツェナーダイオード１０３の内部抵抗は大きい。また、ツェナーダイオード１０３はチップ内で予めドレイン・ゲート間に結線され、ツェナーダイオード１０３のアルミ配線の寄生インダクタンスは小さく無視できる。このため、サージ印加時のツェナーダイオード電圧はドレイン耐圧でほぼ決まってしまっていた。
【０００４】
これを、数式を用いて説明すると、サージ印加時の最大ゲート電圧Ｖg 、ＭＯＳＦＥＴの最大動作電流Ｉmax は、それぞれ
Ｖg ≒ＢＶdss −ＢＶzd−Ｒzd・Ｉzd−Ｖf
・・・（１）
Ｉmax ∝（Ｖg −Ｖth）2
・・・（２）
となる。
【０００５】
ただし、
ＢＶdss ：ＭＯＳＦＥＴの耐圧（例えば約６０ボルト）
ＢＶzd：ツェナーダイオードの耐圧（例えば約８ボルト×６段）
Ｒzd：ツェナーダイオードの内部抵抗（例えば約１００Ω×６段）
Ｉzd：ツェナーダイオードに流れる電流
Ｖf ：逆流防止用ダイオードの拡散電位（例えば約０．７ボルト）
Ｖth：ＭＯＳＦＥＴの閾値電圧（例えば約２ボルト）
ここで、Ｖg 値はＶth値より大きく（Ｖg ＞Ｖth）、例えば数ボルト程度である。また、Ｉmax 値は、例えば数アンペア／ｍｍ2 程度である。
【０００６】
このように、従来の方法ではサージ印加時のゲート電圧Ｖg を十分に昇圧することができず、動作電流Ｉmax も少ないので、ＥＳＤ（静電気放電）など瞬時の大電流サージ（例えば、１５０Ω，１５０ｐＦ，２５ｋＶ放電時では約１７０アンペア）の耐量はほとんど改善できなかった。
【０００７】
【発明が解決しようとする課題】
そこで、この発明の目的は、サージ印加時のゲート電位を上げてトランジスタの動作電流を増加してＥＳＤのサージ耐量を向上させることができる半導体装置を提供することにある。
【０００８】
【課題を解決するための手段】
図１４の従来方式では、昇圧用ツェナーダイオード１０３が予めチップ内でドレイン・ゲート間に結線されているので、ツェナーダイオード１０３の印加電圧がＭＯＳＦＥＴ１０１の耐圧でほぼ決まってしまう点に着眼し、請求項１に記載の半導体装置は、チップ内において一端を絶縁ゲート型トランジスタのゲート端子に接続した状態で形成され、絶縁ゲート型トランジスタの高圧側からのサージ電圧の印加により作動するゲート電圧昇圧用素子と、同じくチップ内において絶縁ゲート型トランジスタのゲート端子とゲート電圧昇圧用素子との間に直列配置され、サージ印加時の逆流を防止する逆流防止用素子と、同じくチップ内において絶縁ゲート型トランジスタのゲート端子と低圧側端子との間に配置され、絶縁ゲート型トランジスタのゲート端子に印加される電圧を動作電圧にクランプするクランプ用素子と、同じくチップ内においてクランプ用素子と絶縁ゲート型トランジスタの低圧側端子との間に配置され、グランドラインからくるサージを防止するサージ防止用素子と、チップの周辺部に形成され、絶縁ゲート型トランジスタの高圧側端子に接続される高圧側接続用パッドと、同じくチップの周辺部に形成され、ゲート電圧昇圧用素子の一端に接続される昇圧素子接続用パッドと、チップの外部の接続点において、この接続点と前記絶縁ゲート型トランジスタの高圧側端子に接続された高圧側接続用パッドとの間に配置されて当該高圧側接続用パッドをゲート電圧昇圧用素子に接続された昇圧素子接続用パッドに対し電気的に接続するものであって、上記接続点からみて昇圧素子接続用パッドと並列状態で接続され、サージ印加時の寄生インダクタンスとなる配線材料と、を備え、絶縁ゲート型トランジスタの高圧側端子に接続された高圧側接続用パッドとゲート電圧昇圧用素子に接続された昇圧素子接続用パッドとはチップ内にて配線で接続されていないことを特徴としている。
【０００９】
この請求項１に記載の発明によれば、配線材料（例えば、ボンディングワイヤーやプリント基板の導体パターン）による寄生インダクタンス（インピーダンス）が形成され、このインピーダンスによりゲート電圧昇圧用素子（例えば、ツェナーダイオード）の入力電圧をドレイン耐圧以上に昇圧し、同時にゲート電位を上げることができる。これにより、絶縁ゲート型トランジスタの動作電流を増やし、ＥＳＤのサージ耐量を向上させることができる。
【００１０】
【発明の実施の形態】
以下、この発明を具体化した実施の形態を図面に従って説明する。
本実施の形態においては、自動車に搭載される負荷駆動用インテリジェントパワーＩＣに適用しており、負荷駆動回路を組み込んだ装置が自動車用コントローラとして用いられる。電源には車載用バッテリ（１８ボルト）を用いている。
【００１１】
図１には、本実施の形態における半導体装置の斜視図を示す。また、図２には本例の負荷駆動回路の構成図を示す。この図２に示すごとく、本例では負荷１０の電流経路途中に配置されるパワートランジスタとしてＬＤＭＯＳＦＥＴ１１を用いるとともに、サージ印加に伴いＭＯＳＦＥＴ１１をＭＯＳ動作させるゲート電圧昇圧用素子としてツェナーダイオード群１３を用いている。
【００１２】
詳しくは、図１において、ステム１の上にＩＣチップ２が搭載されている。ＩＣチップ２は、ＬＤＭＯＳＦＥＴを形成した領域３を有するとともにツェナーダイオード群を形成した領域４を有する。また、四角板状のＩＣチップ２の上面における周辺部にはアルミパッド５が多数形成されている。ここで、ボンディングパッド５ａはＬＤＭＯＳＦＥＴのドレイン端子に接続されたパッド（高圧側接続用パッド）である。更に本例ではボンディングパッド５ｂが設けられ、同パッド５ｂはツェナーダイオード群１３（図２参照）の一端とアルミパターン配線で電気的に接続されている。このボンディングパッド５ｂが昇圧素子接続用パッドとして使用される。
【００１３】
図１のボンディングパッド５はボンディングワイヤー６によってリードフレーム（リードピン）７と接続されている。ここで、パッド５ａはボンディングワイヤー６ａによってリードフレーム７ａと接続されている。更に本例では、パッド５ｂとリードフレーム７ｂとがボンディングワイヤー６ｂにて接続されている。このように本例では、ＩＣチップ２の外部において、昇圧素子接続用パッド５ｂからＬＤＭＯＳＦＥＴ１１の高圧側電源ライン（図１ではリードフレーム７ｂ）にボンディングワイヤー６ｂを結線している。
【００１４】
ステム１とＩＣチップ２とボンディングワイヤー６とリードフレーム７とはモールド樹脂８にてパッケージされている。また、リードフレーム７ｂを含めたＬＤＭＯＳＦＥＴの出力端子（出力ピン）９には負荷１０（図２参照）としての車載用機器、例えばエアバッグ用点火スキブや燃料噴射弁等が接続されている。
【００１５】
また、図１に示すモールドＩＣ（ＩＣチップ２）が図２に示すようにコントロールボックス（ＥＣＵ；電子制御ユニット）２１に収納され、このＥＣＵ２１は自動車のエンジンルーム内に配置されている。よって、同ＥＣＵ２１はイグニッションパルス等のサージを受けやすい環境にある。
【００１６】
図２に示すように、ＩＣチップ２において、絶縁ゲート型トランジスタであるＬＤＭＯＳＦＥＴ１１、ゲート駆動回路１２、ゲート電圧昇圧用ツェナーダイオード群１３、ツェナーダイオード１４、抵抗１５、ツェナーダイオード１６，１７が形成されている。
【００１７】
負荷駆動用のパワー素子であるＬＤＭＯＳＦＥＴ１１のソース端子が接地されるとともに、ドレイン端子側に負荷１０が接続されている。この負荷１０にバッテリ電圧が印加されている。負荷１０は、抵抗もしくはインダクタンスよりなる（図２では抵抗にて表示した）。
【００１８】
ＬＤＭＯＳＦＥＴ１１のゲート端子には抵抗１５を介してゲート駆動回路１２が接続されている。この抵抗１５の抵抗値は約１０ｋΩである。そして、ゲート駆動回路１２の出力レベルにてＬＤＭＯＳＦＥＴ１１のゲート電位が制御され、所定のタイミングにてＬＤＭＯＳＦＥＴ１１の閾値電圧以上の電位がゲートに印加されるとＬＤＭＯＳＦＥＴ１１がオンして負荷１０を通電駆動するようになっている。このように、チップ２内に形成されたＬＤＭＯＳＦＥＴ１１は、高圧側端子に負荷１０が接続された状態において電流経路途中に配置される。
【００１９】
さらに、ＬＤＭＯＳＦＥＴ１１のゲート端子（α点）とパッド５ｂとの間にはツェナーダイオード群１３が配置され、ツェナーダイオード群１３のカソードがパッド５ｂ側を向いている。ゲート電圧昇圧用素子としてのツェナーダイオード群１３は、チップ２内において一端をＬＤＭＯＳＦＥＴ１１のゲート端子に接続した状態で形成されており、ＬＤＭＯＳＦＥＴ１１の高圧側からのサージ電圧の印加に対してブレークダウンしてゲートを充電するためのものである。ツェナーダイオード群１３の耐圧は一段当たり約８ボルト、個数は６個（６段）である。
【００２０】
ツェナーダイオード群１３とＬＤＭＯＳＦＥＴ１１のゲート端子（α点）との間にはツェナーダイオード１４が配置され、ツェナーダイオード１４のカソードがα側を向いている。ツェナーダイオード１４は逆流防止用のツェナーダイオードであって、ゲート駆動電圧以上に耐圧が設定されている。
【００２１】
さらに、ＬＤＭＯＳＦＥＴ１１のゲート端子（α点）とソース端子との間にはツェナーダイオード１６が配置され、ツェナーダイオード１６のカソードがα側を向いている。ツェナーダイオード１６はゲート駆動回路１２の出力電圧を動作電圧にクランプさせるツェナーダイオードであって、その耐圧は約８ボルトに設定されている。同様に、このツェナーダイオード１６とＬＤＭＯＳＦＥＴ１１のソース端子（グランド側）との間にはツェナーダイオード１７が配置され、ツェナーダイオード１７のカソードがグランド側を向いている。このツェナーダイオード１７はＧＮＤラインからくるサージを防止するツェナーダイオードであって、耐圧は１００ボルト程度である。
【００２２】
また、ＬＤＭＯＳＦＥＴ１１にはボディーダイオード１８が内蔵されるとともに、同じく寄生バイポーラトランジスタ１９が形成され、さらに、寄生トランジスタのベース抵抗２０が形成されている。
【００２３】
一方、図１に示すように、ＬＤＭＯＳＦＥＴの出力端子（出力ピン）９の端子（ピン）７ａ，７ｂに繋いだ合計３本のボンディングワイヤー６ａを、サージ印加時の寄生インダクタンスとして用いている。この寄生インダクタンスを、図２においてＬで表す。寄生インダクタンスＬはチップ２の外部においてＬＤＭＯＳＦＥＴ１１のドレイン端子に対しツェナーダイオード群１３と並列状態で接続されている。
【００２４】
次に、このように構成した半導体装置の作用を説明する。
ＬＤＭＯＳＦＥＴ１１のソースをＧＮＤにした状態で、ドレイン側（電源側）に静電気の正サージを印加した場合、サージ電流がツェナーダイオード群１３を経由してＬＤＭＯＳＦＥＴ１１のゲート端子に、同じくドレインにも流れ込む。この時、ツェナーダイオード群１３の端子Ａ（図２参照）に発生する最大電圧はＬＤＭＯＳＦＥＴ１１のドレイン耐圧ＢＶdss と寄生インダクタンスＬに発生する電圧降下ωＬＩd を足し合わせた電圧になる。それ故、前述の（１）式におけるゲート充電電圧Ｖg が上がり、ＬＤＭＯＳＦＥＴ１１の動作電流Ｉmax が増加するのでＥＳＤのサージの耐量が上がる。但し、ωはサージ波形をフーリエ変換した時の代表的角周波数であり、Ｌはチップ外の配線（ボンディングワイヤー）６ａの寄生インダクタンスであり、Ｉd はチップ外の配線（ボンディングワイヤー）６ａに流れる電流である。
【００２５】
ここで、図２ではゲート電圧昇圧用素子としてツェナーダイオード群１３を用いたが、一個のツェナーダイオードにてゲート電圧昇圧用素子を構成したり、あるいは、図２に代わり、図３〜図７に示す構成としてもよい。
【００２６】
図３に示すように、ゲート電圧昇圧用素子２２として、ツェナーダイオード群２３とＬＤＭＯＳＦＥＴ２４と抵抗２５を組み合わせた回路にする。つまり、ＬＤＭＯＳＦＥＴ２４のドレインをパッド５ｂに接続し、ソースをツェナーダイオード１４に接続し、ＬＤＭＯＳＦＥＴ２４のドレイン・ゲート間にツェナーダイオード群２３を接続するとともにＬＤＭＯＳＦＥＴ２４のソース・ゲート間に抵抗２５を配置する。この場合も効果は基本的には同じであるが、ツェナーダイオード群２３の内部抵抗Ｒzdがより低いＬＤＭＯＳＦＥＴ２４のオン抵抗Ｒonに変わる分、ゲート電位Ｖg が速く上がるのでサージ対策としてより有利である。
【００２７】
また、図２の代わりに図４に示すように、キャパシタ２６とＬＤＭＯＳＦＥＴ２４と抵抗２５を組み合わせた回路にする。つまり、図３でのツェナーダイオード群２３の代わりにキャパシタ２６を用いる。
【００２８】
また、図２の代わりに図５に示すように、ツェナーダイオード群２３とバイポーラトランジスタ２７と抵抗２５を組み合わせた回路にする。つまり、図３でのＬＤＭＯＳＦＥＴ２４の代わりにバイポーラトランジスタ２７を用いる。
【００２９】
また、図６に示すように、キャパシタ２６とバイポーラトランジスタ２７と抵抗２５を組み合わせた回路にする。つまり、図４でのＬＤＭＯＳＦＥＴ２４の代わりにバイポーラトランジスタ２７を用いる。
【００３０】
また、図７に示すように、キャパシタ２６とツェナーダイオード群２３を並列に接続した回路にする。
さらに、図１に代わる構成として、図８に示すようにプリント基板３０の上に図１のモールドＩＣ（樹脂モールドされたチップ）を搭載する場合に適用してもよい。詳しくは、プリント基板３０には導体パターンとしてソースグランド配線３１およびドレイン出力端子用配線３２が形成されている。このプリント基板３０の上に図１のモールドＩＣ（モールド樹脂８）を配置し、各フレーム（ピン）７と導体パターン（配線３１，３２，３３）を電気的に接続する。さらに、ソケット３４を用いて負荷と接続する。ボンディングワイヤー６ａと、リードフレーム７ａと、プリント基板に形成された導体パターン３２にてＭＯＳＦＥＴの高圧側電源ラインが形成されている。これにより、ＩＣチップ２から出たボンディングワイヤー６ａとモールドＩＣのリードフレーム（リードピン）７ａとプリント基板に形成された導体パターン３２により寄生インダクタンスを構成することができる。即ち、チップ外の寄生インダクタンスとなる配線材料として、３本のボンディングワイヤー６ａと、３本のリードフレーム７ａと、プリント基板に形成された導体パターン３２を用いる。
【００３１】
さらに、図１に代わる構成として、図９に示すように絶縁基板３７の上に図１のＩＣチップ２をフリップチップ方式にて接合する場合に適用してもよい。詳しくは、絶縁基板３７には導体パターン３６が形成され、この絶縁基板３７の上に図１のＩＣチップ２を上下面を逆にして配置し、パッド５ｂに設けたバンプ３５と導体パターン３６を半田付けで接合する。また、絶縁基板３７にはＭＯＳドレイン用パッド５ａから延びる導体パターン（図８の符号３２の部材に相当）が形成され、この導体パターンにパッド５ｂから延びる導体パターン３６が繋がる。よって、パッド５ａから延びる導体パターン（図８の符号３２の部材に相当）にてＭＯＳＦＥＴの高圧側電源ラインが形成されている。この高圧側電源ラインでの絶縁基板の導体パターンにより寄生インダクタンスが構成される。即ち、チップ外の寄生インダクタンスとなる配線材料として、絶縁基板３７に形成された導体パターン（図８の符号３２の部材に相当）を用いる。
【００３２】
図１０には、シミュレーションで検証した結果を示す。このシミュレーションでのサンプルには（図１０の横軸には）、ゲート電圧昇圧用素子として図２〜図７の構成を用いている。つまり、第１の構成として、ゲート電圧昇圧用素子にツェナーダイオード群を用いた場合、第２の構成として、ツェナーダイオード群とＬＤＭＯＳを組み合わせた場合、第３の構成として、キャパシタとＬＤＭＯＳを組み合わせた場合、第４の構成として、ツェナーダイオード群とバイポーラトランジスタを組み合わせた場合、第５の構成として、キャパシタとバイポーラトランジスタを組み合わせた場合、第６の構成として、キャパシタとツェナーダイオードを組み合わせた場合である。
【００３３】
また、図１０の縦軸にはＥＳＤ耐圧をとり、図１０において図１４の従来方式と本実施形態（図２〜図７）でのＥＳＤ耐圧の検出結果を示す。なお、このシミュレーションの条件として配線インダクタンスＬ＝５ｎＨとしている。
【００３４】
この図１０において、従来方式に比べ本実施形態（図２〜図７）の方がＥＳＤ耐圧が向上していることが分かる。
このように、本実施形態は、ＤＭＯＳ自身のオン抵抗、ドレイン耐圧等を犠牲にすることなくＥＳＤ耐量を向上させるサージ対策方法として好ましいものとなっている。
【００３５】
次に、図１４に示す従来の装置と、図２に示す本実施形態とを比較しつつ本実施形態の有用性を説明する。
本実施形態においては、図１の外観図から明らかなように、ＩＣチップ２内では被保護素子であるＬＤＭＯＳＦＥＴ（３）と保護素子であるツェナーダイオード群（４）をアルミパターン配線で連結していない。この配線の違いは、ボンディングワイヤーの寄生インダクタンスが無視できる低周波数領域（ＤＭＯＳの通常動作速度域、具体的には、例えば数百ｋＨｚ以下）では回路動作上何ら変化は起こさない。しかし、ＥＳＤサージなどの高周波動作域（数１０ＭＨｚ〜数ＧＨｚ）ではＩＣチップ２内のアルミパターン配線より遥かに長いボンディングワイヤー６ａの寄生インダクタンス（例えば、約１０ｎＨ）がインピーダンスとして作用するので、ＥＳＤ印加時にインダクタンス（ボンディングワイヤー６ａ）の両端には電圧降下が発生する（例えば、数１０ボルト）。この電圧降下は、保護素子であるツェナーダイオード群１３の入力端子電圧を引き上げ、さらには保護素子につながったＤＭＯＳのゲート端子電圧を上げるので、ＤＭＯＳはより多くのサージ電流を流せるようになる。つまり、ＥＳＤなどの高速動作時には、図１０に示すように、従来よりサージ耐量を上げることができる。これが、図２の本実施形態と図１４の従来装置との回路動作上大きく異なる点である。
【００３６】
これを逆に保護素子（ツェナーダイオード等）の大きさで比較すると、同一のサージ耐量を確保する場合、ボンディングワイヤー６ａの電圧降下分だけ実施形態（図２）の方が従来例（図１４）より小さい保護素子で実現できる。なぜなら、計算上、寄生インダクタンスの電圧降下分だけ保護素子（ツェナーダイオード）の内部抵抗の電圧降下分を増やすこと（つまり、保護素子の面積を減らし抵抗を上げること）ができるからである。つまり、ＩＣ全体で見ればより小さいチップサイズで同等の性能が達成できるというメリットがある。
【００３７】
同様に、保護素子（ツェナーダイオード）の耐圧（段数）で比較すると、実施形態（図２）の方がより高い耐圧（段数）に設定でき、定常回路動作時における動作耐圧を上げることができるので、ＥＳＤ以外の各種サージ（ＩＧパルス、フィールドディケイ等）に対して誤作動しにくくなるというメリットがある。
【００３８】
また、専用のパッド５ｂを新設するという点について検討すると、一般にパッドサイズはチップサイズ（大体、数ｍｍ〜１０ｍｍ□程度）と比較すると非常に小さく（例えば、０．１ｍｍ□）、面積増加は０．０１〜０．１％程度で実質的には問題にはならない。
【００３９】
ここで、保護素子（ツェナーダイオード等）の配置については、チップ内の配線による動作の遅延が起きないよう基本的に保護素子（４）を図１に示すように、被保護素子（ＬＤＭＯＳＦＥＴ３）に隣接させた状態がベストなので、パッド５ｂも同様に素子３，４に近づけて配置するのがよい。
【００４０】
また、定常回路動作については、前述したように動作周波数が低いのでボンディングワイヤーやＥＣＵプリント配線（導体パターン）の寄生インダクタンスは殆ど無視できるので、回路設計上、特に考慮する必要はない。しかし、ＥＳＤサージを考慮すると、その高速性から配線の寄生インダクタンスは無視できなくなる。保護素子によるＥＳＤ保護効果を最大にするには、被保護素子、保護素子のサイズ、素子特性等を考慮してパッドからボンディングワイヤーが引き出されステム上で合流する箇所までのワイヤーの寄生インダクタンス、あるいは、さらにＥＣＵのプリント配線で合流するならそこまでの配線長（インダクタンス）を最適設計する必要がある。なぜなら、ワイヤー長もしくはプリント配線長（導体パターン長さ）が短すぎると配線インダクタンスが小さくなりすぎてインピーダンスによる電圧降下が小さくなるので、ＭＯＳゲートの昇圧は殆どできない、つまりＥＳＤ耐量の向上は期待できない。逆に、ワイヤー長が長すぎると配線のインピーダンスが大きくなるため電位降下が大きくゲートの電位が高くなりすぎるのでゲート酸化膜が破壊されてしまう。
【００４１】
最良なインダクタンス値を回路シミュレータを使って設計する手順を、以下に示す。
図１１には、シミュレーションモデルの一例（保護素子がツェナーダイオードの例）を示す。図１１において、保護素子モデルとしてツェナーダイオードＤ３を用いるとともに、被保護素子モデルとしてＬＤＭＯＳを用い、特に、内部ダイオード・寄生トランジスタモデルとしてバイポーラトランジスタＱ１、ダイオードＤ１、抵抗Ｒ２，Ｒ３を用いている。さらに、配線モデルとしてインダクタンスＬ２，Ｌ３を用い、ノイズ源モデルとして抵抗Ｒ１、キャパシタＣ１、インダクタンスＬ１を用いている。
【００４２】
この図１１を用いて設計手順を説明する。
［設計手順：１］
被保護素子であるＤＭＯＳの等価回路モデルを設定する。この際、ＭＯＳトランジスタのモデル化に加え、内部のダイオード、寄生バイポーラトランジスタもモデル化する。
［設計手順：２］
保護素子の等価回路モデルを設定する。このとき、大きさに応じた内部抵抗の設定を特に考慮する。
［設計手順：３］
使用するＩＣ，ＥＣＵの出力端子に関係する配線の等価回路モデル（インダクタンス）を設定する。
［設計手順：４］
ＥＳＤシミュレーションを所定のキャパシタ放電（例えばＣ＝１５０ｐＦ，Ｒ＝１５０Ω）の過渡計算で行う。
［設計手順：５］
放電電圧を順に上げていき、寄生バイポーラトランジスタＱ１が動作する電圧をＥＳＤ破壊電圧と規定する。なぜなら、バイポーラトランジスタＱ１は温度上昇に対して動作電流が増加するという正帰還が起きるため一度どこかでバイポーラトランジスタＱ１が動作したら後はその場所に電流が集中して熱暴走により一気に破壊されると考えられるためである。
［設計手順：６］
配線のインダクタンス値（Ｌ２，Ｌ３値）を変えてＥＳＤ破壊電圧が最大になる値を算出する。
【００４３】
図１１では、Ｒ１＝１５０Ω、Ｃ１＝１５０ｐＦ、Ｌ１＝１μＨ、Ｌ２＝Ｌ３＝１０ｎＨ、Ｒ２＝０．２２Ω、Ｒ３＝０．３８Ω、Ｒ４＝１０ｋΩとしている。
【００４４】
この方法で計算した結果（配線インダクタンスの最適設計の一例）を、図１２に示す。図１２においてサンプルとして図３〜図６を用い、横軸に配線インダクタンスをとり、縦軸にＥＳＤ破壊電圧をとっている。
【００４５】
図１２の計算結果によれば、保護素子（回路）によって多少異なるが概ね改善効果がもっとも期待できるのはＬ＝１〜２０ｎＨの範囲である。これは、φ３０μｍのボンディングワイヤー配線に換算すると、およそ１〜１５ｍｍの長さに相当する。但し、これはＬＤＭＯＳが１ｍｍ□、保護素子サイズが約０．２５ｍｍ2 の場合である。
【００４６】
図１３に、ＥＳＤ破壊時のシミュレーション波形の一例を示す。つまり、ＥＳＤサージを印加した時における、図１１でのＬＤＭＯＳのゲート電位（図１１のａ点の電位）、寄生バイポーラトランジスタのベース電位（図１１のｂ点の電位）、寄生バイポーラトランジスタのコレクタ電流（図１１の電流Ｉc ）、ＬＤＭＯＳのドレイン電流（図１１の電流Ｉd ）の挙動を示す。条件として、保護素子としてツェナーダイオードを用い、配線寄生インダクタンスＬ＝５ｎＨであり、ＥＳＤサージとして１７ｋＶを印加している。
【００４７】
図１３において、１７ｋＶのＥＳＤサージ印加時にＭＯＳ電流Ｉd だけでは流しきれずにＬＤＭＯＳ内部の寄生バイポーラトランジスタのベース電位（ｂ点の電位）が上がり、トランジスタ動作（順方向電圧Ｖｆ＞０．５ボルト）しているのが分かる（コレクタ電流Ｉｃが約１アンペア）。
【００４８】
このように、本実施の形態は下記の特徴を有する。
（イ）ＩＣチップ２内にゲート電圧昇圧用素子（ツェナーダイオード１３等）を、その一端がＬＤＭＯＳＦＥＴ１１のゲート端子に接続した状態で形成し、ＩＣチップ２の外部においてＬＤＭＯＳＦＥＴ１１の高圧側端子に対し配線材料（ボンディングワイヤー６ａ等）をゲート電圧昇圧用素子と並列状態で接続し、この配線材料をサージ印加時の寄生インダクタンスとして用いた。つまり、パッド５ａ，５ｂを設け、パッド５ａから延びるチップ外の配線材料（ボンディングワイヤー６ａやリードフレーム（リードピン）やプリント基板上の導体パターン等）を寄生インダクタンスとして使用した。
【００４９】
よって、この寄生インダクタンス（インピーダンス）によりゲート電圧昇圧用素子（例えばツェナーダイオード群１３）の入力電圧をドレイン耐圧以上に昇圧し、同時にゲート電位を上げることができ、これにより、ＬＤＭＯＳＦＥＴ１１の動作電流を増やし、ＥＳＤのサージ耐量を向上させることができる。
【００５０】
このように、従来方式（図１４）では昇圧用ツェナーダイオード１０３が予めチップ内でドレイン・ゲート間に結線されており、ツェナーダイオード１０３の印加電圧がＭＯＳＦＥＴの耐圧でほぼ決まってしまっていた。これに対し、ツェナーダイオードとＭＯＳＦＥＴのドレイン端子をチップ内で直接繋ぐことを止め、それぞれ別のパッド５ａ，５ｂに引き出した後、チップの外（例えば、プリント基板上）でドレイン端子とツェナーダイオード端子を繋ぐことにより、ボンディングワイヤーやプリント基板の導体パターンによる寄生インダクタンス（インピーダンス）を積極的に利用して、ツェナーダイオード等の入力電圧をドレイン耐圧以上に昇圧し、同時にゲート電位を上げることによりＭＯＳトランジスタの動作電流を増しＥＳＤのサージ耐量を向上させることができる。
【００５１】
これまで説明してきたものの他にも、下記のように実施してもよい。
これまでは、パワー素子としてＬＤＭＯＳＦＥＴを想定したが、アップ・ドレイン型のＭＯＳＦＥＴを用いてもよい。あるいは、ＶＤＭＯＳＦＥＴ（縦型）に適用してもよい。導電型もＮチャネルＭＯＳに限らずＰチャネル型でも同様である。
【００５２】
また、これまでは、絶縁ゲート型トランジスタとしてＭＯＳＦＥＴを想定したが、ＩＧＢＴに適用してもよい。この場合には高圧側端子がコレクタ端子となり、低圧側端子がエミッタ端子となる。
【００５３】
さらに、トランジスタと負荷の接続関係として、トランジスタの高圧側端子に負荷を接続する場合について述べてきたが、トランジスタの低圧側端子に負荷を接続する場合に適用してもよい。
【図面の簡単な説明】
【図１】 実施の形態における半導体装置の斜視図。
【図２】 半導体装置の回路構成図。
【図３】 別例の半導体装置の回路構成図。
【図４】 別例の半導体装置の回路構成図。
【図５】 別例の半導体装置の回路構成図。
【図６】 別例の半導体装置の回路構成図。
【図７】 別例の半導体装置の回路構成図。
【図８】 別例の半導体装置の平面図。
【図９】 別例の半導体装置の平面図。
【図１０】 シミュレーション結果を示す図。
【図１１】 シミュレーションの際に用いたモデル図。
【図１２】 シミュレーション結果を示す図。
【図１３】 シミュレーション結果を示す図。
【図１４】 従来技術を説明するための半導体装置の回路構成図。
【符号の説明】
２…ＩＣチップ、５ａ，５ｂ…ボンディングパッド、６ａ，６ｂ…ボンディングワイヤー、７ｂ…リードフレーム、１０…負荷、１１…ＬＤＭＯＳＦＥＴ、１３…ツェナーダイオード群、２３…ツェナーダイオード群、２４…ＬＤＭＯＳＦＥＴ、２６…キャパシタ、２７…バイポーラトランジスタ、３０…プリント基板、３１，３２，３６…導体パターン、３７…絶縁基板。
【発明の属する技術分野】
この発明は、パワーＭＯＳＦＥＴやＩＧＢＴ等の絶縁ゲート型トランジスタをサージ電圧から保護する機能を有する半導体装置に関するものである。
【０００２】
【従来の技術】
図１４に示すように、電源とグランド間において負荷１００とＭＯＳＦＥＴ１０１を直列接続し、ゲート駆動回路１０２によりＭＯＳＦＥＴ１０１を制御して負荷１００を通電制御する回路において、サージ対策として、ＭＯＳＦＥＴ１０１のドレイン・ゲート間にＭＯＳＦＥＴ１０１より低い耐圧の昇圧用ツェナーダイオード１０３を挿入するとともに逆流防止用ツェナーダイオード１０４を配置している。サージ印加時はこの昇圧用ツェナーダイオード１０３を経由してＭＯＳＦＥＴ１０１のゲートを充電し、ＭＯＳ動作でサージ電流を流している。ＭＯＳＦＥＴ１０１の動作抵抗は、通常の拡散抵抗と同様に正の温度係数を持つため電流の分散ができ、寄生バイポーラトランジスタ１０５が動作しにくいのでＬ負荷サージなどツェナーダイオード１０３で十分追従できるほど速度が遅く（例えば、数ミリ秒）、かつ比較的電流量の小さいサージ（例えば、数アンペア）であれば耐量は向上する。
【０００３】
しかし、ツェナーダイオード１０３のクランプ電圧はＭＯＳＦＥＴ１０１の動作耐圧を決めるので、あまり低い電圧に設定できない（通常、ＭＯＳＦＥＴ１０１の耐圧より約１０ボルトほど低い値に設定される）。また、チップサイズを大きくしないために、比較的小さいツェナーダイオード１０３が使用されるので、ツェナーダイオード１０３の内部抵抗は大きい。また、ツェナーダイオード１０３はチップ内で予めドレイン・ゲート間に結線され、ツェナーダイオード１０３のアルミ配線の寄生インダクタンスは小さく無視できる。このため、サージ印加時のツェナーダイオード電圧はドレイン耐圧でほぼ決まってしまっていた。
【０００４】
これを、数式を用いて説明すると、サージ印加時の最大ゲート電圧Ｖg 、ＭＯＳＦＥＴの最大動作電流Ｉmax は、それぞれ
Ｖg ≒ＢＶdss −ＢＶzd−Ｒzd・Ｉzd−Ｖf
・・・（１）
Ｉmax ∝（Ｖg −Ｖth）2
・・・（２）
となる。
【０００５】
ただし、
ＢＶdss ：ＭＯＳＦＥＴの耐圧（例えば約６０ボルト）
ＢＶzd：ツェナーダイオードの耐圧（例えば約８ボルト×６段）
Ｒzd：ツェナーダイオードの内部抵抗（例えば約１００Ω×６段）
Ｉzd：ツェナーダイオードに流れる電流
Ｖf ：逆流防止用ダイオードの拡散電位（例えば約０．７ボルト）
Ｖth：ＭＯＳＦＥＴの閾値電圧（例えば約２ボルト）
ここで、Ｖg 値はＶth値より大きく（Ｖg ＞Ｖth）、例えば数ボルト程度である。また、Ｉmax 値は、例えば数アンペア／ｍｍ2 程度である。
【０００６】
このように、従来の方法ではサージ印加時のゲート電圧Ｖg を十分に昇圧することができず、動作電流Ｉmax も少ないので、ＥＳＤ（静電気放電）など瞬時の大電流サージ（例えば、１５０Ω，１５０ｐＦ，２５ｋＶ放電時では約１７０アンペア）の耐量はほとんど改善できなかった。
【０００７】
【発明が解決しようとする課題】
そこで、この発明の目的は、サージ印加時のゲート電位を上げてトランジスタの動作電流を増加してＥＳＤのサージ耐量を向上させることができる半導体装置を提供することにある。
【０００８】
【課題を解決するための手段】
図１４の従来方式では、昇圧用ツェナーダイオード１０３が予めチップ内でドレイン・ゲート間に結線されているので、ツェナーダイオード１０３の印加電圧がＭＯＳＦＥＴ１０１の耐圧でほぼ決まってしまう点に着眼し、請求項１に記載の半導体装置は、チップ内において一端を絶縁ゲート型トランジスタのゲート端子に接続した状態で形成され、絶縁ゲート型トランジスタの高圧側からのサージ電圧の印加により作動するゲート電圧昇圧用素子と、同じくチップ内において絶縁ゲート型トランジスタのゲート端子とゲート電圧昇圧用素子との間に直列配置され、サージ印加時の逆流を防止する逆流防止用素子と、同じくチップ内において絶縁ゲート型トランジスタのゲート端子と低圧側端子との間に配置され、絶縁ゲート型トランジスタのゲート端子に印加される電圧を動作電圧にクランプするクランプ用素子と、同じくチップ内においてクランプ用素子と絶縁ゲート型トランジスタの低圧側端子との間に配置され、グランドラインからくるサージを防止するサージ防止用素子と、チップの周辺部に形成され、絶縁ゲート型トランジスタの高圧側端子に接続される高圧側接続用パッドと、同じくチップの周辺部に形成され、ゲート電圧昇圧用素子の一端に接続される昇圧素子接続用パッドと、チップの外部の接続点において、この接続点と前記絶縁ゲート型トランジスタの高圧側端子に接続された高圧側接続用パッドとの間に配置されて当該高圧側接続用パッドをゲート電圧昇圧用素子に接続された昇圧素子接続用パッドに対し電気的に接続するものであって、上記接続点からみて昇圧素子接続用パッドと並列状態で接続され、サージ印加時の寄生インダクタンスとなる配線材料と、を備え、絶縁ゲート型トランジスタの高圧側端子に接続された高圧側接続用パッドとゲート電圧昇圧用素子に接続された昇圧素子接続用パッドとはチップ内にて配線で接続されていないことを特徴としている。
【０００９】
この請求項１に記載の発明によれば、配線材料（例えば、ボンディングワイヤーやプリント基板の導体パターン）による寄生インダクタンス（インピーダンス）が形成され、このインピーダンスによりゲート電圧昇圧用素子（例えば、ツェナーダイオード）の入力電圧をドレイン耐圧以上に昇圧し、同時にゲート電位を上げることができる。これにより、絶縁ゲート型トランジスタの動作電流を増やし、ＥＳＤのサージ耐量を向上させることができる。
【００１０】
【発明の実施の形態】
以下、この発明を具体化した実施の形態を図面に従って説明する。
本実施の形態においては、自動車に搭載される負荷駆動用インテリジェントパワーＩＣに適用しており、負荷駆動回路を組み込んだ装置が自動車用コントローラとして用いられる。電源には車載用バッテリ（１８ボルト）を用いている。
【００１１】
図１には、本実施の形態における半導体装置の斜視図を示す。また、図２には本例の負荷駆動回路の構成図を示す。この図２に示すごとく、本例では負荷１０の電流経路途中に配置されるパワートランジスタとしてＬＤＭＯＳＦＥＴ１１を用いるとともに、サージ印加に伴いＭＯＳＦＥＴ１１をＭＯＳ動作させるゲート電圧昇圧用素子としてツェナーダイオード群１３を用いている。
【００１２】
詳しくは、図１において、ステム１の上にＩＣチップ２が搭載されている。ＩＣチップ２は、ＬＤＭＯＳＦＥＴを形成した領域３を有するとともにツェナーダイオード群を形成した領域４を有する。また、四角板状のＩＣチップ２の上面における周辺部にはアルミパッド５が多数形成されている。ここで、ボンディングパッド５ａはＬＤＭＯＳＦＥＴのドレイン端子に接続されたパッド（高圧側接続用パッド）である。更に本例ではボンディングパッド５ｂが設けられ、同パッド５ｂはツェナーダイオード群１３（図２参照）の一端とアルミパターン配線で電気的に接続されている。このボンディングパッド５ｂが昇圧素子接続用パッドとして使用される。
【００１３】
図１のボンディングパッド５はボンディングワイヤー６によってリードフレーム（リードピン）７と接続されている。ここで、パッド５ａはボンディングワイヤー６ａによってリードフレーム７ａと接続されている。更に本例では、パッド５ｂとリードフレーム７ｂとがボンディングワイヤー６ｂにて接続されている。このように本例では、ＩＣチップ２の外部において、昇圧素子接続用パッド５ｂからＬＤＭＯＳＦＥＴ１１の高圧側電源ライン（図１ではリードフレーム７ｂ）にボンディングワイヤー６ｂを結線している。
【００１４】
ステム１とＩＣチップ２とボンディングワイヤー６とリードフレーム７とはモールド樹脂８にてパッケージされている。また、リードフレーム７ｂを含めたＬＤＭＯＳＦＥＴの出力端子（出力ピン）９には負荷１０（図２参照）としての車載用機器、例えばエアバッグ用点火スキブや燃料噴射弁等が接続されている。
【００１５】
また、図１に示すモールドＩＣ（ＩＣチップ２）が図２に示すようにコントロールボックス（ＥＣＵ；電子制御ユニット）２１に収納され、このＥＣＵ２１は自動車のエンジンルーム内に配置されている。よって、同ＥＣＵ２１はイグニッションパルス等のサージを受けやすい環境にある。
【００１６】
図２に示すように、ＩＣチップ２において、絶縁ゲート型トランジスタであるＬＤＭＯＳＦＥＴ１１、ゲート駆動回路１２、ゲート電圧昇圧用ツェナーダイオード群１３、ツェナーダイオード１４、抵抗１５、ツェナーダイオード１６，１７が形成されている。
【００１７】
負荷駆動用のパワー素子であるＬＤＭＯＳＦＥＴ１１のソース端子が接地されるとともに、ドレイン端子側に負荷１０が接続されている。この負荷１０にバッテリ電圧が印加されている。負荷１０は、抵抗もしくはインダクタンスよりなる（図２では抵抗にて表示した）。
【００１８】
ＬＤＭＯＳＦＥＴ１１のゲート端子には抵抗１５を介してゲート駆動回路１２が接続されている。この抵抗１５の抵抗値は約１０ｋΩである。そして、ゲート駆動回路１２の出力レベルにてＬＤＭＯＳＦＥＴ１１のゲート電位が制御され、所定のタイミングにてＬＤＭＯＳＦＥＴ１１の閾値電圧以上の電位がゲートに印加されるとＬＤＭＯＳＦＥＴ１１がオンして負荷１０を通電駆動するようになっている。このように、チップ２内に形成されたＬＤＭＯＳＦＥＴ１１は、高圧側端子に負荷１０が接続された状態において電流経路途中に配置される。
【００１９】
さらに、ＬＤＭＯＳＦＥＴ１１のゲート端子（α点）とパッド５ｂとの間にはツェナーダイオード群１３が配置され、ツェナーダイオード群１３のカソードがパッド５ｂ側を向いている。ゲート電圧昇圧用素子としてのツェナーダイオード群１３は、チップ２内において一端をＬＤＭＯＳＦＥＴ１１のゲート端子に接続した状態で形成されており、ＬＤＭＯＳＦＥＴ１１の高圧側からのサージ電圧の印加に対してブレークダウンしてゲートを充電するためのものである。ツェナーダイオード群１３の耐圧は一段当たり約８ボルト、個数は６個（６段）である。
【００２０】
ツェナーダイオード群１３とＬＤＭＯＳＦＥＴ１１のゲート端子（α点）との間にはツェナーダイオード１４が配置され、ツェナーダイオード１４のカソードがα側を向いている。ツェナーダイオード１４は逆流防止用のツェナーダイオードであって、ゲート駆動電圧以上に耐圧が設定されている。
【００２１】
さらに、ＬＤＭＯＳＦＥＴ１１のゲート端子（α点）とソース端子との間にはツェナーダイオード１６が配置され、ツェナーダイオード１６のカソードがα側を向いている。ツェナーダイオード１６はゲート駆動回路１２の出力電圧を動作電圧にクランプさせるツェナーダイオードであって、その耐圧は約８ボルトに設定されている。同様に、このツェナーダイオード１６とＬＤＭＯＳＦＥＴ１１のソース端子（グランド側）との間にはツェナーダイオード１７が配置され、ツェナーダイオード１７のカソードがグランド側を向いている。このツェナーダイオード１７はＧＮＤラインからくるサージを防止するツェナーダイオードであって、耐圧は１００ボルト程度である。
【００２２】
また、ＬＤＭＯＳＦＥＴ１１にはボディーダイオード１８が内蔵されるとともに、同じく寄生バイポーラトランジスタ１９が形成され、さらに、寄生トランジスタのベース抵抗２０が形成されている。
【００２３】
一方、図１に示すように、ＬＤＭＯＳＦＥＴの出力端子（出力ピン）９の端子（ピン）７ａ，７ｂに繋いだ合計３本のボンディングワイヤー６ａを、サージ印加時の寄生インダクタンスとして用いている。この寄生インダクタンスを、図２においてＬで表す。寄生インダクタンスＬはチップ２の外部においてＬＤＭＯＳＦＥＴ１１のドレイン端子に対しツェナーダイオード群１３と並列状態で接続されている。
【００２４】
次に、このように構成した半導体装置の作用を説明する。
ＬＤＭＯＳＦＥＴ１１のソースをＧＮＤにした状態で、ドレイン側（電源側）に静電気の正サージを印加した場合、サージ電流がツェナーダイオード群１３を経由してＬＤＭＯＳＦＥＴ１１のゲート端子に、同じくドレインにも流れ込む。この時、ツェナーダイオード群１３の端子Ａ（図２参照）に発生する最大電圧はＬＤＭＯＳＦＥＴ１１のドレイン耐圧ＢＶdss と寄生インダクタンスＬに発生する電圧降下ωＬＩd を足し合わせた電圧になる。それ故、前述の（１）式におけるゲート充電電圧Ｖg が上がり、ＬＤＭＯＳＦＥＴ１１の動作電流Ｉmax が増加するのでＥＳＤのサージの耐量が上がる。但し、ωはサージ波形をフーリエ変換した時の代表的角周波数であり、Ｌはチップ外の配線（ボンディングワイヤー）６ａの寄生インダクタンスであり、Ｉd はチップ外の配線（ボンディングワイヤー）６ａに流れる電流である。
【００２５】
ここで、図２ではゲート電圧昇圧用素子としてツェナーダイオード群１３を用いたが、一個のツェナーダイオードにてゲート電圧昇圧用素子を構成したり、あるいは、図２に代わり、図３〜図７に示す構成としてもよい。
【００２６】
図３に示すように、ゲート電圧昇圧用素子２２として、ツェナーダイオード群２３とＬＤＭＯＳＦＥＴ２４と抵抗２５を組み合わせた回路にする。つまり、ＬＤＭＯＳＦＥＴ２４のドレインをパッド５ｂに接続し、ソースをツェナーダイオード１４に接続し、ＬＤＭＯＳＦＥＴ２４のドレイン・ゲート間にツェナーダイオード群２３を接続するとともにＬＤＭＯＳＦＥＴ２４のソース・ゲート間に抵抗２５を配置する。この場合も効果は基本的には同じであるが、ツェナーダイオード群２３の内部抵抗Ｒzdがより低いＬＤＭＯＳＦＥＴ２４のオン抵抗Ｒonに変わる分、ゲート電位Ｖg が速く上がるのでサージ対策としてより有利である。
【００２７】
また、図２の代わりに図４に示すように、キャパシタ２６とＬＤＭＯＳＦＥＴ２４と抵抗２５を組み合わせた回路にする。つまり、図３でのツェナーダイオード群２３の代わりにキャパシタ２６を用いる。
【００２８】
また、図２の代わりに図５に示すように、ツェナーダイオード群２３とバイポーラトランジスタ２７と抵抗２５を組み合わせた回路にする。つまり、図３でのＬＤＭＯＳＦＥＴ２４の代わりにバイポーラトランジスタ２７を用いる。
【００２９】
また、図６に示すように、キャパシタ２６とバイポーラトランジスタ２７と抵抗２５を組み合わせた回路にする。つまり、図４でのＬＤＭＯＳＦＥＴ２４の代わりにバイポーラトランジスタ２７を用いる。
【００３０】
また、図７に示すように、キャパシタ２６とツェナーダイオード群２３を並列に接続した回路にする。
さらに、図１に代わる構成として、図８に示すようにプリント基板３０の上に図１のモールドＩＣ（樹脂モールドされたチップ）を搭載する場合に適用してもよい。詳しくは、プリント基板３０には導体パターンとしてソースグランド配線３１およびドレイン出力端子用配線３２が形成されている。このプリント基板３０の上に図１のモールドＩＣ（モールド樹脂８）を配置し、各フレーム（ピン）７と導体パターン（配線３１，３２，３３）を電気的に接続する。さらに、ソケット３４を用いて負荷と接続する。ボンディングワイヤー６ａと、リードフレーム７ａと、プリント基板に形成された導体パターン３２にてＭＯＳＦＥＴの高圧側電源ラインが形成されている。これにより、ＩＣチップ２から出たボンディングワイヤー６ａとモールドＩＣのリードフレーム（リードピン）７ａとプリント基板に形成された導体パターン３２により寄生インダクタンスを構成することができる。即ち、チップ外の寄生インダクタンスとなる配線材料として、３本のボンディングワイヤー６ａと、３本のリードフレーム７ａと、プリント基板に形成された導体パターン３２を用いる。
【００３１】
さらに、図１に代わる構成として、図９に示すように絶縁基板３７の上に図１のＩＣチップ２をフリップチップ方式にて接合する場合に適用してもよい。詳しくは、絶縁基板３７には導体パターン３６が形成され、この絶縁基板３７の上に図１のＩＣチップ２を上下面を逆にして配置し、パッド５ｂに設けたバンプ３５と導体パターン３６を半田付けで接合する。また、絶縁基板３７にはＭＯＳドレイン用パッド５ａから延びる導体パターン（図８の符号３２の部材に相当）が形成され、この導体パターンにパッド５ｂから延びる導体パターン３６が繋がる。よって、パッド５ａから延びる導体パターン（図８の符号３２の部材に相当）にてＭＯＳＦＥＴの高圧側電源ラインが形成されている。この高圧側電源ラインでの絶縁基板の導体パターンにより寄生インダクタンスが構成される。即ち、チップ外の寄生インダクタンスとなる配線材料として、絶縁基板３７に形成された導体パターン（図８の符号３２の部材に相当）を用いる。
【００３２】
図１０には、シミュレーションで検証した結果を示す。このシミュレーションでのサンプルには（図１０の横軸には）、ゲート電圧昇圧用素子として図２〜図７の構成を用いている。つまり、第１の構成として、ゲート電圧昇圧用素子にツェナーダイオード群を用いた場合、第２の構成として、ツェナーダイオード群とＬＤＭＯＳを組み合わせた場合、第３の構成として、キャパシタとＬＤＭＯＳを組み合わせた場合、第４の構成として、ツェナーダイオード群とバイポーラトランジスタを組み合わせた場合、第５の構成として、キャパシタとバイポーラトランジスタを組み合わせた場合、第６の構成として、キャパシタとツェナーダイオードを組み合わせた場合である。
【００３３】
また、図１０の縦軸にはＥＳＤ耐圧をとり、図１０において図１４の従来方式と本実施形態（図２〜図７）でのＥＳＤ耐圧の検出結果を示す。なお、このシミュレーションの条件として配線インダクタンスＬ＝５ｎＨとしている。
【００３４】
この図１０において、従来方式に比べ本実施形態（図２〜図７）の方がＥＳＤ耐圧が向上していることが分かる。
このように、本実施形態は、ＤＭＯＳ自身のオン抵抗、ドレイン耐圧等を犠牲にすることなくＥＳＤ耐量を向上させるサージ対策方法として好ましいものとなっている。
【００３５】
次に、図１４に示す従来の装置と、図２に示す本実施形態とを比較しつつ本実施形態の有用性を説明する。
本実施形態においては、図１の外観図から明らかなように、ＩＣチップ２内では被保護素子であるＬＤＭＯＳＦＥＴ（３）と保護素子であるツェナーダイオード群（４）をアルミパターン配線で連結していない。この配線の違いは、ボンディングワイヤーの寄生インダクタンスが無視できる低周波数領域（ＤＭＯＳの通常動作速度域、具体的には、例えば数百ｋＨｚ以下）では回路動作上何ら変化は起こさない。しかし、ＥＳＤサージなどの高周波動作域（数１０ＭＨｚ〜数ＧＨｚ）ではＩＣチップ２内のアルミパターン配線より遥かに長いボンディングワイヤー６ａの寄生インダクタンス（例えば、約１０ｎＨ）がインピーダンスとして作用するので、ＥＳＤ印加時にインダクタンス（ボンディングワイヤー６ａ）の両端には電圧降下が発生する（例えば、数１０ボルト）。この電圧降下は、保護素子であるツェナーダイオード群１３の入力端子電圧を引き上げ、さらには保護素子につながったＤＭＯＳのゲート端子電圧を上げるので、ＤＭＯＳはより多くのサージ電流を流せるようになる。つまり、ＥＳＤなどの高速動作時には、図１０に示すように、従来よりサージ耐量を上げることができる。これが、図２の本実施形態と図１４の従来装置との回路動作上大きく異なる点である。
【００３６】
これを逆に保護素子（ツェナーダイオード等）の大きさで比較すると、同一のサージ耐量を確保する場合、ボンディングワイヤー６ａの電圧降下分だけ実施形態（図２）の方が従来例（図１４）より小さい保護素子で実現できる。なぜなら、計算上、寄生インダクタンスの電圧降下分だけ保護素子（ツェナーダイオード）の内部抵抗の電圧降下分を増やすこと（つまり、保護素子の面積を減らし抵抗を上げること）ができるからである。つまり、ＩＣ全体で見ればより小さいチップサイズで同等の性能が達成できるというメリットがある。
【００３７】
同様に、保護素子（ツェナーダイオード）の耐圧（段数）で比較すると、実施形態（図２）の方がより高い耐圧（段数）に設定でき、定常回路動作時における動作耐圧を上げることができるので、ＥＳＤ以外の各種サージ（ＩＧパルス、フィールドディケイ等）に対して誤作動しにくくなるというメリットがある。
【００３８】
また、専用のパッド５ｂを新設するという点について検討すると、一般にパッドサイズはチップサイズ（大体、数ｍｍ〜１０ｍｍ□程度）と比較すると非常に小さく（例えば、０．１ｍｍ□）、面積増加は０．０１〜０．１％程度で実質的には問題にはならない。
【００３９】
ここで、保護素子（ツェナーダイオード等）の配置については、チップ内の配線による動作の遅延が起きないよう基本的に保護素子（４）を図１に示すように、被保護素子（ＬＤＭＯＳＦＥＴ３）に隣接させた状態がベストなので、パッド５ｂも同様に素子３，４に近づけて配置するのがよい。
【００４０】
また、定常回路動作については、前述したように動作周波数が低いのでボンディングワイヤーやＥＣＵプリント配線（導体パターン）の寄生インダクタンスは殆ど無視できるので、回路設計上、特に考慮する必要はない。しかし、ＥＳＤサージを考慮すると、その高速性から配線の寄生インダクタンスは無視できなくなる。保護素子によるＥＳＤ保護効果を最大にするには、被保護素子、保護素子のサイズ、素子特性等を考慮してパッドからボンディングワイヤーが引き出されステム上で合流する箇所までのワイヤーの寄生インダクタンス、あるいは、さらにＥＣＵのプリント配線で合流するならそこまでの配線長（インダクタンス）を最適設計する必要がある。なぜなら、ワイヤー長もしくはプリント配線長（導体パターン長さ）が短すぎると配線インダクタンスが小さくなりすぎてインピーダンスによる電圧降下が小さくなるので、ＭＯＳゲートの昇圧は殆どできない、つまりＥＳＤ耐量の向上は期待できない。逆に、ワイヤー長が長すぎると配線のインピーダンスが大きくなるため電位降下が大きくゲートの電位が高くなりすぎるのでゲート酸化膜が破壊されてしまう。
【００４１】
最良なインダクタンス値を回路シミュレータを使って設計する手順を、以下に示す。
図１１には、シミュレーションモデルの一例（保護素子がツェナーダイオードの例）を示す。図１１において、保護素子モデルとしてツェナーダイオードＤ３を用いるとともに、被保護素子モデルとしてＬＤＭＯＳを用い、特に、内部ダイオード・寄生トランジスタモデルとしてバイポーラトランジスタＱ１、ダイオードＤ１、抵抗Ｒ２，Ｒ３を用いている。さらに、配線モデルとしてインダクタンスＬ２，Ｌ３を用い、ノイズ源モデルとして抵抗Ｒ１、キャパシタＣ１、インダクタンスＬ１を用いている。
【００４２】
この図１１を用いて設計手順を説明する。
［設計手順：１］
被保護素子であるＤＭＯＳの等価回路モデルを設定する。この際、ＭＯＳトランジスタのモデル化に加え、内部のダイオード、寄生バイポーラトランジスタもモデル化する。
［設計手順：２］
保護素子の等価回路モデルを設定する。このとき、大きさに応じた内部抵抗の設定を特に考慮する。
［設計手順：３］
使用するＩＣ，ＥＣＵの出力端子に関係する配線の等価回路モデル（インダクタンス）を設定する。
［設計手順：４］
ＥＳＤシミュレーションを所定のキャパシタ放電（例えばＣ＝１５０ｐＦ，Ｒ＝１５０Ω）の過渡計算で行う。
［設計手順：５］
放電電圧を順に上げていき、寄生バイポーラトランジスタＱ１が動作する電圧をＥＳＤ破壊電圧と規定する。なぜなら、バイポーラトランジスタＱ１は温度上昇に対して動作電流が増加するという正帰還が起きるため一度どこかでバイポーラトランジスタＱ１が動作したら後はその場所に電流が集中して熱暴走により一気に破壊されると考えられるためである。
［設計手順：６］
配線のインダクタンス値（Ｌ２，Ｌ３値）を変えてＥＳＤ破壊電圧が最大になる値を算出する。
【００４３】
図１１では、Ｒ１＝１５０Ω、Ｃ１＝１５０ｐＦ、Ｌ１＝１μＨ、Ｌ２＝Ｌ３＝１０ｎＨ、Ｒ２＝０．２２Ω、Ｒ３＝０．３８Ω、Ｒ４＝１０ｋΩとしている。
【００４４】
この方法で計算した結果（配線インダクタンスの最適設計の一例）を、図１２に示す。図１２においてサンプルとして図３〜図６を用い、横軸に配線インダクタンスをとり、縦軸にＥＳＤ破壊電圧をとっている。
【００４５】
図１２の計算結果によれば、保護素子（回路）によって多少異なるが概ね改善効果がもっとも期待できるのはＬ＝１〜２０ｎＨの範囲である。これは、φ３０μｍのボンディングワイヤー配線に換算すると、およそ１〜１５ｍｍの長さに相当する。但し、これはＬＤＭＯＳが１ｍｍ□、保護素子サイズが約０．２５ｍｍ2 の場合である。
【００４６】
図１３に、ＥＳＤ破壊時のシミュレーション波形の一例を示す。つまり、ＥＳＤサージを印加した時における、図１１でのＬＤＭＯＳのゲート電位（図１１のａ点の電位）、寄生バイポーラトランジスタのベース電位（図１１のｂ点の電位）、寄生バイポーラトランジスタのコレクタ電流（図１１の電流Ｉc ）、ＬＤＭＯＳのドレイン電流（図１１の電流Ｉd ）の挙動を示す。条件として、保護素子としてツェナーダイオードを用い、配線寄生インダクタンスＬ＝５ｎＨであり、ＥＳＤサージとして１７ｋＶを印加している。
【００４７】
図１３において、１７ｋＶのＥＳＤサージ印加時にＭＯＳ電流Ｉd だけでは流しきれずにＬＤＭＯＳ内部の寄生バイポーラトランジスタのベース電位（ｂ点の電位）が上がり、トランジスタ動作（順方向電圧Ｖｆ＞０．５ボルト）しているのが分かる（コレクタ電流Ｉｃが約１アンペア）。
【００４８】
このように、本実施の形態は下記の特徴を有する。
（イ）ＩＣチップ２内にゲート電圧昇圧用素子（ツェナーダイオード１３等）を、その一端がＬＤＭＯＳＦＥＴ１１のゲート端子に接続した状態で形成し、ＩＣチップ２の外部においてＬＤＭＯＳＦＥＴ１１の高圧側端子に対し配線材料（ボンディングワイヤー６ａ等）をゲート電圧昇圧用素子と並列状態で接続し、この配線材料をサージ印加時の寄生インダクタンスとして用いた。つまり、パッド５ａ，５ｂを設け、パッド５ａから延びるチップ外の配線材料（ボンディングワイヤー６ａやリードフレーム（リードピン）やプリント基板上の導体パターン等）を寄生インダクタンスとして使用した。
【００４９】
よって、この寄生インダクタンス（インピーダンス）によりゲート電圧昇圧用素子（例えばツェナーダイオード群１３）の入力電圧をドレイン耐圧以上に昇圧し、同時にゲート電位を上げることができ、これにより、ＬＤＭＯＳＦＥＴ１１の動作電流を増やし、ＥＳＤのサージ耐量を向上させることができる。
【００５０】
このように、従来方式（図１４）では昇圧用ツェナーダイオード１０３が予めチップ内でドレイン・ゲート間に結線されており、ツェナーダイオード１０３の印加電圧がＭＯＳＦＥＴの耐圧でほぼ決まってしまっていた。これに対し、ツェナーダイオードとＭＯＳＦＥＴのドレイン端子をチップ内で直接繋ぐことを止め、それぞれ別のパッド５ａ，５ｂに引き出した後、チップの外（例えば、プリント基板上）でドレイン端子とツェナーダイオード端子を繋ぐことにより、ボンディングワイヤーやプリント基板の導体パターンによる寄生インダクタンス（インピーダンス）を積極的に利用して、ツェナーダイオード等の入力電圧をドレイン耐圧以上に昇圧し、同時にゲート電位を上げることによりＭＯＳトランジスタの動作電流を増しＥＳＤのサージ耐量を向上させることができる。
【００５１】
これまで説明してきたものの他にも、下記のように実施してもよい。
これまでは、パワー素子としてＬＤＭＯＳＦＥＴを想定したが、アップ・ドレイン型のＭＯＳＦＥＴを用いてもよい。あるいは、ＶＤＭＯＳＦＥＴ（縦型）に適用してもよい。導電型もＮチャネルＭＯＳに限らずＰチャネル型でも同様である。
【００５２】
また、これまでは、絶縁ゲート型トランジスタとしてＭＯＳＦＥＴを想定したが、ＩＧＢＴに適用してもよい。この場合には高圧側端子がコレクタ端子となり、低圧側端子がエミッタ端子となる。
【００５３】
さらに、トランジスタと負荷の接続関係として、トランジスタの高圧側端子に負荷を接続する場合について述べてきたが、トランジスタの低圧側端子に負荷を接続する場合に適用してもよい。
【図面の簡単な説明】
【図１】 実施の形態における半導体装置の斜視図。
【図２】 半導体装置の回路構成図。
【図３】 別例の半導体装置の回路構成図。
【図４】 別例の半導体装置の回路構成図。
【図５】 別例の半導体装置の回路構成図。
【図６】 別例の半導体装置の回路構成図。
【図７】 別例の半導体装置の回路構成図。
【図８】 別例の半導体装置の平面図。
【図９】 別例の半導体装置の平面図。
【図１０】 シミュレーション結果を示す図。
【図１１】 シミュレーションの際に用いたモデル図。
【図１２】 シミュレーション結果を示す図。
【図１３】 シミュレーション結果を示す図。
【図１４】 従来技術を説明するための半導体装置の回路構成図。
【符号の説明】
２…ＩＣチップ、５ａ，５ｂ…ボンディングパッド、６ａ，６ｂ…ボンディングワイヤー、７ｂ…リードフレーム、１０…負荷、１１…ＬＤＭＯＳＦＥＴ、１３…ツェナーダイオード群、２３…ツェナーダイオード群、２４…ＬＤＭＯＳＦＥＴ、２６…キャパシタ、２７…バイポーラトランジスタ、３０…プリント基板、３１，３２，３６…導体パターン、３７…絶縁基板。
Claims (8)
- チップ内に形成され、高圧側もしくは低圧側端子に負荷が接続された状態において電流経路途中に配置されることになる絶縁ゲート型トランジスタと、
同じく前記チップ内において一端を前記絶縁ゲート型トランジスタのゲート端子に接続した状態で形成され、前記絶縁ゲート型トランジスタの高圧側からのサージ電圧の印加により作動するゲート電圧昇圧用素子と、
同じく前記チップ内において前記絶縁ゲート型トランジスタのゲート端子と前記ゲート電圧昇圧用素子との間に直列配置され、サージ印加時の逆流を防止する逆流防止用素子と、
同じく前記チップ内において前記絶縁ゲート型トランジスタのゲート端子と低圧側端子との間に配置され、前記絶縁ゲート型トランジスタのゲート端子に印加される電圧を動作電圧にクランプするクランプ用素子と、
同じく前記チップ内において前記クランプ用素子と前記絶縁ゲート型トランジスタの低圧側端子との間に配置され、グランドラインからくるサージを防止するサージ防止用素子と、
前記チップの周辺部に形成され、前記絶縁ゲート型トランジスタの高圧側端子に接続される高圧側接続用パッドと、
同じく前記チップの周辺部に形成され、前記ゲート電圧昇圧用素子の一端に接続される昇圧素子接続用パッドと、
前記チップの外部の接続点において、該接続点と前記絶縁ゲート型トランジスタの高圧側端子に接続された高圧側接続用パッドとの間に配置されて該高圧側接続用パッドを、前記ゲート電圧昇圧用素子に接続された昇圧素子接続用パッドに対し電気的に接続するものであって、前記接続点からみて前記昇圧素子接続用パッドと並列状態で接続され、サージ印加時の寄生インダクタンスとなる配線材料と、
を備え、前記絶縁ゲート型トランジスタの高圧側端子に接続された高圧側接続用パッドと前記ゲート電圧昇圧用素子に接続された昇圧素子接続用パッドとは前記チップ内にて配線で接続されていない
ことを特徴とする半導体装置。 - 前記配線材料としてボンディングワイヤーを用いたことを特徴とする請求項１に記載の半導体装置。
- 樹脂モールドされたチップがプリント基板上に搭載されており、前記配線材料として、ボンディングワイヤーと、リードフレームと、プリント基板に形成された導体パターンを用いたことを特徴とする請求項１に記載の半導体装置。
- チップが基板上にフリップチップ方式にて接合されており、前記配線材料として、基板に形成された導体パターンを用いたことを特徴とする請求項１に記載の半導体装置。
- ゲート電圧昇圧用素子をツェナーダイオードにて構成した請求項１に記載の半導体装置。
- ゲート電圧昇圧用素子を、ツェナーダイオードとバイポーラもしくはＭＯＳトランジスタを用いて構成した請求項１に記載の半導体装置。
- ゲート電圧昇圧用素子を、キャパシタとバイポーラもしくはＭＯＳトランジスタを用いて構成した請求項１に記載の半導体装置。
- ゲート電圧昇圧用素子を、キャパシタとツェナーダイオードにて構成した請求項１に記載の半導体装置。
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