CN100401513C - 具有esd保护电路的半导体集成电路器件 - Google Patents
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Abstract
一种半导体集成电路器件包括：在半导体芯片中形成的半导体集成电路，在所述半导体芯片中形成的、电流路径的一端以及另一端与所述半导体集成电路连接的开关元件，所述开关元件接收控制信号，通过双向动作使电流从所述电流路径的一端流向另一端。此外，该半导体集成电路器件还包括在所述半导体芯片中形成的、控制所述开关元件的电流路径的导通状态的控制电路，在所述电流路径两端的电压超过规定电压值的情况下，所述控制电路输出使所述开关元件的电流路径处于可导通状态的控制信号，在不超过所述规定电压值的情况下，使所述开关元件的电流路径处于非导通状态。
Description
相关申请的交叉参考
本申请基于并要求在2003年8月27日提交的在先日本专利申请No.2003-209073的优先权，这里引证其全部内容供参考。
技术领域
本发明涉及IC(集成电路)和LSI(大规模集成)等半导体集成电路器件，特别涉及具有保护内部电路不受ESD(静电放电)影响的ESD保护电路的半导体集成电路器件。
背景技术
在机械搬运半导体集成电路器件等情况下发生ESD时，几百V～几千V的高电压在极短时间内施加于半导体集成电路器件上，就会破坏内部电路(半导体集成电路)。为此，为了保护IC和LSI等半导体集成电路器件不发生ESD，有人提出了各种ESD保护电路(例如，参照特开平7-240510号公报说明书、美国专利6249414号说明书以及EOS/ESD SYMPOSIUM 2001 1A.3“GGSCRs：GGNMOSTriggered Silicon Controlled Rectifiers for ESD Protection In Deep Sub-MicronCMOS Processes”等)。在半导体集成电路器件上搭载ESD保护电路，以使由于ESD而施加于内部电路的高电压进行放电，并防止内部电路的毁坏。
下面利用图1和图2来介绍现有的ESD保护电路。
图1是表示现有的ESD保护电路的电路图。如图1所示，被保护的内部电路10与焊盘11和焊盘12连接。而且，ESD保护电路由用于流过过大ESD电流的晶闸管(SCR)电路13和控制晶闸管电路13的导通/关断的控制电路15构成。
上述晶闸管电路13通过焊盘11与正极连接，通过焊盘12与负极连接。而且，晶闸管电路13由PNP型双极晶体管16、NPN型双极晶体管17以及电阻元件18构成。PNP型双极晶体管16的发射极与焊盘11连接，其基极与NPN型双极晶体管17的集电极连接，其集电极与控制电路15连接。NPN型双极晶体管17的基极与控制电路15连接，其发射极与焊盘12连接。电阻元件18的一端与控制电路15连接，另一端与焊盘12连接。
上述控制电路15由GG(栅极接地)NMOS晶体管19以及电阻元件20构成。GGNMOS晶体管19的漏极与焊盘11连接，栅极和源极与晶闸管电路13连接。电阻元件20的一端与NMOS晶体管19的栅极和源极连接，另一端与焊盘12连接。
此外，下面参照图2说明其操作过程。图2是图1所示的GGNMOS晶体管19的电压-电流特性图。图2的横轴表示在GGNMOS晶体管19的漏极、源极和栅极之间施加的电压V1，纵轴表示在GGNMOS晶体管19的漏极、源极和栅极之间流过的电流以及流过晶闸管电路13的电流I1。
由于ESD而在焊盘11和焊盘12之间施加高电压，由于ESD给GGNMOS晶体管19的漏极施加高电压。此外，如图2所示，一旦达到触发电压Vt1之后，利用迅速返回特性，电压就下降到保持电压Vh。之后，在GGNMOS晶体管19的漏极与基板之间产生击穿，致使GGNMOS晶体管19的寄生NPN型双极晶体管动作，电流急剧流过。为此，向晶闸管电路13的NPN型双极晶体管17的基极供给基极电流，晶闸管电路13导通。通过ESD在晶闸管电路13的正极和负极之间流过大电流。通过以上动作，由于使施加于焊盘11和焊盘12的ESD电压通过晶闸管电路13放电，即使ESD电压施加于内部电路10，也能保护内部电路10。
这里，如图2所示，由于通过晶闸管电路13流过大电流，在超过内部电路的栅极击穿电压Vg之前，必须流过十分大的电流。但是，伴随着作为内部电路10的LSI等的微型化，上述LSI内的MOS晶体管的栅极氧化膜的膜厚就不可能很薄。因此，栅极击穿电压Vg就不可能更小。
另一方面，由于晶闸管电路13由PNP型、NPN型双极晶体管16、17构成，因此工作时的导通电阻值很大。因此，在流过十分大的电流之前就会超过栅极击穿电压Vg。此外，为了在超过栅极击穿电压Vg之前流过充分大的电流，就必须增大上述双极晶体管16、17的尺寸，减小导通电阻，由此就增大了芯片尺寸，导致制造成本增加。
发明内容
根据本发明一个方案的半导体集成电路包括：在半导体芯片中形成的半导体集成电路；在上述半导体芯片中形成的、电流路径的一端以及另一端与上述半导体集成电路连接的开关元件，上述开关元件接收控制信号，通过双向动作使电流从所述电流路径的一端流向另一端；和在上述半导体芯片中形成能够控制上述开关元件的电流路径的导通状态构成的控制电路，在上述电流路径两端的电压超过规定电压值的情况下，上述控制电路输出使上述开关元件的电流路径处于可导通状态的控制信号，在不超过上述规定电压值的情况下，使上述开关元件的电流路径处于非导通状态。
附图说明
图1表示现有ESD保护电路的电路图；
图2表示图1中所示的现有ESD保护电路的电压-电流特性图；
图3是示意性地表示根据本发明的ESD保护电路的电路图；
图4是图3所示的ESD保护电路的电压-电流特性图；
图5是根据本发明第一实施例的ESD保护电路的电路图；
图6是表示触发器电路41的一个例子的电路图；
图7表示根据本发明第二实施例的ESD保护电路的电路图；
图8是图7所示的ESD保护电路的第一布局例；和
图9是图7所示的ESD保护电路的第二布局例。
具体实施方式
下面将参照附图介绍本发明的实施例。而且在本说明书中，所有附图中相同的部分用相同的参考标记表示。
首先，利用图3和图4来简要说明根据本发明的ESD保护电路。图3是用于概略地说明根据本发明的ESD保护电路的一个例子的ESD保护电路的一个例子的电路图。
如图3所示，在半导体芯片中形成被保护的内部电路(半导体集成电路)23。上述内部电路23与例如作为外端连接端子的第一焊盘21以及第二焊盘22连接。在第一焊盘21和第二焊盘22之间连接ESD保护电路24。
ESD保护电路24包括控制电路25和开关元件26。控制电路25的一端与第一焊盘21连接，另一端与第二焊盘22连接。开关元件26具有电流路径，其一端27与第一焊盘21连接，其另一端与第二焊盘22连接。开关元件26利用从控制电路25供给的控制信号控制该电流路径的导通可能状态/非导通可能状态。因此，在导通状态下，开关元件26通过双向操作将电压向该电流路径进行放电。
然后，利用图4说明图3所示的ESD保护电路的操作，图4是表示图3所示的ESD保护电路24的电压-电流特性图。如图4所示，横轴表示施加于ESD保护电路24的电压值V，纵轴表示流过ESD保护电路24的电流值I。此外，图4中的实线30是图3所示的ESD保护电路24的电压-电流特性，虚线31是图2所示的ESD保护电路的电压-电流特性。
首先，在第一焊盘21和第二焊盘22之间没有由于ESD施加高电压的情况下，ESD保护电路24不工作。因此，ESD保护电路24的操作对内部电路23的操作就没有影响。
另一方面，在第一焊盘21和第二焊盘22之间通过ESD施加高电压时，一旦达到规定电压值Vt1，控制电路25检测到已经达到电压值Vt1，则ESD保护电路24就开始工作。
电压值Vt1是在ESD保护电路24工作时的触发电压，本例中控制电路25检测施加的ESD电压。在达到触发电压Vt1之后，利用迅速返回特性，控制电路25使第一焊盘21和第二焊盘22之间的电压下降到保持电压Vh。之后，将使开关元件26的电流路径处于导通可能状态的控制信号输出到开关元件26。
接着，利用上述控制信号，开关元件26的电流路径处于导通可能状态。借助这个导通可能状态，通过ESD将高电位施加于开关元件26的一端27和另一端28之一而使开关元件26处于导通状态，利用双向操作在第一焊盘21和第二焊盘22之间流过电流，由于ESD产生的高电位向第一焊盘21、第二焊盘22之一放电。
通过以上操作，结果由ESD产生的高电压就不会施加于内部电路23。此外，开关元件26利用此电流路径通过双向操作流过电流。借此，就能够利用第一、第二焊盘21、22中的一个进行快速放电。结果是，实现了保护内部电路23不受由ESD产生的高电压的影响。
如上所述，由ESD产生的高电压通过利用开关元件26的双极操作的电流进行放电。因此，就实现了降低ESD保护电路24的导通电阻。结果是，如图4所示，就不会超过栅极击穿电压Vg，实现了流动大电流。因此，即使用作微型化的内部电路23，内部电路23中的晶体管栅绝缘膜也不会受到破坏。
此外，实现了这种ESD保护电路24由单一开关元件26构成。因此，就实现了缩小ESD保护电路24的芯片尺寸。
此外，控制电路25检测ESD电压，并且只输出开关元件26处于导通可能状态的电流值的低的控制信号。因此，由于减小了控制电路25的芯片尺寸，所以就实现了减小ESD保护电路24的总尺寸。而且，上述控制信号的电流值例如为几mA(毫安)左右。
[第一实施例]
下面将利用图5来说明本发明的第一实施例。在下面实施例的说明中，省略了上述说明以及重复部分的说明，并详细说明不同的部分。
图5是表示第一实施例的ESD保护电路的一个例子的电路图。如图5所示，ESD保护电路24由开关元件26和控制电路25构成。
作为开关元件26，可使用NPN型双极晶体管36。NPN型双极晶体管36的基极与控制电路25连接，发射极与第二焊盘22连接，集电极与第一焊盘21连接。
控制电路25由控制NPN双极晶体管36的基极电流的晶闸管电路40和用于操作晶闸管电路40的触发器电路41构成。
进步一步地，上述晶闸管电路40由PNP型双极晶体管30、NPN型双极晶体管31以及电阻元件34构成。PNP型双极晶体管30的基极与NPN型双极晶体管31的集电极连接，晶体管31的基极与晶体管30的集电极连接。晶体管30的发射极与第一焊盘21连接，晶体管31的发射极与第二焊盘22连接。晶体管30的基极和晶体管31的集电极以及节点37通过触发器电路41与第二焊盘22连接，晶体管31的基极和晶体管30的集电极以及节点33通过电阻元件34与第二焊盘22连接。节点33还与作为开关元件26的晶体管36的基极连接。
上述触发器电路41的一个例子由在节点37和第二焊盘22之间串联连接的第一二极管35-1以及第二二极管35-2构成。第一二极管35-1的正极与节点37连接，负极与第二二极管35-2的正极连接。第二二极管35-2的负极与第二焊盘22连接。
然后，说明图5所示的ESD保护电路的操作。而且，下面的操作说明也是利用了ESD保护电路的电压-电流特性，并省略了与图4相同的部分的说明。
首先，在第一焊盘21和第二焊盘22之间不施加高电位的情况下，ESD保护电路24不工作。
另一方面，通过ESD向第一焊盘21施加高电位，一旦第一焊盘处于高电位、第二焊盘处于低电位时，就产生高电压，触发器电路41就进行检测此高电压。触发器电路41检测到产生的高电压时，正向电流就流向第二焊盘22。该正向电流是用于使晶闸管电路40工作的触发信号(电流)。一旦由晶闸管电路40检测到该触发信号，晶闸管电路40就导通。
一旦晶闸管电路40导通，就产生控制信号，在本例中该控制信号为控制电流。该控制信号从节点33输送给晶体管36的基极。这个基极电流使NPN型双极晶体管36变为导通可能状态。而且，由于晶体管36的基极电流，晶闸管电路40产生的控制信号的电流值也为例如几mA的低电流。
接着，在NPN型双极晶体管36处于导通可能状态的情况下在集电极/发射极之间施加ESD电压时，NPN型双极晶体管36的集电极和发射极之间完全处于导通状态。因此，在NPN型双极晶体管36的集电极与发射极之间流动电流，使施加于第一焊盘21的高电位向第二焊盘22放电。
通过以上操作，可以保护内部电路23不受ESD电压影响。
如上所述，由于利用单一NPN型双极晶体管36将ESD电压进行放电，因此可以使ESD保护电路24的尺寸很小，并且实现了降低半导体集成电路器件的制造成本。
而且，由于利用在双极晶体管36的集电极与发射极之间流动的电流将由ESD施加的高电位放电，与晶闸管相比降低了导通电阻。因此，改善了超过栅极击穿电压Vg的情况。
此外，晶闸管电路40供给为了使NPN型双极晶体管36处于导通可能状态的基极电流。晶闸管电路40具有自己放电能力的优点，因此主要放电由晶体管36进行。为此，晶闸管电路40只要能供给基极电流即可，电流值不必很大。因此，就能减小晶闸管电路40的芯片面积，并有利地抑制芯片尺寸增大。还可以向栅极输出控制信号。结果是，由于不必输出功率值大的控制信号，因此降低了晶闸管电路40的芯片尺寸和制造成本。
此外，上述实施例示出了使用第一、第二二极管35-1、35-2作为触发器电路41的例子。但是，触发器电路41的实施方式不限于此。例如，如图6所示，触发器电路41也可由具有与晶闸管电路40连接的漏极、与第二焊盘22连接的栅极以及源极的二极管连接的N沟道型MOS晶体管71等来实施。
[第二实施例]
然后，利用图7来说明本发明的第二实施例。在下面的说明中省略了与上述第一实施例重复的部分的说明并详细说明不同的部分。
图7是表示根据第二实施例的ESD保护电路的一个例子的电路图。如图7所示，本例中，作为开关元件26，使用N沟道型MOS晶体管内的寄生双极晶体管36’。上述MOS晶体管45的漏极与第一焊盘21连接，栅极和源极与第二焊盘22连接，背栅与节点33连接。
而且，本例中使用N沟道MOS晶体管46内的寄生双极晶体管31作为晶闸管电路40的NPN型双极晶体管31。上述MOS晶体管46的栅极和源极与第二焊盘22连接，背栅与节点33连接，漏极与节点37连接。
根据第二实施例的ESD保护电路24的操作与第一实施例的ESD保护电路24相同，因此省略其说明。
第二实施例可获得与第一实施例相同的效果。而且，作为开关元件26，使用MOS晶体管内的寄生双极晶体管。为此，ESD保护电路24可以用MOS LSI工艺技术制造。因此，即使谋求制造工艺的共同化，也可以降低制造成本和减小芯片尺寸。因此，下面利用变形例1和变形例2示出的布局例子进行详细说明。
[变形例1]
下面参照图8介绍根据变形例1的ESD保护电路。图8是用于说明根据变形例1的ESD保护电路的布局例的平面图，并示出了在LSI上设置图7所示的电路的布局例。在以下变形例的说明中省略与第二实施例重复说明的部分并详细说明其不同的部分。
如图8所示，在LSI上通过共有的第一焊盘21设置第一ESD保护电路24-1和第二ESD保护电路24-2。保护电路24-1和24-2中的一个对应图7所示的保护电路。
首先，下面说明第一ESD保护电路24-1的布局。第一ESD保护电路24-1包括：构成在P型基板50上设置的开关元件26的N沟道型MOS晶体管45、构成晶闸管电路40的N沟道型MOS晶体管46及PNP型双极晶体管30和构成触发器电路41的第一、第二二极管35-1和35-2。
在P型基板50上形成上述MOS晶体管45的N+型漏极54。此外，N+型源极55与第二焊盘22-1连接。栅极与源极55连接并在P型基板50上形成，MOS晶体管46的源极与MOS晶体管45的源极55共用，这个N+型漏极57在P型基板50上形成并与N型阱51连接。栅极58与源极55连接。
此外，PNP型双极晶体管30设置在位于上述MOS晶体管46的外周的阱51上。PNP型双极晶体管30的基极在N型阱51中形成。在N型阱51中形成晶体管30的集电极59和发射极60。集电极59与第一焊盘21连接，发射极60与P型基板50即MOS晶体管45、46的背栅连接。二极管35-1和35-2设置在位于晶体管30外周上的N型阱52、53上。二极管35-1的负极由N型阱52形成。在N型阱52内形成正极61。正极61与N型阱51即晶体管30的基极连接。二极管35-2的负极由N型阱53形成。在N型阱53内形成正极62。正极62与二极管35-1的负极即N型阱52连接。图中，在N型阱52中形成的N+区域63是用于形成布线接触的接触区。二极管35-1的源极即N型阱53通过N+型接触区64与第二焊盘22-1连接。上述结构与第二ESD保护电路24-2相同。
其操作与上述第二实施例相同，因此省略其说明。
根据变形例1，在共同的P型基板50上设置MOS晶体管45和构成晶闸管电路的MOS晶体管46。因此，实现了MOS晶体管45的源极和MOS晶体管46的源极通过N+型区域55共有。结果是，沿着栅极长度方向缩小了ESD保护电路24(24-1、24-2)的布局面积。
此外，本例中示出了设置两个ESD保护电路24-1、24-2的例子。在设置这样的两个ESD保护电路24-1、24-2的情况下，MOS晶体管45的漏极被共有。结果是，在两个ESD保护电路24-1、24-2相邻设置的情况下，可以沿着栅极长度方向减小布局面积。
[变形例2]
下面参照图9介绍根据变形例2的ESD保护电路。图9是用于说明根据变形例2的ESD保护电路的布局例的平面图，并示出了在LSI上设置图7所示的电路的布局例。下面省略了与上述变形例1重复部分的说明并详细说明其不同的部分。
如图9所示，根据变形例2的图形布局与变形例1的电路不同的地方在于：MOS晶体管45、46不是沿着栅极长度方向而是沿着相交的栅极宽度方向排列。
上述MOS晶体管45的栅极和MOS晶体管46的栅极共有一个栅电极65。这样，MOS晶体管45、46沿着栅极宽度方向排列设置，与变形例1相比，可以缩短沿着栅极长度方向的布局。
此外，与变形例1相同，本例中示出了设置两个ESD保护电路24-1、24-2的例子。对于该例，在变形例2的情况下，MOS晶体管45不是共有漏极54而是共有源极55(55-1)。MOS晶体管46共有源极55(55-2)。借此，在设置两个ESD保护电路的情况下，由于MOS晶体管46的源极55-1和MOS晶体管46的源极55-2共有，因此就能够缩小沿着栅极长度方向的布局面积。
其操作与上述第二实施例相同，因此省略其说明。
如上所述，假如根据上述实施例和变形例的半导体集成电路器件的结构，上述开关元件通过双向操作将ESD电压放电，例如与晶闸管操作等相比，就实现了降低导通电阻。而且，即使一个开关元件也可以将ESD电压放电。此外，由于上述控制电路输出作为检测ESD电压的开关元件处于导通可能状态的控制信号，因此流过充分大的电流不需要大尺寸。因此，就可以缩小开关元件和控制电路的尺寸，并且可以缩小半导体集成电路的总体尺寸。
结果是，减小了导通电阻，并且获得了具有可以缩小芯片尺寸的ESD保护电路的半导体集成电路。
附加优点和修改对于本领域普通技术人员来说将很容易实现。因此，本发明应该是比这里所示和所述更宽的范围。因而，在不脱离由所附权利要求书及其等效形式所限定的本发明基本概念的精神或范围的情况下可以进行各种修改。
Claims (16)
1.一种半导体集成电路器件，其特征在于，包括：
在半导体芯片中形成的半导体集成电路；
在所述半导体芯片中形成的、电流路径的一端以及另一端与所述半导体集成电路连接的开关元件，所述开关元件接收控制信号，通过双向动作使电流从所述电流路径的一端流向另一端；和
在所述半导体芯片中形成能够控制所述开关元件的电流路径的导通状态的控制电路，在所述电流路径两端的电压超过规定电压值的情况下，所述控制电路输出使所述开关元件的电流路径处于可导通状态的控制信号，在不超过所述规定电压值的情况下，使所述开关元件的电流路径处于非导通状态，
其中所述开关元件是双极晶体管，该双极晶体管的集电极和发射极中的一个作为电流路径的一端，集电极和发射极中的另一个作为电流路径的另一端，并由基极接收所述控制信号。
2.一种半导体集成电路器件，其特征在于，包括：
在半导体芯片中形成的半导体集成电路；
在所述半导体芯片中形成的、电流路径的一端以及另一端与所述半导体集成电路连接的开关元件，所述开关元件接收控制信号，通过双向动作使电流从所述电流路径的一端流向另一端；和
在所述半导体芯片中形成能够控制所述开关元件的电流路径的导通状态的控制电路，在所述电流路径两端的电压超过规定电压值的情况下，所述控制电路输出使所述开关元件的电流路径处于可导通状态的控制信号，在不超过所述规定电压值的情况下，使所述开关元件的电流路径处于非导通状态，
其中所述开关元件是绝缘栅型场效应晶体管，该晶体管的源极和漏极中的一个作为电流路径的一端，源极和漏极中的另一个作为电流路径的另一端，并由背栅接收所述控制信号。
3.一种半导体集成电路器件，其特征在于，包括：
在半导体芯片中形成的半导体集成电路；
在所述半导体芯片中形成的、电流路径的一端以及另一端与所述半导体集成电路连接的开关元件，所述开关元件接收控制信号，通过双向动作使电流从所述电流路径的一端流向另一端；和
在所述半导体芯片中形成能够控制所述开关元件的电流路径的导通状态的控制电路，在所述电流路径两端的电压超过规定电压值的情况下，所述控制电路输出使所述开关元件的电流路径处于可导通状态的控制信号，在不超过所述规定电压值的情况下，使所述开关元件的电流路径处于非导通状态，
其中所述控制电路包括：检测所述电流路径两端的电压超过所述规定电压值的情况，输出触发信号的触发器电路、以及基于所述触发信号而输出所述控制信号的晶闸管电路。
4.根据权利要求3所述的半导体集成电路器件，其特征在于，其中所述触发器电路的一端与所述电流路径的另一端连接，所述触发器电路的另一端与所述晶闸管电路的基极连接，
所述晶闸管电路的负极和正极中的一个与所述电流路径的一端连接，负极和正极中的另一个与所述电流路径的另一端连接。
5.根据权利要求4所述的半导体集成电路器件，其特征在于，其中所述晶闸管电路全部是双极晶体管，所述开关元件是第一双极晶体管。
6.根据权利要求4所述的半导体集成电路器件，其特征在于，其中所述晶闸管电路的至少一部分是绝缘栅型场效应晶体管，所述开关元件是第一绝缘栅型场效应晶体管。
7.根据权利要求4所述的半导体集成电路器件，其特征在于，其中
所述晶闸管电路包括：第一双极晶体管，其发射极和集电极中的一个与所述电流路径的一端连接；以及
第二双极晶体管，其发射极和集电极中的一个与所述电流路径的另一端连接，所述发射极和集电极中的另一个与所述第一双极晶体管的基极连接，基极与第一双极晶体管的发射极和集电极中的另一个连接，
所述触发信号输送给所述第一双极晶体管的基极、与所述第二双极晶体管的发射极和集电极中的另一个的连接节点，所述控制信号从所述第一双极晶体管的发射极和集电极中的另一个与所述第二双极晶体管的基极的连接节点输出。
8.根据权利要求4所述的半导体集成电路器件，其特征在于，其中
所述晶闸管电路具备：第一双极晶体管，其发射极和集电极中的一个与所述电流路径的一端连接；以及第一绝缘栅型场效应晶体管，其源极和漏极中的一个与所述电流路径的另一端连接，所述源极和漏极中的另一个与所述第一双极晶体管的基极连接，其背栅与第一双极晶体管的发射极和集电极中的另一个连接，
所述触发信号输送给所述第一双极晶体管的基极、与所述第一绝缘栅型场效应晶体管的源极和漏极中的另一个的连接节点，所述控制信号从所述第一双极晶体管的发射极和集电极中的另一个与所述第一绝缘栅型场效应晶体管的背栅的连接节点输出。
9.根据权利要求7所述的半导体集成电路器件，其特征在于，还包括：
所述晶闸管电路具备一端与所述连接节点连接，另一端与所述电流路径的另一端连接的电阻元件。
10.根据权利要求8所述的半导体集成电路器件，其特征在于，
所述晶闸管电路具备一端与所述第一双极晶体管的发射极和集电极中的另一个与所述第一绝缘栅型场效应晶体管的背栅的连接节点连接，另一端与所述电流路径的另一端连接的电阻元件。
11.根据权利要求4所述的半导体集成电路器件，其特征在于，其中
所述触发器电路具备其正极和负极在所述晶闸管电路与所述电流路径的另一端之间连接的二极管，所述触发信号是所述二极管的正向电流。
12.根据权利要求4所述的半导体集成电路器件，其特征在于，其中
所述触发器电路具备连接二极管的绝缘栅型场效应晶体管，所述绝缘栅型场效应晶体管具有：与所述晶闸管电路连接的源极和漏极中的一个；以及与所述电流路径的另一端连接的源极和漏极中的另一个、和栅极，
所述触发信号是所述二极管连接的所述绝缘栅型场效应晶体管的正向电流
13.根据权利要求8所述的半导体集成电路器件，其特征在于，其中
所述开关元件的电流路径的一端是在第一导电类型半导体基板上形成的第二导电类型的第一半导体区，所述电流路径的另一端是在所述半导体基板上形成的第二导电类型的第二半导体区，
所述第一绝缘栅型场效应晶体管的源极和漏极中的另一个是在所述半导体基板上形成的第二导电类型的第三半导体区，所述源极和漏极中的一个与所述第二半导体区共有。
14.根据权利要求8所述的半导体集成电路器件，其特征在于，其中
所述开关元件的电流路径的一端是在第一导电类型半导体基板上形成的第二导电类型的第一半导体区，所述电流路径的另一端是在所述半导体基板上形成的第二导电类型的第二半导体区，并具有在由所述第一、第二半导体区夹着的半导体基板上方形成的栅电极，
所述第一绝缘栅型场效应晶体管的源极和漏极中的一个是在所述半导体基板上形成的第二导电类型的第三半导体区，所述源极和漏极中的另一个是在所述半导体基板上形成的第二导电类型的第四半导体区，所述第一绝缘栅型场效应晶体管的栅电极与所述开关元件的栅电极共有。
15.根据权利要求7所述的半导体集成电路器件，其特征在于，其中
所述第一双极晶体管设置在与所述开关元件的周边相邻形成的第二导电类型的第一阱区上，所述触发器电路设置在与所述第一阱区的周边相邻形成的第二导电类型的第二阱区上。
16.根据权利要求8所述的半导体集成电路器件，其特征在于，其中
所述第一双极晶体管设置在与所述开关元件的周边相邻形成的第二导电类型的第一阱区上，所述触发器电路设置在与所述第一阱区的周边相邻形成的第二导电类型的第二阱区上。
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