KR100263866B1 - 반도체장치 - Google Patents

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다께시 후꾸다
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가네꼬 히사시
닛뽕덴끼 가부시끼가이샤
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Abstract

SUB 배선이 칩의 외주상에 형성된 공통방전선의 외주상에서 후부에 평행하게 설치된다. 전압 클램프소자 및 다이오드소자 만이 정전보호소자로서 공통방전선에 접속된다. 공통방전선은 부유상태에 놓여 내전압을 상승시킨다. 반면에, 트랜지스터로 이루어지는 BBG 회로와 같은 부가회로 등이 SUB 배선에 접속되어 후자를 기판에 접속한다. 이러한 두 개의 배선으로, 공통방전선의 폭이 좁아져서 칩면적의 증가를 억제할 수 있다. 이에 의해, 정전파괴에 대한 내전압이 상승되며, 칩면적의 증가가 억제될 수 있다.

Description

반도체장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체장치에 관한 것이다. 더 상세하게는, 본 발명은 반도체기판상에 형성된 반도체 집적회로의 정전파괴에 대한 대책을 제공하는 반도체장치에 관한 것이다.
종래, 반도체 집적회로의 정전파괴에 대한 대책을 제공하는 기술이 일본 특개평 95-86510 호 공보에 개시되었다.
도 1 은 종래 반도체장치의 일예를 도시하는 회로도이다. 도 1 에 도시된 바와 같이, 종래 반도체장치는 보호소자로서 각 단자에 병렬로 접속된 복수개의 전압 클램프소자 (2A 내지 2M) 및 복수개의 다이오드소자 (3A 내지 3M) 와, 내부회로 (4), 내부회로 (4) 에 접속된 인버터 (5), 출력 트랜지스터 (6), 보호저항 (7) 및 BVDS 트랜지스터 (8) 로 이루어지는 반도체 집적회로의 각 단자 즉, 전원 (Vcc) 단자 (10), 입력단자 (11), GND 단자 (12), 출력회로용 전원 (VccQ) 단자 (13), 출력단자 (14), 출력회로용 GNDQ 단자 (15), 내부회로용 GND 단자 (16) 및 다른 단자 (17) 등에 인가된 정전펄스를 방전하는 공통방전선 (18) 이 설치된다. 반면에, 공통방전선 (18) 은 반도체기판에 전위를 인가시키는 역바이어스 발생기 (BBG 회로)에 접속된 SUB 배선과 공통으로 이루어진 배선구조로 되어 칩면적이 증가하는 것을 억제한다.
반면에, 동적 메모리 (DRAM) 등의 경우에, 음전위가 반도체기판에 인가되어 회로를 동작시킨다. 전위공급방법으로서, 알루미늄 배선이 기판과 접속하기 위해 반도체기판 (칩) 의 최외주 (스크럽선 (scrub line) 영역) 에 설치되어 BBG 회로 (9) 에 의해 기판전위로서 기판에 음전위를 공급한다. 그러므로, 기판은 외부단자에 대해 부동상태가 된다.
상기한 바와 같이, 종래 반도체장치에서는, SUB 배선이 정전파괴로부터 보호하는 공통방전선 (18) 으로서 구현된다.
도 2 는 도 1 의 회로를 포함한 반도체기판상의 스크럽선 영역의 단면이다. 도 2 에 도시된 바와 같이, 종래 반도체장치가 칩의 최외주에 형성된 스크럽선 영역 (25) 에서 형성되며, 필드산화층 (22) 이 P 형 기판 (P-Sub : 21) 상에 형성되며, P 채널 확산층 (23) 이 그들 사이에 형성되며, 층간절연층 (24) 이 증착되며, 공통방전선 (18) 이 P 채널 확산층 (23) 상에 증착된다. 그러한 장치에서, 기판이 외부단자에 대해 부동상태가 된다.
반면에, 도 3 은 도 1 에 도시된 회로를 포함하는 칩의 배치를 도시하는 평면도이다. 도 3 에 도시된 바와 같이, 칩 (30) 이 중앙부에 내부회로 (4) 를, 최외주 (스크럽선 영역) 에 루프형 공통방전선 (18) 을 배치하여 형성된다. 내부회로 (4) 를 보호하기 위해, 공통방전선 (18) 이 보호소자를 통해 입력단자 (11), GND 단자 (16) 및 BBG 회로 (9) 에 접속된다. 또한, 공통방전선 (18) 은 반도체기판에 접속된다.
상기한 바와 같은 종래 반도체장치의 각 단자 (10 내지 17) 가 전압 클램프소자 (2A 내지 2M) 와 다이오드소자 (3A 내지 3M) 에 의해 공통방전선 (18) 에 병렬로 접속된다. 그와 함께, 기판전위를 일정하게 유지하는 BBG 회로 (9) 가 또한 출력 트랜지스터를 공통방전선 (18) 에 접속한다.
예를 들면, 도 1 의 회로에서, GND 단자는 접지단자로 간주된다. 양의 정전펄스가 입력단자 (11) 에 인가될 경우, 전압 클램프소자 (2B) 가 턴온된다. 클램프소자가 턴온되면, 전압이 최대 정격 전원전압 (Vcc) 의 절대값 보다 더 높게 설정되어 게이트 산화층과 PN 접합의 내전압보다 더 낮은 전압에서 턴온된다. 입력단자 (11) 와 인버터회로 (5) 의 게이트사이에서, 보호저항 (7) 이 설치되어 정전펄스의 피크가 인버터회로 (5) 에 직접적으로 영향을 미치지않음을 알 수 있다.
따라서, 클램프소자 (2B) 의 턴온 후에, 공통방전선 (18) 을 통해 입력단자 (11) 로부터 GND 단자 (16) 에 인가된 정전펄스가 방전된다.
반면에, 전원(Vcc) 단자 (10)가 접지단자로 될 경우, 이때의 방전은 클램프소자 (2B), 공통방전선 (18), 다이오드 (3A) 및 Vcc 단자 (10) 의 경로를 통해 방전된다.
종래 반도체장치는 상기한 바와 같은 방전경로로 내부회로 (4) 에 대한 정전파괴를 방지한다.
상기 종래 반도체장치는 정전파괴 보호기술로서 공통방전선과 SUB 배선을 일체화시킨다. 따라서, 반도체기판이 접지레벨일 경우, 방전펄스가 공통방전선을 통해 직접적으로 카운터전극인 접지로 방전되므로 정전파괴의 문제가 생기지 않는다.
하지만, DRAM 등과 같은 반도체장치에서, 음전위가 반도체기판에 빈번하게 인가된다. 그 경우에, 정전펄스의 방전경로에서 반도체기판에 음전위를 인가시키는 회로로서 BBG 회로를 접지시켜야 한다. 그러므로, 출력 트랜지스터를 공통방전선에 접속시킴으로써 상세한 설명에 개시된 문제점들이 생길수 있다.
즉, 첫번째 문제점은 도 3 에서 GND 단자 (16)를 카운터전극 접지점으로 하여 입력단자 (11) 에 정전펄스를 인가할 경우, 정전펄스가 공통방전선 (18) 을 통해 GND 단자 (16) 로 방전된다. 하지만, BBG 회로 (9) 의 출력 트랜지스터의 게이트 및 드레인이 또한 공통방전선 (18) 에 접속된다. 즉, 정전펄스가 각각의 다른 단자를 포함하여 반복적으로 인가되는 경우, PN 접합의 파괴가 가능하다.
접합에서 파괴가 발생하는 이유는 대전류의 유입 때문이다. 예를 들면, C-V 충전법에 의한 정전파괴 테스트에서, ±2000 V 의 방전전압 펄스가 100 ㎊ 의 용량 및 1500 Ω 의 저항치에서의 전류로서 충전될 경우, 1.33 A 의 대전류가 피크에서 흐른다.
그러나, 공통방전선 (18) 의 저항치는 더 큰 칩측부에서 루프거리의 확장에 따라 증가된다. 예를 들면, 칩크기는 7 ㎜2정도이다. 정전펄스가 인가될 단자가 BBG 회로 (9) 에서 가장 원거리에 놓일 경우, 저항치는 수십 Ω 이 될 수 있다. 구체적으로, 공통방전선 (18) 의 저항치를 20 Ω 이라 가정할 경우, 26.66 V 의 전압이 BBG 회로 (9) 의 확산층 및 게이트 산화층에 인가될 수 있다. PN 접합 및 게이트 산화층의 내전압을 수십 V 라 가정할 경우, 내전압을 초과하는 전압이 인가될 수 있다.
그러므로, 공통방전선 (18) 및 SUB 배선이 공통배선으로서 설치될 경우, SUB 회로에 접속된 BBG 회로와 같은 부가회로의 게이트부 및 접합부가 파괴될 수 있다. 반면에, 파괴의 문제점을 고려하여, 공통방전선의 저항치가 수 Ω 으로 제한될 경우, 취해질 수 있는 유일한 대책은 공통방전선 (18) 의 배선폭을 증가시키는 것이다. 이 경우에는, 칩크기에 중대한 영향을 미칠 것이다.
반면에, 두 번째 문제점은 음전위가 기판에 인가될 경우, 확산층부가 전자주입원이 되어 인접한 게이트를 통해 N 채널 확산층 또는 GND 및 Vcc의 게이트 산화층에서 파괴를 일으킬 수 있다. 그러한 파괴 (파괴모드) 의 문제점은 근년에 GCD (게이트 제어 다이오드) 모드로서 확인되었다.
부가회로가 공통방전선에 직접적으로 접속될 경우, 즉, 부가회로를 이루는 트랜지스터의 게이트 또는 확산층이 공통방전선에 접속될 경우, 부가회로 자체는 파괴가 포괄적인 견지에서 정전파괴로 약화될 수 있다.
본 발명의 목적은 정전파괴에 대한 내전압을 상승시키며 칩면적의 증가를 억제할 수 있는 반도체장치를 제공하는 것이다.
도 1 은 종래기술의 일예를 도시하는 반도체장치의 회로도.
도 2 는 도 1 의 회로를 포함한 반도체기판상의 스크럽선 (scrub line)영역의 단면도.
도 3 은 도 1 의 회로를 포함하는 칩의 배치를 도시하는 평면도.
도 4 는 본 발명에 따른 반도체장치의 바람직한 실시예의 회로도.
도 5 는 도 4 의 회로를 포함하는 반도체기판상의 스크럽선 영역의 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
1 : SUB 배선 2A 내지 3M : 전압 클램프소자
3A 내지 3M : 다이오드 소자 4 : 내부회로
5 : 인버터 6 : 출력 트랜지스터
7 : 보호저항 8 : BVDS 트랜지스터
9 : BBG 회로 10 : 전원단자
11 : 입력단자 12 : GND 단자
13 : 출력회로 전원단자 15, 16 : GND 단자
18 : 공통방전선
본 발명에 따른 반도체장치는,
반도체기판상에 형성된 반도체 집적회로에 접속된 복수개의 단자,
보호소자로서 일방이 단자의 일방에 각각 접속된 복수개의 전압 클램프소자 및 복수개의 다이오드 소자,
복수개의 전압 클램프소자 및 복수개의 다이오드 소자의 타방에 공통접속되며, 금속배선으로 형성되고, 반도체기판에 대해 부유상태에 있는 공통방전선,
반도체기판에 역바이어스를 인가시키는 역바이어스 발생회로를 포함하는 부가회로, 및
터널배선을 통해 역바이어스 발생회로를 포함하는 부가회로에 접속되며, 공통방전선과는 독립한 금속배선의 SUB 배선을 구비한다.
본 발명에 따른 반도체장치에서, 공통방전선 및 SUB 배선은 서로 평행하게 배선된다.
또한, 본 발명에 따른 반도체장치에서, SUB 배선은 역바이어스 발생회로와 같은 부가회로에만 접속된다.
본 발명에 따른 반도체장치에서, 공통방전선 및 SUB 배선은 전압 클램프소자, 복수개의 다이오드 소자 및 복수개의 단자의 외측과 칩의 외주를 따라 배치된다.
본 발명에 따른 반도체장치에서, SUB 배선은 공통방전선의 외부에서 평행하게 형성된다.
또한, 본 발명에 따른 반도체장치는,
반도체기판상에 형성된 반도체 집적회로에 접속된 복수개의 단자,
보호소자로서 일방이 상기 단자의 타방에 각각 접속된 복수개의 전압 클램프소자 및 복수개의 다이오드 소자,
복수개의 전압 클램프소자 및 복수개의 다이오드 소자의 타방에 공통접속되며, 금속배선으로 형성되고, 반도체기판에 대해 부유상태에 있는 공통방전선,
반도체기판에 역바이어스를 인가시키는 역바이어스 발생회로를 포함하는 부가회로, 및
터널배선을 통해 역바이어스 발생회로를 포함하는 부가회로에 접속되며, 공통방전선의 외부에 평행하게 놓이며, 공통방전선과는 독립한 금속배선의 SUB 배선을 구비한다.
본 발명에 따른 반도체장치에서, 반도체기판에 전위를 인가시키는 BBG 회로와 같은 부가회로에 접속하기 위해 금속배선으로 형성된 공통방전선 및 금속배선으로 형성된 SUB 배선은 완벽하게 분리된다. 공통방전선이 부유상태에 놓이므로, 정전파괴에 대한 내전압이 칩면적의 증가를 억제하며 개선될 수 있다.
본 발명은 이하의 상세한 기재 및 본 발명에 대한 제한이 아닌 예시로서만 이해되는 본 발명의 바람직한 실시예의 첨부도면으로 부터 더 완전하게 이해될 수 있다.
다음에, 본 발명의 바람직한 실시예가 첨부도면을 참조하여 이하에 기재된다. 이하의 기재에서, 다수의 상세한 설명이 본 발명을 완전하게 이해할 수 있도록 진술된다. 당업자는 본 발명이 이러한 상세한 설명이 없이 실행될 수 있다는 것을 알수 있다. 다른 예에서, 공지된 구조물은 본 발명을 불필요하게 애매하게 하기 때문에 상세하게 도시하지 않는다.
도 4 는 본 발명에 따른 반도체장치의 바람직한 실시예의 회로도이다. 도 4 에서, 도 1 에 대응하는 소자는 도면부호가 동일하게 부여되며, 그의 상세한 기재를 생략하여 본 발명을 명확하게 이해하기에 충분하도록 기재를 간략화한다. 반도체장치의 도시된 실시예는 보호소자로서 각 단자에 병렬접속된 복수개의 전압 클램프소자 (2A 내지 2M) 및 복수개의 다이오드소자 (3A 내지 3M) 와 금속배선으로 이루어지며, 각 단자 즉, 내부회로 (4), 내부회로 (4) 에 접속된 인버터 (5), 출력 트랜지스터 (6), 보호저항 (7) 및 BVDS 트랜지스터 (8) 로 이루어진 반도체 집적회로의 각 단자들 즉, 전원 (Vcc) 단자 (10), 입력단자 (11), GND 단자 (12), 출력회로 전원 (VCCQ) 단자 (13), 출력단자 (14), 출력회로 GND 단자 (15), 내부회로 GND 단자 (16) 및 다른 단자 (17) 등에 인가된 정전펄스를 방전하는 소자의 타단에 공통접속된 공통방전선 (18) 이 설치된다. 하지만, 도시된 실시예에서, 공통방전선 (18) 은 기판에 대해 부유상태에 있는 종래 반도체장치와는 상이하다.
또한, 도시된 실시예에서, 터널배선 (19) 을 통해 반도체기판에 바이어스 전위를 공급하는 BBG 회로에 접속된 금속배선의 SUB 배선 (1) 이 공통방전선과 독립적으로 설치된다. 또한, 공통방전선 (18) 및 SUB 배선 (1) 은 전압 클램프소자 (2A 내지 2M), 다이오드소자 (3A 내지 3M), 및 복수개의 단자 (10 내지 17) 의 외측 및 칩의 외주를 따라 배치된다. 또한, SUB 배선 (1) 이 공통방전선 (18) 의 외주를 따라 평행한 루프형태로 형성된다.
예를 들면, 정전펄스가 입력단자 (11) 에 인가될 경우, GND 단자 (16) 를 접지단자로 하면, 전압 클램프소자 (2B) 가 턴온되어 정전펄스를 공통방전선 (18) 으로 방전시키며 다이오드소자 (3G) 를 통해 GND 단자로 접지한다. 즉, 정전펄스가 BBG 회로 (9) 에 인가되지 않는다. BBG 회로 (9) 의 출력이 공통방전선 (18) 이외의 배선층으로 형성된 터널배선 (19) 을 통해 SUB 배선 (1) 에만 접속되기 때문이다.
도 5 는 도 4 의 회로를 포함하는 반도체기판상의 스크럽선 영역의 단면이다. 도 5 에 도시된 바와 같이, 반도체장치의 스크럽선 영역 (25) 에서, P+확산층 (23) 이 P 형 반도체기판 (21) 상에 형성된다. 확산층 (23) 과 금속배선으로서의 SUB 배선 (1) 을 접촉시켜, SUB 배선 (1) 이 반도체기판 (21) 에 접속된다. 이 때, 공통방전선 (18) 아래에, 층간절연층 (24) 및 전계 산화층 (22) 이 설치된다. 그러므로, 공통방전선 (18) 이 반도체기판에 대해 부유상태를 유지한다. SUB 배선 (1) 에 접속된 터널배선 (19) 은 도시를 생략한다.
상기한 바와 같은 구조로, 공통방전선 (18) 및 SUB 배선 (1) 이 전기적으로 완전 분리된다. SUB 배선 (1) 에 접속된 BBG 회로 (9) 등은 정전펄스가 인가되지 않는다. 그러므로, 정전파괴가 발생되지 않는다.
이하에, 정전파괴를 억제하는 것에 대해 상세하게 기재한다.
우선, 각종 규격에 의한 ESD 테스트에서, 카운터전극으로서 GND 단자를 취하여 2000 V 까지의 정전펄스를 인가하는 경우, 바람직한 실시예에서, 정전파괴에 의한 불량률이 0 % 가 될 수 있다. 즉, 반도체기판에 음전위를 인가시키는 BBG 회로에 접속된 SUB 회로 및 종래 공통배선으로 구현된, ESD 에 대한 보호조치로 설치된 공통방전선이 도시된 실시예에서는 별개의 구조물로 이루어진다. 또한, 공통방전선이 부유하여, SUB 배선에 접속된 BBG 회로 또는 다른 부가회로에 정전펄스가 인가되는 것을 피할 수 있다.
다음에, 칩면적의 증가를 억제하는 것에 대해, 종래 기술에서는, 더 큰 칩크기에서 공통방전선의 길이가 더 길어져서 BBG 회로와 같은 부가회로의 트랜지스터의 PN 접합 및 게이트 산화층의 내전압을 초과하여 인가된 정전펄스의 피크에서의 배선저항으로 인해 배선의 저항치의 증가가 공통방전선에 인가된 전압을 상승시킨다. 이것에 대한 해결책으로, 공통방전선에 인가된 전압의 상승을 억제하기 위해, 배선의 폭이 종래기술에서는 증가된다. 하지만, 도시된 실시예에서, 공통방전선과 SUB 배선을 분리하여, 배선을 두껍게 할 필요가 없게 된다. 또한, BBG 회로 등과 같은 모든 부가회로를 SUB 회로에 접속하며, 정전펄스에 의해 파괴되는 회로를 고전압이 인가되는 공통방전선에 접속하지 않아서, 칩면적에 대한 영향을 감소시키기 위하여 배선저항을 고려할 필요가 없어진다.
본 발명의 실시예에 대해 설명되고 기재되었지만, 당업자는 본 발명의 사상 및 범위로부터 벗어나지 않으면서 상기한 것 및 다른 다양한 변화, 생략 및 부가를 가할 수 있다. 그러므로, 본 발명은 상기한 바람직한 실시예로 제한하는 것으로서 이해되는 것이 아니라 첨부된 청구항에서 설정된 특징에 대해 포함된 범위 및 그의 균등물 내에서 구현될 수 있는 모든 가능한 실시예를 포함한다.
간략하게, 본 발명에서는, 칩의 최외주 (스크럽선 영역) 에서 설치된 두 개의 평행한 금속배선중 , 한 개는 기판에 대해 부유상태로 유지되고 정전펄스를 방전시키는 공통방전선이 된다. 또한, 반도체 집적회로에서 복수개의 금속단자들이 각각 설치된 보호소자들의 각 단부 및 공통방전선이 공통으로 접속된다. 또한, 공통방전선의 최외주에서, 평행하게, SUB 배선으로서 또다른 금속배선이 설치된다. 음전위를 반도체기판에 인가시키는 BBG 회로와 같은 부가회로가 SUB회로에 접속된다. 이렇게 하여, 반도체기판에 음전위를 인가하는 BBG소자와 같은 소자의 파괴가 방지될 수 있다. 또한, 금속배선을 분리적으로 형성하여, 공통방전선의 폭이 제한되어 칩면적의 증가를 제한할 수 있다. 이에 의해, 정전파괴에 대한 내전압이 상승되며, 칩면적의 증가가 억제될 수 있다.

Claims (6)

  1. 반도체기판상에 형성된 반도체 집적회로에 접속된 복수개의 단자,
    보호소자로서 일방이 상기 각 단자의 일방에 각각 접속된 복수개의 전압 클램프소자 및 복수개의 다이오드소자,
    상기 전압 클램프소자 및 상기 다이오드소자의 타방에 공통접속되며, 금속배선으로 형성되며, 상기 반도체기판에 대해 부유상태에 있는 공통방전선,
    상기 반도체기판에 역바이어스를 인가시키는 역바이어스 발생회로를 포함하는 부가회로, 및
    터널배선을 통해 상기 역바이어스 발생회로를 포함하는 상기 부가회로에 접속되며, 상기 공통방전선과는 독립한 금속배선의 SUB 배선을 구비하는 것을 특징으로 하는 반도체장치.
  2. 제 1 항에 있어서, 상기 공통방전선 및 상기 SUB 배선은 서로 평행하게 배선되는 것을 특징으로 하는 반도체장치.
  3. 제 1 항에 있어서, 상기 SUB 배선은 상기 역바이어스 발생회로와 같은 상기 부가회로에만 접속되는 것을 특징으로 하는 반도체장치.
  4. 제 1 항에 있어서, 상기 공통방전선 및 상기 SUB 배선은 상기 전압 클램프소자, 상기 복수개의 다이오드소자, 및 복수개의 단자의 외측에 및 칩의 외주를 따라 배치되는 것을 특징으로 하는 반도체장치.
  5. 제 4 항에 있어서, 상기 SUB 배선은 상기 공통방전선의 외측에 평행하게 형성되는 것을 특징으로 하는 반도체장치.
  6. 반도체기판상에 형성된 반도체 집적회로에 접속된 복수개의 단자,
    보호소자로서 일방이 상기 각 단자의 일방에 각각 접속된 복수개의 전압 클램프소자 및 복수개의 다이오드소자,
    상기 전압 클램프소자 및 상기 다이오드소자의 타방에 공통접속되며, 금속배선으로 형성되며, 상기 반도체기판에 대해 부유상태에 있는 공통방전선,
    상기 반도체기판에 역바이어스를 인가시키는 역바이어스 발생회로를 포함하는 부가회로, 및
    터널배선을 통해 상기 역바이어스 발생회로를 포함하는 상기 부가회로에 접속되며, 상기 공통방전선의 외측에 평행하게 놓이며, 상기 공통방전선과는 독립한 금속배선의 SUB 배선을 구비하는 것을 특징으로 하는 반도체장치.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3144308B2 (ja) 1996-08-01 2001-03-12 日本電気株式会社 半導体装置
JP3111938B2 (ja) 1997-09-16 2000-11-27 日本電気株式会社 半導体装置
US6144542A (en) * 1998-12-15 2000-11-07 Taiwan Semiconductor Manufacturing Co., Ltd. ESD bus lines in CMOS IC's for whole-chip ESD protection
US6756834B1 (en) 2003-04-29 2004-06-29 Pericom Semiconductor Corp. Direct power-to-ground ESD protection with an electrostatic common-discharge line
JP5008840B2 (ja) 2004-07-02 2012-08-22 ローム株式会社 半導体装置
US8363365B2 (en) * 2008-06-17 2013-01-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3375659B2 (ja) * 1991-03-28 2003-02-10 テキサス インスツルメンツ インコーポレイテツド 静電放電保護回路の形成方法
JP2979709B2 (ja) * 1991-05-17 1999-11-15 富士通株式会社 Ｌｓｉの入出力回路
US5359211A (en) * 1991-07-18 1994-10-25 Harris Corporation High voltage protection using SCRs
JP2972494B2 (ja) * 1993-06-30 1999-11-08 日本電気株式会社 半導体装置
US5644460A (en) * 1994-01-21 1997-07-01 National Semiconductor Corporation Multi-rail electrostatic discharge protection device
US5731940A (en) * 1995-06-23 1998-03-24 Analog Devices, Inc. ESD protection scheme
JP2830783B2 (ja) * 1995-07-18 1998-12-02 日本電気株式会社 半導体装置
JP2850801B2 (ja) * 1995-07-28 1999-01-27 日本電気株式会社 半導体素子
US5721656A (en) * 1996-06-10 1998-02-24 Winbond Electronics Corporation Electrostatc discharge protection network

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