JPH09321226A - 半導体集積回路の静電保護装置 - Google Patents
半導体集積回路の静電保護装置Info
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- JPH09321226A JPH09321226A JP13714796A JP13714796A JPH09321226A JP H09321226 A JPH09321226 A JP H09321226A JP 13714796 A JP13714796 A JP 13714796A JP 13714796 A JP13714796 A JP 13714796A JP H09321226 A JPH09321226 A JP H09321226A
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- JP
- Japan
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- pads
- electrostatic protection
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- power supply
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
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Abstract
(57)【要約】
【課題】半導体集積回路における静電保護で、静電保護
回路のレイアウト面積を低減し、かつ静電耐圧の向上、
さらに入出力信号間の静電耐圧の向上を図る。 【解決手段】容量２６を第三金属配線４３、第二スルー
ホール５２、第二金属配線４２、第一スルーホール５
１、第一金属配線４１を基板７の絶縁体の両側に縦積み
に配置する事で構成する。この容量２６を入出力パッド
もしくは電源パッド２１〜２３間に配置し、パッド２２
に静電気が印加されたときは隣り合うパッド２１，２３
に容量２６を介して静電気を分散させる。
回路のレイアウト面積を低減し、かつ静電耐圧の向上、
さらに入出力信号間の静電耐圧の向上を図る。 【解決手段】容量２６を第三金属配線４３、第二スルー
ホール５２、第二金属配線４２、第一スルーホール５
１、第一金属配線４１を基板７の絶縁体の両側に縦積み
に配置する事で構成する。この容量２６を入出力パッド
もしくは電源パッド２１〜２３間に配置し、パッド２２
に静電気が印加されたときは隣り合うパッド２１，２３
に容量２６を介して静電気を分散させる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路にお
ける静電保護装置に関し、特にパッド間に設ける静電保
護素子の構造に関する。
ける静電保護装置に関し、特にパッド間に設ける静電保
護素子の構造に関する。
【０００２】
【従来の技術】半導体集積回路に用いられる静電保護装
置として、例えば特開平４−２９６０５１号公報に示さ
れたものがある。この静電保護回路は図４（ａ），
（ｂ）に示す様に、入出力パッド１と電源パッド１０と
の間に、ダイオード４もしくはトランジスタ５を設け、
入出力パッド１に高電圧が印加されたときにダイオード
４がブレークダウン、もしくはトランジスタ５がＯＮと
なることにより静電気を電源パッド１０に吸収させ、静
電保護回路又は入力初段（または出力初段）６が破壊さ
れる事を防いでいる。
置として、例えば特開平４−２９６０５１号公報に示さ
れたものがある。この静電保護回路は図４（ａ），
（ｂ）に示す様に、入出力パッド１と電源パッド１０と
の間に、ダイオード４もしくはトランジスタ５を設け、
入出力パッド１に高電圧が印加されたときにダイオード
４がブレークダウン、もしくはトランジスタ５がＯＮと
なることにより静電気を電源パッド１０に吸収させ、静
電保護回路又は入力初段（または出力初段）６が破壊さ
れる事を防いでいる。
【０００３】しかし、この静電保護回路では電源パッド
１０に静電保護回路が存在しない為、電源パッド１０の
静電耐圧が低いという問題点があった。そこで電源パッ
ド１０間、又は電流パッドとそれ以外の入出力パッド１
との間に寄生ＭＯＳＦＥＴを挿入し静電保護を行ってい
るものがある。
１０に静電保護回路が存在しない為、電源パッド１０の
静電耐圧が低いという問題点があった。そこで電源パッ
ド１０間、又は電流パッドとそれ以外の入出力パッド１
との間に寄生ＭＯＳＦＥＴを挿入し静電保護を行ってい
るものがある。
【０００４】図５に示した静電保護回路では、電源パッ
ド１０と基板７との間に寄生ダイオードＤ１、Ｄ２と寄
生ＭＯＳＦＥＴ８，９が接続され、このＭＯＳＦＥＴ９
のゲートには電源電圧Ｖｃｃが、またＭＯＳＦＥＴ８に
は電源電圧Ｖｓｓが印加された回路になっている。この
電源パッド１０に静電気が印加されると寄生ダイオード
Ｄ１がブレークダウンを起こすと共に、寄生ＭＯＳＦＥ
Ｔ８がオンとされて電源パッド１０から基板７に向かっ
て電流が流れ、内部回路を構成する素子の破壊を防止す
ることができる。
ド１０と基板７との間に寄生ダイオードＤ１、Ｄ２と寄
生ＭＯＳＦＥＴ８，９が接続され、このＭＯＳＦＥＴ９
のゲートには電源電圧Ｖｃｃが、またＭＯＳＦＥＴ８に
は電源電圧Ｖｓｓが印加された回路になっている。この
電源パッド１０に静電気が印加されると寄生ダイオード
Ｄ１がブレークダウンを起こすと共に、寄生ＭＯＳＦＥ
Ｔ８がオンとされて電源パッド１０から基板７に向かっ
て電流が流れ、内部回路を構成する素子の破壊を防止す
ることができる。
【０００５】しかし、この図５の静電保護回路では、同
電位の電源パッド１０が電気的に接続していないため、
電源パッドの電位が不安定になり静電気が電源に吸収さ
れないという問題がある。このため図６に示す様な静電
保護回路が、例えば特開平５−２０６３７０号公報に開
示されている。すなわち、同電位の電源パッド間にトラ
ンジスタを挿入している。この回路は、電源パッド１０
及び電源パッド１１を有する半導体装置において、入出
力パッド２に接続された静電保護回路２１が電源パッド
１１に接続された電源配線２４を使用し、入出力パッド
３に接続された静電保護回路２２が電源パッド１０に接
続された電源配線２５を使用しているとき、これら電源
配線２４，２５の間にしきい値電圧として十数Ｖ以上を
有する高電圧動作トランジスタ２６，２７を備えること
で、電源パッド１０と入出力パッド２に対してプラス
（＋）の静電気が印加されたときは、トランジスタ２６
がＯＮすることで、静電気は電源パッド１０に吸収され
る。このため、静電保護回路２１及び入力初段（あるい
は出力初段）６が破壊されることはない。
電位の電源パッド１０が電気的に接続していないため、
電源パッドの電位が不安定になり静電気が電源に吸収さ
れないという問題がある。このため図６に示す様な静電
保護回路が、例えば特開平５−２０６３７０号公報に開
示されている。すなわち、同電位の電源パッド間にトラ
ンジスタを挿入している。この回路は、電源パッド１０
及び電源パッド１１を有する半導体装置において、入出
力パッド２に接続された静電保護回路２１が電源パッド
１１に接続された電源配線２４を使用し、入出力パッド
３に接続された静電保護回路２２が電源パッド１０に接
続された電源配線２５を使用しているとき、これら電源
配線２４，２５の間にしきい値電圧として十数Ｖ以上を
有する高電圧動作トランジスタ２６，２７を備えること
で、電源パッド１０と入出力パッド２に対してプラス
（＋）の静電気が印加されたときは、トランジスタ２６
がＯＮすることで、静電気は電源パッド１０に吸収され
る。このため、静電保護回路２１及び入力初段（あるい
は出力初段）６が破壊されることはない。
【０００６】
【発明が解決しようとする課題】上述した従来の図５、
６に示す様な静電保護回路２１〜２３では、入出力パッ
ド１〜３対電源パッド１０，１１及び電源パッド１０，
１１間の静電保護しか行っていない。また、実際のレイ
アウトでは電源パッド１０，１１が全ての入出力パッド
１〜３の隣に配置されるようなことはないため、入出力
パッドから配置が遠い電源パッドに静電気が吸収される
まで入出力パッドの静電保護回路２１〜２３で静電保護
しなければならない。そのため電源パッドに静電気が吸
収されるまでのストレス耐えうる静電保護回路を設計す
る必要があり、静電保護回路の面積が大きくなってしま
っているという問題がある。
６に示す様な静電保護回路２１〜２３では、入出力パッ
ド１〜３対電源パッド１０，１１及び電源パッド１０，
１１間の静電保護しか行っていない。また、実際のレイ
アウトでは電源パッド１０，１１が全ての入出力パッド
１〜３の隣に配置されるようなことはないため、入出力
パッドから配置が遠い電源パッドに静電気が吸収される
まで入出力パッドの静電保護回路２１〜２３で静電保護
しなければならない。そのため電源パッドに静電気が吸
収されるまでのストレス耐えうる静電保護回路を設計す
る必要があり、静電保護回路の面積が大きくなってしま
っているという問題がある。
【０００７】また、隣接する入出力パッド間に静電気が
印加されたとき、入出力パッドは電源パッドとしか静電
保護を行っていないため、入出力保護回路で破壊が起き
てしまうという事である。
印加されたとき、入出力パッドは電源パッドとしか静電
保護を行っていないため、入出力保護回路で破壊が起き
てしまうという事である。
【０００８】本発明の目的は、これらの問題を解決し、
レイアウト面積を少くすると共に、静電保護を確実に実
施できる静電保護回路を提供することにある。
レイアウト面積を少くすると共に、静電保護を確実に実
施できる静電保護回路を提供することにある。
【０００９】
【課題を解決するための手段】本発明の構成は、複数の
パッドを有する半導体集積回路の前記複数のパッド間に
設けた静電保護装置において、前記パッド間周辺の下層
に設けた金属配線層を互に近接して対向させて容量を形
成することを特徴とする。電源等全ての隣り合うパッド
間に金属配線で構成される容量を挿入し、小面積でこれ
らパッド間を容量的に接続する事により、静電気が印加
されたとき、この静電気を隣り合うパッドに分散させる
ことができる。
パッドを有する半導体集積回路の前記複数のパッド間に
設けた静電保護装置において、前記パッド間周辺の下層
に設けた金属配線層を互に近接して対向させて容量を形
成することを特徴とする。電源等全ての隣り合うパッド
間に金属配線で構成される容量を挿入し、小面積でこれ
らパッド間を容量的に接続する事により、静電気が印加
されたとき、この静電気を隣り合うパッドに分散させる
ことができる。
【００１０】本発明の構成によれば、静電気を隣り合う
パッドに分散させているので、静電耐圧が向上され、静
電保護回路の面積低減ができる。さらに入出力パッド間
の静電耐圧を向上することもできる。
パッドに分散させているので、静電耐圧が向上され、静
電保護回路の面積低減ができる。さらに入出力パッド間
の静電耐圧を向上することもできる。
【００１１】
【発明の実施の形態】次に本発明について図面を参照し
て説明する。図１（ａ），（ｂ）は本発明の第一の実施
形態を示す静電保護回路の平面図およびそのａ−ａ′部
の拡大断面図である。図において、入出力もしくは電源
パッド３１〜３３は、電源間との静電保護回路２３及び
入力初段（もしくは出力初段）６に金属配線４５で電気
的に接続されており、さらにパッド３１〜３３と金属配
線で構成される容量２６を金属配線４６により電気的に
接続している。この金属配線で構成される容量２６は第
一金属配線４１、第一スルーホール５１、第二金属配線
４２、第二スルーホール５２、第三金属配線４３を積み
重ねたものを基板７の絶縁体の両側に配置する事により
構成される。
て説明する。図１（ａ），（ｂ）は本発明の第一の実施
形態を示す静電保護回路の平面図およびそのａ−ａ′部
の拡大断面図である。図において、入出力もしくは電源
パッド３１〜３３は、電源間との静電保護回路２３及び
入力初段（もしくは出力初段）６に金属配線４５で電気
的に接続されており、さらにパッド３１〜３３と金属配
線で構成される容量２６を金属配線４６により電気的に
接続している。この金属配線で構成される容量２６は第
一金属配線４１、第一スルーホール５１、第二金属配線
４２、第二スルーホール５２、第三金属配線４３を積み
重ねたものを基板７の絶縁体の両側に配置する事により
構成される。
【００１２】この金属配線で構成される容量２６により
隣り合う入出力もしくは電源パッド３１〜３３を容量的
に接続している。例えば、金属配線４１〜４３の長さを
８００μｍ、第一金属配線４１〜第三金属配線４３まで
の高さが４．４９μｍ金属配線間の最小間隔が０．５２
μｍであり、比誘電率が４である絶縁体を用いて容量２
６を構成した場合、その容量値は約０．２５ｐＦにな
る。
隣り合う入出力もしくは電源パッド３１〜３３を容量的
に接続している。例えば、金属配線４１〜４３の長さを
８００μｍ、第一金属配線４１〜第三金属配線４３まで
の高さが４．４９μｍ金属配線間の最小間隔が０．５２
μｍであり、比誘電率が４である絶縁体を用いて容量２
６を構成した場合、その容量値は約０．２５ｐＦにな
る。
【００１３】次に、図１の回路の動作について説明す
る。入出力もしくは電源パッド３２に静電気が印加され
たとき、この静電気は金属配線で構成される容量２６に
より容量的に接続された隣り合うパッド３１，３３に分
散される。一般的に静電保護回路２３の入力容量は約４
ｐＦであり、容量値が約０．２５ｐＦの容量２６がパッ
ド３２の両側に存在した場合、静電保護回路に注入され
る電荷は約１１％減少する。従って、静電保護回路２３
及び入力初段（もしくは出力初段）６は１１％静電耐圧
が向上する。
る。入出力もしくは電源パッド３２に静電気が印加され
たとき、この静電気は金属配線で構成される容量２６に
より容量的に接続された隣り合うパッド３１，３３に分
散される。一般的に静電保護回路２３の入力容量は約４
ｐＦであり、容量値が約０．２５ｐＦの容量２６がパッ
ド３２の両側に存在した場合、静電保護回路に注入され
る電荷は約１１％減少する。従って、静電保護回路２３
及び入力初段（もしくは出力初段）６は１１％静電耐圧
が向上する。
【００１４】さらに、従来の静電保護回路と同等の静電
耐圧を本発明で実現する場合には、この静電保護回路の
回路数を減らす事ができ、この静電保護回路の面積を１
１％低減することができる。その上、入出力パッド間に
静電気が印加されても、この静電気は隣り合うパッドに
１１％分散するため、静電保護回路２３及び入力初段
（もしくは出力初段）６が破壊されることはない。
耐圧を本発明で実現する場合には、この静電保護回路の
回路数を減らす事ができ、この静電保護回路の面積を１
１％低減することができる。その上、入出力パッド間に
静電気が印加されても、この静電気は隣り合うパッドに
１１％分散するため、静電保護回路２３及び入力初段
（もしくは出力初段）６が破壊されることはない。
【００１５】図２は本発明の第二の実施形態を示す静電
保護回路構造の断面図で、図１（ａ）ａ−ａ′部に担当
する。図１において、入出力もしくは電源パッド３１〜
３３近くに設計基準等の制限で最上位層の金属配線を配
置できないような場合、これらパッド３１〜３３をスル
ーホール５１を介して一度下層に金属配線を降ろして金
属配線で構成される容量２６に接続させ、隣り合う入出
力もしくは電源パッド３１〜３３を容量的に接続してい
る。この実施形態も、第１の実施形態と同様に静電保護
回路２３及び入力初段（もしくは出力初段）６が破壊さ
れる事はない。
保護回路構造の断面図で、図１（ａ）ａ−ａ′部に担当
する。図１において、入出力もしくは電源パッド３１〜
３３近くに設計基準等の制限で最上位層の金属配線を配
置できないような場合、これらパッド３１〜３３をスル
ーホール５１を介して一度下層に金属配線を降ろして金
属配線で構成される容量２６に接続させ、隣り合う入出
力もしくは電源パッド３１〜３３を容量的に接続してい
る。この実施形態も、第１の実施形態と同様に静電保護
回路２３及び入力初段（もしくは出力初段）６が破壊さ
れる事はない。
【００１６】図３（ａ），（ｂ）は本発明の第三の実施
形態を示す静電保護回路の平面図およびそのｂ−ｂ′部
の拡大断面図である。第一、第二の実施形態において
は、設計基準等の制限により、入出力もしくは電源パッ
ド間に金属配線で構成される容量２６もしくは金属配線
４６を配置できない場合、図３の様に、金属配線で構成
される容量２６に接続されている金属配線４６を金属配
線４５に接続し、金属配線で構成される容量２６を金属
配線４６の隣に配置することにより、パッド３１〜３３
の周りに金属配線４６及び金属配線で構成された容量２
６を配置せずに前記パッド３１〜３３間を容量的に接続
できる。
形態を示す静電保護回路の平面図およびそのｂ−ｂ′部
の拡大断面図である。第一、第二の実施形態において
は、設計基準等の制限により、入出力もしくは電源パッ
ド間に金属配線で構成される容量２６もしくは金属配線
４６を配置できない場合、図３の様に、金属配線で構成
される容量２６に接続されている金属配線４６を金属配
線４５に接続し、金属配線で構成される容量２６を金属
配線４６の隣に配置することにより、パッド３１〜３３
の周りに金属配線４６及び金属配線で構成された容量２
６を配置せずに前記パッド３１〜３３間を容量的に接続
できる。
【００１７】従って、第１の実施形態と同様に静電保護
回路２３及び入力初段（もしくは出力初段）６が破壊さ
れる事はない。これら第１〜第３の実施形態は、金属配
線が三層の場合だが金属配線が何層存在しても存在して
いる層の数だけ積み重ねる事により同様に静電保護回路
２３及び入力初段（もしくは出力初段）６が破壊される
事はない。
回路２３及び入力初段（もしくは出力初段）６が破壊さ
れる事はない。これら第１〜第３の実施形態は、金属配
線が三層の場合だが金属配線が何層存在しても存在して
いる層の数だけ積み重ねる事により同様に静電保護回路
２３及び入力初段（もしくは出力初段）６が破壊される
事はない。
【００１８】
【発明の効果】以上説明した様に、本発明による静電保
護回路は、金属配線で構成される容量により隣り合う入
出力もしくは電源パッドを容量的に接続することにより
静電気を隣り合うパッドに分散させることができる。例
えば、金属配線で構成される容量が約０．２５ｐＦであ
り、静電保護回路の入力容量が４ｐＦとすると１１％分
散させられる。従って、静電保護回路のレイアウト面積
を低減または静電耐圧の向上ができるという効果を有す
る。さらに、入出力パッド間の静電耐圧を向上できると
いう効果もある。
護回路は、金属配線で構成される容量により隣り合う入
出力もしくは電源パッドを容量的に接続することにより
静電気を隣り合うパッドに分散させることができる。例
えば、金属配線で構成される容量が約０．２５ｐＦであ
り、静電保護回路の入力容量が４ｐＦとすると１１％分
散させられる。従って、静電保護回路のレイアウト面積
を低減または静電耐圧の向上ができるという効果を有す
る。さらに、入出力パッド間の静電耐圧を向上できると
いう効果もある。
【図１】本発明の一実施形態の平面図及び断面図。
【図２】本発明の他の実施の断面図。
【図３】本発明のさらに別の実施形態の平面図及び断面
図。
図。
【図４】第一の従来の技術の回路図。
【図５】第二の従来の技術の回路図。
【図６】第三の従来の技術の回路図。
１，２，３ 入出力パッド ４ ダイオード ５ トランジスタ ６ 入力初段（または出力初段） ７ 基板 ８，９ ＭＯＳＦＥＴ １０，１１ 電源パッド ２１〜２３ 静電保護回路 ２４，２５ 電源配線 ２６，２７ 金属配線で構成する容量 ３１〜３３ 入出力もしくは電源パッド ４１〜４３ 第１〜第３金属配線 ４５，４６ 金属配線 ５１，５２ 第１，２スルーホール
Claims (4)
- 【請求項１】 複数のパッドを有する半導体集積回路の
前記複数のパッド間に設けた静電保護装置において、前
記パッド間周辺の下層に設けた金属配線層を互に近接し
て対向させて容量を形成することを特徴とする半導体集
積回路の静電保護装置。 - 【請求項２】 前記容量が多層構造から成る請求項１記
載の半導体集積回路の静電保護装置。 - 【請求項３】 前記容量が前記下層配線とスルーホール
とを縦方向に積み重ねて構成する請求項２記載の半導体
集積回路の静電保護装置。 - 【請求項４】 前記容量が互にコの字形の金属配線を互
に近接して対向させた形状にした請求項１，２または３
記載の半導体集積回路の静電保護装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8137147A JP3037138B2 (ja) | 1996-05-30 | 1996-05-30 | 半導体集積回路の静電保護装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8137147A JP3037138B2 (ja) | 1996-05-30 | 1996-05-30 | 半導体集積回路の静電保護装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09321226A true JPH09321226A (ja) | 1997-12-12 |
| JP3037138B2 JP3037138B2 (ja) | 2000-04-24 |
Family
ID=15191923
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8137147A Expired - Lifetime JP3037138B2 (ja) | 1996-05-30 | 1996-05-30 | 半導体集積回路の静電保護装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3037138B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100393220B1 (ko) * | 2001-03-23 | 2003-07-31 | 삼성전자주식회사 | Ｅｓｄ 보호용 반도체 장치 |
| US7498638B2 (en) | 2006-07-13 | 2009-03-03 | Kabushiki Kaisha Toshiba | ESD protection circuit for semiconductor device |
| WO2021106382A1 (ja) * | 2019-11-27 | 2021-06-03 | ソニーセミコンダクタソリューションズ株式会社 | ドライバ回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0794679A (ja) * | 1993-09-20 | 1995-04-07 | Fujitsu Ltd | 半導体装置 |
-
1996
- 1996-05-30 JP JP8137147A patent/JP3037138B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0794679A (ja) * | 1993-09-20 | 1995-04-07 | Fujitsu Ltd | 半導体装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100393220B1 (ko) * | 2001-03-23 | 2003-07-31 | 삼성전자주식회사 | Ｅｓｄ 보호용 반도체 장치 |
| US7498638B2 (en) | 2006-07-13 | 2009-03-03 | Kabushiki Kaisha Toshiba | ESD protection circuit for semiconductor device |
| WO2021106382A1 (ja) * | 2019-11-27 | 2021-06-03 | ソニーセミコンダクタソリューションズ株式会社 | ドライバ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3037138B2 (ja) | 2000-04-24 |
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