JP3063711B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP3063711B2 JP3063711B2 JP9319471A JP31947197A JP3063711B2 JP 3063711 B2 JP3063711 B2 JP 3063711B2 JP 9319471 A JP9319471 A JP 9319471A JP 31947197 A JP31947197 A JP 31947197A JP 3063711 B2 JP3063711 B2 JP 3063711B2
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
関し、特にフリップチップ型半導体集積回路に関する。
関し、特にフリップチップ型半導体集積回路に関する。
【０００２】
【従来の技術】従来の半導体集積回路は図９に示される
ように、半導体集積回路１の外周部に入出力回路領域２
を、その内側に機能回路を実現する内部回路領域３がそ
れぞれ配置され、入出力回路領域２上に外周電源配線３
０及び入出力領域パッド４が配置されていた。電源供給
は、入出力領域パッド４、外周電源配線３０、内部供給
電源配線３１を通して内部回路領域３に行われていた。
ように、半導体集積回路１の外周部に入出力回路領域２
を、その内側に機能回路を実現する内部回路領域３がそ
れぞれ配置され、入出力回路領域２上に外周電源配線３
０及び入出力領域パッド４が配置されていた。電源供給
は、入出力領域パッド４、外周電源配線３０、内部供給
電源配線３１を通して内部回路領域３に行われていた。
【０００３】したがって、外周部に配置される入出力回
路領域２及び外周電源配線３０に電源保護回路が配置さ
れていた。
路領域２及び外周電源配線３０に電源保護回路が配置さ
れていた。
【０００４】特開平４−３０５７０号公報に開示された
従来例では、内部回路領域３および入出力回路領域２外
に配置される入出力領域パッド４の直下に、電源保護回
路を設けていた。
従来例では、内部回路領域３および入出力回路領域２外
に配置される入出力領域パッド４の直下に、電源保護回
路を設けていた。
【０００５】また特開平２−３０７２５８号公報に開示
された従来例では、図１０に示されたように、機能回路
３２の近傍の電源電位を与えるＶｃｃ電源配線３４と接
地電位を与えるＶｓｓ電源配線３５との間に電源保護回
路３３が配置されていた。３６は電源パッド、３７は電
源配線インピーダンス、３８は入出力パッド、３９は入
力回路、４０は出力回路である。
された従来例では、図１０に示されたように、機能回路
３２の近傍の電源電位を与えるＶｃｃ電源配線３４と接
地電位を与えるＶｓｓ電源配線３５との間に電源保護回
路３３が配置されていた。３６は電源パッド、３７は電
源配線インピーダンス、３８は入出力パッド、３９は入
力回路、４０は出力回路である。
【０００６】図９及び図１０に示す半導体集積回路に対
して、フリップチップ型半導体集積回路では、電源及び
信号入力としてパッドを自由に配置することを意図した
ものであり、内部回路領域あるいは機能回路内部にパッ
ドが配置されることが想定される。
して、フリップチップ型半導体集積回路では、電源及び
信号入力としてパッドを自由に配置することを意図した
ものであり、内部回路領域あるいは機能回路内部にパッ
ドが配置されることが想定される。
【０００７】
【発明が解決しようとする課題】しかしながら、フリッ
プチップ型半導体集積回路は、過電圧が印加された場
合、直接内部回路のトランジスタに電気的あるいは熱的
にストレスがかかり、結果的に容易に静電耐圧破壊をも
たらす。特に、従来は電源保護が施されていない内部回
路部では、その影響は大きい。入出力回路と内部回路の
電源電圧が別電位の互いに独立した場合、さらに影響は
大きい。
プチップ型半導体集積回路は、過電圧が印加された場
合、直接内部回路のトランジスタに電気的あるいは熱的
にストレスがかかり、結果的に容易に静電耐圧破壊をも
たらす。特に、従来は電源保護が施されていない内部回
路部では、その影響は大きい。入出力回路と内部回路の
電源電圧が別電位の互いに独立した場合、さらに影響は
大きい。
【０００８】その理由は、電源パッドが内部回路領域に
配置され、十分な電源保護回路がないため、直接内部回
路に過電圧が直接印加されるためである。
配置され、十分な電源保護回路がないため、直接内部回
路に過電圧が直接印加されるためである。
【０００９】本発明の目的は、電源静電耐圧を向上した
フリップチップ型半導体集積回路を提供することにあ
る。
フリップチップ型半導体集積回路を提供することにあ
る。
【００１０】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体集積回路は、最上層の配線層に
形成した複数の電源配線及び接地配線と、下層の配線層
に形成した前記電源配線及び接地配線に交差する複数の
電源配線及び接地配線とを有する半導体集積回路であっ
て、前記最上層の電源配線及び接地配線と前記下層の電
源配線及び接地配線とが上下で交差する個所の直上に形
成した複数の電源パッド及び接地パッドと、前記電源パ
ッド及び接地パッドの直下に形成した複数の電源保護回
路とを有するものである。
め、本発明に係る半導体集積回路は、最上層の配線層に
形成した複数の電源配線及び接地配線と、下層の配線層
に形成した前記電源配線及び接地配線に交差する複数の
電源配線及び接地配線とを有する半導体集積回路であっ
て、前記最上層の電源配線及び接地配線と前記下層の電
源配線及び接地配線とが上下で交差する個所の直上に形
成した複数の電源パッド及び接地パッドと、前記電源パ
ッド及び接地パッドの直下に形成した複数の電源保護回
路とを有するものである。
【００１１】また前記下層の電源配線は、前記最上層の
電源配線と同じ電源の配線である。
電源配線と同じ電源の配線である。
【００１２】また前記最上層の複数の電源配線及び前記
下層の複数の電源配線はそれぞれ異なる電源の配線を含
んでいる。
下層の複数の電源配線はそれぞれ異なる電源の配線を含
んでいる。
【００１３】本発明によれば、内部回路用電源パッドか
ら印加された過電圧によるストレスを、内部回路領域に
配置された電源保護回路により吸収する。
ら印加された過電圧によるストレスを、内部回路領域に
配置された電源保護回路により吸収する。
【００１４】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。
て図面を参照して詳細に説明する。
【００１５】（実施形態１）図１は、本発明の実施形態
１を示す平面図である。
１を示す平面図である。
【００１６】図１に示すように、半導体集積回路１は、
入出力回路領域２と内部回路領域３とに内外に区画され
ている。すなわち、内部回路領域３を半導体集積回路１
の中央側に配置し、内部回路領域３の外周を取り囲んで
入出力回路領域２を半導体集積回路１の外周側に配置し
ている。さらに各領域２、３上には、入出力領域パッド
４、内部領域パッド５がそれぞれ配置されている。
入出力回路領域２と内部回路領域３とに内外に区画され
ている。すなわち、内部回路領域３を半導体集積回路１
の中央側に配置し、内部回路領域３の外周を取り囲んで
入出力回路領域２を半導体集積回路１の外周側に配置し
ている。さらに各領域２、３上には、入出力領域パッド
４、内部領域パッド５がそれぞれ配置されている。
【００１７】入出力領域パッド４は、信号用、電源電位
あるいは接地電位を印加する電源用として使用され、内
部領域パッド５は基本的に電源として使用される。
あるいは接地電位を印加する電源用として使用され、内
部領域パッド５は基本的に電源として使用される。
【００１８】入出力領域パッド４と内部領域パッド５か
ら与えられる電源電位は、必ずしも同じでない場合もあ
る。この場合、入出力回路領域２と内部回路領域３の電
源供給は、基本的に独立である。
ら与えられる電源電位は、必ずしも同じでない場合もあ
る。この場合、入出力回路領域２と内部回路領域３の電
源供給は、基本的に独立である。
【００１９】図２は、本発明の実施形態１に係る半導体
集積回路１の内部回路領域３を示す平面図である。内部
回路領域３の最上層に電源電位が印加されるＶｃｃ電源
パッド５ａが設けられ、Ｖｃｃ電源パッド５ａの真下
に、Ｖｃｃ上層電源配線６ａ、Ｖｃｃ下層電源配線７ａ
が設けられ、これらを介してＶｃｃ電源パッド５ａから
の電圧が内部回路部１０に給電される。接地電位Ｖｓｓ
側でも同様にＶｓｓ電源パッド５ｂが最上層に設けら
れ、その真下にＶｓｓ上層電源配線６ｂ、Ｖｓｓ下層電
源配線７ｂが設けられ、これらを介してＶｓｓ電源パッ
ド５ｂが内部回路部１０に接続されている。
集積回路１の内部回路領域３を示す平面図である。内部
回路領域３の最上層に電源電位が印加されるＶｃｃ電源
パッド５ａが設けられ、Ｖｃｃ電源パッド５ａの真下
に、Ｖｃｃ上層電源配線６ａ、Ｖｃｃ下層電源配線７ａ
が設けられ、これらを介してＶｃｃ電源パッド５ａから
の電圧が内部回路部１０に給電される。接地電位Ｖｓｓ
側でも同様にＶｓｓ電源パッド５ｂが最上層に設けら
れ、その真下にＶｓｓ上層電源配線６ｂ、Ｖｓｓ下層電
源配線７ｂが設けられ、これらを介してＶｓｓ電源パッ
ド５ｂが内部回路部１０に接続されている。
【００２０】さらに、Ｖｃｃ電源パッド５ａ，並びにＶ
ｓｓ電源パッド５ｂの直下には、それぞれ電源保護回路
９ａ，９ｂが配置されている。
ｓｓ電源パッド５ｂの直下には、それぞれ電源保護回路
９ａ，９ｂが配置されている。
【００２１】図３は、本発明の実施形態１に係る半導体
集積回路１の内部回路部１０を示す平面図である。電源
保護回路９は、電源配線に対し内部回路部１０より手前
に配置されている。また内部回路部１０において、所望
の機能が実現される。
集積回路１の内部回路部１０を示す平面図である。電源
保護回路９は、電源配線に対し内部回路部１０より手前
に配置されている。また内部回路部１０において、所望
の機能が実現される。
【００２２】図４は、本発明の実施形態１に係る半導体
集積回路１の内部回路領域３を示す断面図である。
集積回路１の内部回路領域３を示す断面図である。
【００２３】Ｖｃｃ電源パッド５ａは、ハンダボール１
１とバリアメタル１３から構成されている。電源パッド
５ａは、Ｖｃｃ上層電源配線６ａ、Ｖｃｃ下層電源配線
７ａ、内部回路電源配線１６にスルーホール１５を介し
て接続される。同時にコンタクトホール１７を介して電
源パッド５ａの直下にあるＶｃｃ電源保護回路９ａに接
続される。
１とバリアメタル１３から構成されている。電源パッド
５ａは、Ｖｃｃ上層電源配線６ａ、Ｖｃｃ下層電源配線
７ａ、内部回路電源配線１６にスルーホール１５を介し
て接続される。同時にコンタクトホール１７を介して電
源パッド５ａの直下にあるＶｃｃ電源保護回路９ａに接
続される。
【００２４】電源保護回路９ａには、Ｖｓｓ下層電源配
線７ｂとスルーホール１５並びにコンタクトホール１７
を介して接続されている。
線７ｂとスルーホール１５並びにコンタクトホール１７
を介して接続されている。
【００２５】Ｖｓｓ電源パッド５ｂの直下の配線構造断
面図も図４と同様である。この場合、Ｖｃｃ電源パッド
をＶｓｓ電源パッドと読み替える。Ｖｓｓ下層電源配線
７ｂは図２から明らかなように、Ｖｓｓ電源パッド５ｂ
に接続される。
面図も図４と同様である。この場合、Ｖｃｃ電源パッド
をＶｓｓ電源パッドと読み替える。Ｖｓｓ下層電源配線
７ｂは図２から明らかなように、Ｖｓｓ電源パッド５ｂ
に接続される。
【００２６】図５は、本発明の実施形態１に係る半導体
集積回路の電源保護回路部９ａ，９ｂを示す回路図であ
る。
集積回路の電源保護回路部９ａ，９ｂを示す回路図であ
る。
【００２７】図５に示すように、内部回路部１０がＭＯ
Ｓの場合、静電破壊を防止するため、電源保護回路部９
ａ，９ｂの耐圧は内部回路部１０のトランジスタの酸化
膜の耐圧より低く設定されており、また、熱破壊を防止
するため、一定の大きさ以上に設定されている。
Ｓの場合、静電破壊を防止するため、電源保護回路部９
ａ，９ｂの耐圧は内部回路部１０のトランジスタの酸化
膜の耐圧より低く設定されており、また、熱破壊を防止
するため、一定の大きさ以上に設定されている。
【００２８】図５（ａ）、（ｂ）は、図４に示す電源保
護回路部９ａ，９ｂの具体例を示すものであり、図５
（ａ）、（ｂ）に示す電源保護回路２０ａ，２０ｂ（電
源保護回路部９ａ，９ｂに相当する）は、Ｖｃｃ電位が
Ｖｓｓ電位より低い電圧、あるいはＶｓｓ電位がＶｃｃ
電位より高い電圧が印加され、一定値を越えた場合に回
路が動作して電源をクランプし、それ以上の過電圧が内
部回路部１０に印加されないようになっている。
護回路部９ａ，９ｂの具体例を示すものであり、図５
（ａ）、（ｂ）に示す電源保護回路２０ａ，２０ｂ（電
源保護回路部９ａ，９ｂに相当する）は、Ｖｃｃ電位が
Ｖｓｓ電位より低い電圧、あるいはＶｓｓ電位がＶｃｃ
電位より高い電圧が印加され、一定値を越えた場合に回
路が動作して電源をクランプし、それ以上の過電圧が内
部回路部１０に印加されないようになっている。
【００２９】図５（ｃ）の電源保護回路２０ｃ（電源保
護回路部９ａ，９ｂに相当する）は、通常のゲートレベ
ル電圧では動作しない回路であり、Ｖｃｃ電位−Ｖｓｓ
電位間に高い電圧がかかった場合、トランジスタがＯＮ
し、内部回路部１０に印加されないようになっている。
護回路部９ａ，９ｂに相当する）は、通常のゲートレベ
ル電圧では動作しない回路であり、Ｖｃｃ電位−Ｖｓｓ
電位間に高い電圧がかかった場合、トランジスタがＯＮ
し、内部回路部１０に印加されないようになっている。
【００３０】内部回路領域３に過電圧がかかった場合、
電源パッド５ａあるいは５ｂから印加され、内部回路電
源配線１６に過電圧が印加しようとする。
電源パッド５ａあるいは５ｂから印加され、内部回路電
源配線１６に過電圧が印加しようとする。
【００３１】その場合、近くにある電源保護回路２０
ａ，２０ｂ（電源保護回路部９ａ，９ｂに相当する）
に、Ｖｃｃ電位がＶｓｓ電位より低い電圧、あるいはＶ
ｓｓ電位がＶｃｃ電位より高い電圧が印加され、トラン
ジスタのＶt値を越えた場合、回路が動作して電源をク
ランプし、それ以上の過電圧が印加しない。
ａ，２０ｂ（電源保護回路部９ａ，９ｂに相当する）
に、Ｖｃｃ電位がＶｓｓ電位より低い電圧、あるいはＶ
ｓｓ電位がＶｃｃ電位より高い電圧が印加され、トラン
ジスタのＶt値を越えた場合、回路が動作して電源をク
ランプし、それ以上の過電圧が印加しない。
【００３２】電源保護回路２０ｃ（電源保護回路部９
ａ，９ｂに相当する）は、通常のゲートレベル電圧では
動作しない回路であり、Ｖｃｃ電位−Ｖｓｓ電位間に高
い電圧が印加した場合、トランジスタがＯＮし、電源を
クランプし、それ以上の過電圧がかからない。
ａ，９ｂに相当する）は、通常のゲートレベル電圧では
動作しない回路であり、Ｖｃｃ電位−Ｖｓｓ電位間に高
い電圧が印加した場合、トランジスタがＯＮし、電源を
クランプし、それ以上の過電圧がかからない。
【００３３】以上のように電源保護回路９が動作するた
め、内部回路部１０は保護されることとなる。
め、内部回路部１０は保護されることとなる。
【００３４】（実施形態２）図６は、本発明の実施形態
２に係る半導体集積回路の内部回路領域を示す平面図で
ある。
２に係る半導体集積回路の内部回路領域を示す平面図で
ある。
【００３５】電源保護回路９ａ，９ｂは、上層電源配線
６ａ，６ｂと下層電源配線７ａ，７ｂの接続点にそれぞ
れ配置される。
６ａ，６ｂと下層電源配線７ａ，７ｂの接続点にそれぞ
れ配置される。
【００３６】これにより、電源パッド５ａ，５ｂの配置
に自由度を増すことになる。
に自由度を増すことになる。
【００３７】（実施形態３）図７は、本発明の実施形態
３に係る半導体集積回路の内部回路領域を示す平面図、
図８は同断面図である。本発明の実施形態３は、内部回
路領域３に接地電位Ｖｓｓを含めて３電源以上が配線さ
れる場合である。
３に係る半導体集積回路の内部回路領域を示す平面図、
図８は同断面図である。本発明の実施形態３は、内部回
路領域３に接地電位Ｖｓｓを含めて３電源以上が配線さ
れる場合である。
【００３８】図７のように本発明の実施形態３では、Ｖ
ｃｃ１下層電源配線７ｃを新たに電源パッド５ｃ、上層
電源配線６ｃ、下層電源配線７ｃの順に配線し、内部回
路部１０に給電するようにしたものである。本発明の実
施形態３では、Ｖｃｃ１下層電源配線７ｃの電位は、Ｖ
ｃｃ電位とＶｓｓ電位との間のレベルにある。
ｃｃ１下層電源配線７ｃを新たに電源パッド５ｃ、上層
電源配線６ｃ、下層電源配線７ｃの順に配線し、内部回
路部１０に給電するようにしたものである。本発明の実
施形態３では、Ｖｃｃ１下層電源配線７ｃの電位は、Ｖ
ｃｃ電位とＶｓｓ電位との間のレベルにある。
【００３９】本発明の実施形態３に用いる電源保護回路
としては、図５（ｄ）に示すような電源保護回路２０ｄ
を用いることができる。この電源保護回路２０ｄには、
トランジスタだけの電源保護回路でばかりでなく、抵抗
素子があり、この抵抗素子を介して内部回路部に至るよ
うになっている。
としては、図５（ｄ）に示すような電源保護回路２０ｄ
を用いることができる。この電源保護回路２０ｄには、
トランジスタだけの電源保護回路でばかりでなく、抵抗
素子があり、この抵抗素子を介して内部回路部に至るよ
うになっている。
【００４０】本発明の実施形態３によれば、過電圧波形
が鈍りストレスを和らげられるという効果がある。Ｖｃ
ｃ１下層電源配線に過電圧が印加し、Ｖｓｓ電位より低
くなる場合は、ＰＭＯＳトランジスタがＯＮし、Ｖｃｃ
電位より高くなる場合は、ＮＭＯＳトランジスタがＯＮ
することにより、それぞれＶｃｃ１下層電源配線をクラ
ンプする。
が鈍りストレスを和らげられるという効果がある。Ｖｃ
ｃ１下層電源配線に過電圧が印加し、Ｖｓｓ電位より低
くなる場合は、ＰＭＯＳトランジスタがＯＮし、Ｖｃｃ
電位より高くなる場合は、ＮＭＯＳトランジスタがＯＮ
することにより、それぞれＶｃｃ１下層電源配線をクラ
ンプする。
【００４１】
【発明の効果】以上説明したように本発明によれば、フ
リップチップ型半導体集積回路の電源静電耐圧向上を得
ることができる。
リップチップ型半導体集積回路の電源静電耐圧向上を得
ることができる。
【００４２】その理由は、内部回路領域内に電源保護回
路を設けることによって内部回路領域に配置される電源
パッドからの過電圧を吸収できるようにしたためであ
る。
路を設けることによって内部回路領域に配置される電源
パッドからの過電圧を吸収できるようにしたためであ
る。
【００４３】さらに、フリップチップ型半導体集積回路
の電源安定化を向上することができる。
の電源安定化を向上することができる。
【００４４】その理由は、内部回路領域内に配置された
電源保護回路が容量として働くためである。
電源保護回路が容量として働くためである。
【図１】本発明に係るフリップチップ型半導体集積回路
を示す平面図である。
を示す平面図である。
【図２】本発明の実施形態１における内部回路領域を示
す平面図である。
す平面図である。
【図３】本発明の実施形態１における内部回路部を示す
平面図である。
平面図である。
【図４】本発明の実施形態１における内部回路領域を示
す配線構造断面図である。
す配線構造断面図である。
【図５】本発明の実施形態に用いる電源保護回路の具体
例を示す回路図である。
例を示す回路図である。
【図６】本発明の実施形態２における内部回路領域を示
す平面図である。
す平面図である。
【図７】本発明の実施形態３における内部回路領域を示
す平面図である。
す平面図である。
【図８】本発明の実施形態３における内部回路領域を示
す配線構造断面図である。
す配線構造断面図である。
【図９】従来例の半導体集積回路を示す平面図である。
【図１０】従来例の半導体集積回路を示す回路図であ
る。
る。
１ 半導体集積回路 ２ 入出力回路領域 ３ 内部回路領域 ４ 入出力領域パッド ５ 内部領域パッド ５ａ Ｖｃｃ電源パッド ５ｂ Ｖｓｓ電源パッド ６ａ Ｖｃｃ上層電源配線 ６ｂ Ｖｓｓ上層電源配線 ６ｃ Ｖｃｃ１上層電源配線 ７ａ Ｖｃｃ下層電源配線 ７ｂ Ｖｓｓ下層電源配線 ７ｃ Ｖｃｃ１下層電源配線 ９ａ，９ｂ，９ｃ 電源保護回路 １０ 内部回路部 １１ ハンダボール １２ カバー １３ バリアメタル １４ 下層信号配線 １５ スルーホール １６ 内部回路電源配線 １７ コンタクトホール １８ ポリシリ配線 ２０ａ，２０ｂ，２０ｃ，２０ｄ 電源保護回路 ３０ 外周電源配線 ３１ 内部供給用電源配線 ３２ 機能回路 ３３ 電源保護回路 ３４ Ｖｃｃ電源配線 ３５ Ｖｓｓ電源配線 ３６ 電源パッド ３７ 電源配線インピーダンス ３８ 入出力パッド ３９ 入力回路 ４０ 出力回路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/04
Claims (3)
- 【請求項１】 最上層の配線層に形成した複数の電源配
線及び接地配線と、下層の配線層に形成した前記電源配
線及び接地配線に交差する複数の電源配線及び接地配線
とを有する半導体集積回路であって、前記最上層の電源配線及び接地配線と前記下層の電源配
線及び接地配線とが上下で交差する個所の直上に形成し
た複数の電源パッド及び接地パッドと、前記電源パッド
及び接地パッドの直下に形成した複数の電源保護回路と
を 有することを特徴とする半導体集積回路。 - 【請求項２】 前記下層の電源配線は、前記最上層の電
源配線と同じ電源の配線であることを特徴とする請求項
１に記載の半導体集積回路。 - 【請求項３】 前記最上層の複数の電源配線及び前記下
層の複数の電源配線はそれぞれ異なる電源の配線を含ん
でいることを特徴とする請求項１に記載の半導体集積回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9319471A JP3063711B2 (ja) | 1997-11-20 | 1997-11-20 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9319471A JP3063711B2 (ja) | 1997-11-20 | 1997-11-20 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11154729A JPH11154729A (ja) | 1999-06-08 |
| JP3063711B2 true JP3063711B2 (ja) | 2000-07-12 |
Family
ID=18110579
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9319471A Expired - Lifetime JP3063711B2 (ja) | 1997-11-20 | 1997-11-20 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3063711B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4510370B2 (ja) * | 2002-12-25 | 2010-07-21 | パナソニック株式会社 | 半導体集積回路装置 |
| JP2006128670A (ja) * | 2005-10-19 | 2006-05-18 | Renesas Technology Corp | 半導体装置 |
| US8531806B2 (en) * | 2011-03-01 | 2013-09-10 | Qualcomm Incorporated | Distributed building blocks of R-C clamping circuitry in semiconductor die core area |
| CN113793848B (zh) * | 2021-08-25 | 2022-09-30 | 珠海妙存科技有限公司 | Pg pad金属结构版图及其设计方法 |
-
1997
- 1997-11-20 JP JP9319471A patent/JP3063711B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11154729A (ja) | 1999-06-08 |
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