JPH04267550A - 半導体装置 - Google Patents
半導体装置Info
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- JPH04267550A JPH04267550A JP3050682A JP5068291A JPH04267550A JP H04267550 A JPH04267550 A JP H04267550A JP 3050682 A JP3050682 A JP 3050682A JP 5068291 A JP5068291 A JP 5068291A JP H04267550 A JPH04267550 A JP H04267550A
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- buffer circuit
- bus bar
- semiconductor device
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/4826—Connecting between the body and an opposite side of the item with respect to the body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1305—Bipolar Junction Transistor [BJT]
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路技術さ
らには電源パッドのレイアウトおよびボンディング方式
に適用して特に有効な技術に関し、例えばＬＯＣ（リー
ド・オン・チップ）リードフレームを用いたＭＯＳＬＳ
Ｉチップの実装に利用して有効な技術に関する。
らには電源パッドのレイアウトおよびボンディング方式
に適用して特に有効な技術に関し、例えばＬＯＣ（リー
ド・オン・チップ）リードフレームを用いたＭＯＳＬＳ
Ｉチップの実装に利用して有効な技術に関する。
【０００２】
【従来の技術】従来、ＬＳＩへの電源電圧の供給は、半
導体チップ上に設けた電源パッドとリード端子とをボン
ディングワイヤによって１：１で接続することで行なっ
ていた。一方、近年、ＬＯＣリードフレーム構造のＬＳ
Ｉチップ実装技術が提案されている。このＬＯＣリード
フレーム構造は図９に示すようにリードフレーム１と半
導体チップ２とを絶縁性の両面接着テープ３によって結
合して樹脂もしくはセラミック製パッケージ４で封止し
たもので、半導体チップ２の中央にボンディングパッド
２ａを設け、チップ中央まで延設された各リード端子１
ａの端部にボンディングワイヤ５で接続することができ
るため、従来のチップ周辺で外側のリード端子との間で
ワイヤボンディングする方式に比べてパッケージの小型
化を図ることができるという利点を有している。
導体チップ上に設けた電源パッドとリード端子とをボン
ディングワイヤによって１：１で接続することで行なっ
ていた。一方、近年、ＬＯＣリードフレーム構造のＬＳ
Ｉチップ実装技術が提案されている。このＬＯＣリード
フレーム構造は図９に示すようにリードフレーム１と半
導体チップ２とを絶縁性の両面接着テープ３によって結
合して樹脂もしくはセラミック製パッケージ４で封止し
たもので、半導体チップ２の中央にボンディングパッド
２ａを設け、チップ中央まで延設された各リード端子１
ａの端部にボンディングワイヤ５で接続することができ
るため、従来のチップ周辺で外側のリード端子との間で
ワイヤボンディングする方式に比べてパッケージの小型
化を図ることができるという利点を有している。
【０００３】
【発明が解決しようとする課題】ところで、従来、ダイ
ナミック型ＲＡＭのような論理集積回路にあっては、ボ
ードに実装された状態で複数の出力バッファが同時に動
作すると電源ノイズが発生して入力バッファが誤動作し
たり、内部回路が動作して電源ラインに大きな電流が流
れると、ボード上の配線のインダクタンス成分によって
電源電圧が変動して入力バッファにおけるスレッショー
ルド電圧が変化して入力信号に対するノイズマージン（
特にグランド側）が低下するという問題点があることが
、本発明者によって明らかにされた。そこで、半導体装
置の実装技術に上記ＬＯＣリードフレーム構造を適用し
てリードフレームには長手方向に沿って共通のリード端
子（図７符号１ｂ参照）を延設するとともに、半導体チ
ップ上には電源パッドを複数に分割して設け、上記共通
リード端子（以下、バスバーと称する）に上記複数の電
源パッドをボンディングワイヤで接続する方式を考えた
。これにより、チップ上でアルミ配線により電源ライン
を引き回す場合に比べてインピーダンスを下げることが
でき、電源ノイズマージンをある程度大きくすることが
できる。しかしながら、半導体装置の実装に単にＬＯＣ
リードフレーム構造を適用したのみでは、入力バッファ
におけるノイズマージンを実用的な範囲まで充分に向上
させることができないことが分かった。
ナミック型ＲＡＭのような論理集積回路にあっては、ボ
ードに実装された状態で複数の出力バッファが同時に動
作すると電源ノイズが発生して入力バッファが誤動作し
たり、内部回路が動作して電源ラインに大きな電流が流
れると、ボード上の配線のインダクタンス成分によって
電源電圧が変動して入力バッファにおけるスレッショー
ルド電圧が変化して入力信号に対するノイズマージン（
特にグランド側）が低下するという問題点があることが
、本発明者によって明らかにされた。そこで、半導体装
置の実装技術に上記ＬＯＣリードフレーム構造を適用し
てリードフレームには長手方向に沿って共通のリード端
子（図７符号１ｂ参照）を延設するとともに、半導体チ
ップ上には電源パッドを複数に分割して設け、上記共通
リード端子（以下、バスバーと称する）に上記複数の電
源パッドをボンディングワイヤで接続する方式を考えた
。これにより、チップ上でアルミ配線により電源ライン
を引き回す場合に比べてインピーダンスを下げることが
でき、電源ノイズマージンをある程度大きくすることが
できる。しかしながら、半導体装置の実装に単にＬＯＣ
リードフレーム構造を適用したのみでは、入力バッファ
におけるノイズマージンを実用的な範囲まで充分に向上
させることができないことが分かった。
【０００４】本発明の目的は、ボード上に実装された半
導体集積回路の入力バッファの電源ノイズによる誤動作
を防止し、かつ入力信号に対するノイズマージンを実用
的な範囲まで向上させることにある。本発明の他の目的
は、半導体集積回路の電源ピンに対する静電破壊耐圧を
向上させることにある。この発明の前記ならびにそのほ
かの目的と新規な特徴については、本明細書の記述およ
び添附図面から明らかになるであろう。
導体集積回路の入力バッファの電源ノイズによる誤動作
を防止し、かつ入力信号に対するノイズマージンを実用
的な範囲まで向上させることにある。本発明の他の目的
は、半導体集積回路の電源ピンに対する静電破壊耐圧を
向上させることにある。この発明の前記ならびにそのほ
かの目的と新規な特徴については、本明細書の記述およ
び添附図面から明らかになるであろう。
【０００５】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。すなわち、半導体装置の実装に上記ＬＯＣ
リードフレーム構造を適用し、リードフレームには長手
方向に沿って共通のバスバーを配設して両端のリード端
子に結合するとともに、電源パッドを複数に分割して半
導体チップ上に設け、このうち入力バッファ回路用の電
源パッドは上記バスバーの最もリード端子に近い側に配
置してボンディングワイヤでバスバーに接続するように
したものである。また、上記電源パッドのうち入力バッ
ファ回路用のＶｃｃパッドとＶｓｓパッドを隣接して配
設し、両パッド間の半導体チップ表面に静電保護回路を
形成するようにしたものである。
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。すなわち、半導体装置の実装に上記ＬＯＣ
リードフレーム構造を適用し、リードフレームには長手
方向に沿って共通のバスバーを配設して両端のリード端
子に結合するとともに、電源パッドを複数に分割して半
導体チップ上に設け、このうち入力バッファ回路用の電
源パッドは上記バスバーの最もリード端子に近い側に配
置してボンディングワイヤでバスバーに接続するように
したものである。また、上記電源パッドのうち入力バッ
ファ回路用のＶｃｃパッドとＶｓｓパッドを隣接して配
設し、両パッド間の半導体チップ表面に静電保護回路を
形成するようにしたものである。
【０００６】
【作用】上記した手段によれば、他の内部回路に比べ入
力バッファ回路用の電源パッドが最も電位の安定したリ
ード端子に近い部位に接続されるため、内部回路が動作
して電源用バスバーに電流が流れても入力バッファ回路
の電源電圧の変動が小さくなり、電源ノイズによる誤動
作を防止できるとともに、入力バッファ回路の論理スレ
ッショールド電圧の変化を少なくして入力信号に対する
ノイズマージンの向上を図るという上記第１の目的を達
成することができる。また、電源端子の静電保護回路を
最もリード端子に近い入力バッファ回路用のＶｃｃパッ
ドとＶｓｓパッドとの間に配設しているので、電源端子
に印加されたサージ電圧をリード端子の近くで緩和して
内部回路に印加されるのを防止して静電破壊耐圧を向上
させるという上記第２の目的を達成することができる。
力バッファ回路用の電源パッドが最も電位の安定したリ
ード端子に近い部位に接続されるため、内部回路が動作
して電源用バスバーに電流が流れても入力バッファ回路
の電源電圧の変動が小さくなり、電源ノイズによる誤動
作を防止できるとともに、入力バッファ回路の論理スレ
ッショールド電圧の変化を少なくして入力信号に対する
ノイズマージンの向上を図るという上記第１の目的を達
成することができる。また、電源端子の静電保護回路を
最もリード端子に近い入力バッファ回路用のＶｃｃパッ
ドとＶｓｓパッドとの間に配設しているので、電源端子
に印加されたサージ電圧をリード端子の近くで緩和して
内部回路に印加されるのを防止して静電破壊耐圧を向上
させるという上記第２の目的を達成することができる。
【０００７】
【実施例】図１には、本発明の第１の実施例が示されて
いる。図１において、１ａおよび１１ａ，１１ｂはリー
ドフレームに形成されたリード端子、２は半導体チップ
、４はパッケージである。この実施例では両端のリード
端子１１ａが電源端子（Ｖｃｃ端子とＶｓｓ端子）とさ
れ、この電源端子１１ａ間および１１ｂ間に一対のバス
バー１ｂがそれぞれチップの長手方向に沿って形成され
、両端のリード端子１１ａに結合されている。また、半
導体チップ２の表面には上記バスバー１ｂに沿って複数
の電源パッド２ａが配設され、各々ボンディングワイヤ
５によって共通のバスバー１ｂに接続されている。上記
電源パッド２ａのうち両端のリード端子１１ａに最も近
い側の電源パッドは入力バッファ回路用の電源電圧端子
で、他の電源パッドは内部回路用の電源電圧端子とされ
ている。なお、出力バッファ回路用の電源パッドはバス
バー１ｂの中央側に接続するのが、出力バッファ回路で
発生した電源ノイズを入力バッファ回路に伝えにくくす
る上で望ましい。
いる。図１において、１ａおよび１１ａ，１１ｂはリー
ドフレームに形成されたリード端子、２は半導体チップ
、４はパッケージである。この実施例では両端のリード
端子１１ａが電源端子（Ｖｃｃ端子とＶｓｓ端子）とさ
れ、この電源端子１１ａ間および１１ｂ間に一対のバス
バー１ｂがそれぞれチップの長手方向に沿って形成され
、両端のリード端子１１ａに結合されている。また、半
導体チップ２の表面には上記バスバー１ｂに沿って複数
の電源パッド２ａが配設され、各々ボンディングワイヤ
５によって共通のバスバー１ｂに接続されている。上記
電源パッド２ａのうち両端のリード端子１１ａに最も近
い側の電源パッドは入力バッファ回路用の電源電圧端子
で、他の電源パッドは内部回路用の電源電圧端子とされ
ている。なお、出力バッファ回路用の電源パッドはバス
バー１ｂの中央側に接続するのが、出力バッファ回路で
発生した電源ノイズを入力バッファ回路に伝えにくくす
る上で望ましい。
【０００８】図２には図１に示されているＶｓｓ側バス
バー１ｂとチップ２上の回路および入力信号Ｖｉｎを外
部から供給する他のＬＳＩのドライバ９の等価回路が示
されている。図２において、６および７は半導体チップ
２上に形成された入力バッファ回路および内部回路、８
はボード上のＶｓｓラインである。また、Ｒはバスバー
１ｂの寄生抵抗である。図２を用いて本実施例の動作原
理を説明すると、本実施例では入力バッファ回路用電源
パッド２ａがバスバー１ｂの電源ピンの一番近くに接続
されているため、内部回路７が動作してバスバー１ｂに
電流が流れ、寄生抵抗Ｒによって電源電圧Ｖｓｓが変動
してもその変動量が最も小さい。従って、入力バッファ
回路６は他の内部回路の動作電流に伴う電源ノイズの影
響を受けにくい。また、入力バッファ回路６が例えばＣ
−ＭＯＳインバータで構成されているような場合、入力
バッファ回路の論理スレッショールド電圧は接地電位Ｖ
ｓｓを基準に規定されるが、入力バッファ回路用電源パ
ッド２ａがバスバー１ｂの電源ピンに一番近くに接続さ
れているため、入力バッファ回路の接地電位はボード上
の接地電位に最も近いことになる。そのため、入力信号
Ｖｉｎを供給するドライバの接地電位との差が小さくな
って、入力バッファ回路のノイズマージンが向上される
。
バー１ｂとチップ２上の回路および入力信号Ｖｉｎを外
部から供給する他のＬＳＩのドライバ９の等価回路が示
されている。図２において、６および７は半導体チップ
２上に形成された入力バッファ回路および内部回路、８
はボード上のＶｓｓラインである。また、Ｒはバスバー
１ｂの寄生抵抗である。図２を用いて本実施例の動作原
理を説明すると、本実施例では入力バッファ回路用電源
パッド２ａがバスバー１ｂの電源ピンの一番近くに接続
されているため、内部回路７が動作してバスバー１ｂに
電流が流れ、寄生抵抗Ｒによって電源電圧Ｖｓｓが変動
してもその変動量が最も小さい。従って、入力バッファ
回路６は他の内部回路の動作電流に伴う電源ノイズの影
響を受けにくい。また、入力バッファ回路６が例えばＣ
−ＭＯＳインバータで構成されているような場合、入力
バッファ回路の論理スレッショールド電圧は接地電位Ｖ
ｓｓを基準に規定されるが、入力バッファ回路用電源パ
ッド２ａがバスバー１ｂの電源ピンに一番近くに接続さ
れているため、入力バッファ回路の接地電位はボード上
の接地電位に最も近いことになる。そのため、入力信号
Ｖｉｎを供給するドライバの接地電位との差が小さくな
って、入力バッファ回路のノイズマージンが向上される
。
【０００９】図３には、本発明の第２の実施例が示され
ている。この実施例では、両端のリード端子１１ａに最
も近い側に配置された入力バッファ回路用の電源パッド
２ａ，２ａ間に静電保護回路９が形成されている。この
ようにリード端子１１ａに最も近い側に静電保護回路９
を置くことによって、電源端子に高いサージ電圧が印加
されたとしても静電保護回路９により他方の電源端子へ
電流を流してサージ電圧を緩和し、内部回路に高い電圧
が印加されるのを回避して内部回路を構成する素子の静
電破壊を防止することができる。上記静電保護回路９は
、図４に示すようにバスバー１ｂに沿って複数個形成し
てそれぞれバスバー１ｂ間に接続するようにしてもよい
。これにより、バスバーの入り口の静電保護回路９で吸
収しきれなかったサージ電圧を他の静電保護回路９で緩
和して内部回路の静電破壊をさらに効果的に防止するこ
とができる。
ている。この実施例では、両端のリード端子１１ａに最
も近い側に配置された入力バッファ回路用の電源パッド
２ａ，２ａ間に静電保護回路９が形成されている。この
ようにリード端子１１ａに最も近い側に静電保護回路９
を置くことによって、電源端子に高いサージ電圧が印加
されたとしても静電保護回路９により他方の電源端子へ
電流を流してサージ電圧を緩和し、内部回路に高い電圧
が印加されるのを回避して内部回路を構成する素子の静
電破壊を防止することができる。上記静電保護回路９は
、図４に示すようにバスバー１ｂに沿って複数個形成し
てそれぞれバスバー１ｂ間に接続するようにしてもよい
。これにより、バスバーの入り口の静電保護回路９で吸
収しきれなかったサージ電圧を他の静電保護回路９で緩
和して内部回路の静電破壊をさらに効果的に防止するこ
とができる。
【００１０】図５は上記静電保護回路９の一実施例のチ
ップ断面図を、また図６はその平面図を示す。この実施
例では、電源パッド２ａ間の半導体チップ２の表面に基
板（ｐ型）と異なる導電型（ｎ型）の拡散層２１，２２
を形成して、各拡散層２１，２２をアルミ配線等により
Ｖｓｓ端子およびＶｃｃ端子に接続させる。これにより
、Ｖｓｓ−Ｖｃｃ端子間にラテラルバイポーラ・トラン
ジスタＴｒが介在され、例えばＶｃｃ端子に高いサージ
電圧が印加されたときに保護用トランジスタＴｒに電流
が流れてサージ電圧を緩和させることができる。各ｎ型
拡散層２１，２２は図５に示すように櫛形状に形成して
互いに噛み合うように配置しておくことによって、より
多くの電流が流れやすくしてサージ電圧の緩和能力を高
めるとよい。なお、図６において、２３ａ，２３ｂは電
源パッド２ａ，２ａとｎ型拡散層２１，２２とを接続す
るためのアルミ配線層、２４はアルミ配線層２３とｎ型
拡散層２１，２２とを接触させるコンタクトホールであ
る。
ップ断面図を、また図６はその平面図を示す。この実施
例では、電源パッド２ａ間の半導体チップ２の表面に基
板（ｐ型）と異なる導電型（ｎ型）の拡散層２１，２２
を形成して、各拡散層２１，２２をアルミ配線等により
Ｖｓｓ端子およびＶｃｃ端子に接続させる。これにより
、Ｖｓｓ−Ｖｃｃ端子間にラテラルバイポーラ・トラン
ジスタＴｒが介在され、例えばＶｃｃ端子に高いサージ
電圧が印加されたときに保護用トランジスタＴｒに電流
が流れてサージ電圧を緩和させることができる。各ｎ型
拡散層２１，２２は図５に示すように櫛形状に形成して
互いに噛み合うように配置しておくことによって、より
多くの電流が流れやすくしてサージ電圧の緩和能力を高
めるとよい。なお、図６において、２３ａ，２３ｂは電
源パッド２ａ，２ａとｎ型拡散層２１，２２とを接続す
るためのアルミ配線層、２４はアルミ配線層２３とｎ型
拡散層２１，２２とを接触させるコンタクトホールであ
る。
【００１１】図７は上記静電保護回路９の他の実施例、
図８はその拡大平面図を示すものである。この実施例で
は、図５に示されているｎ型拡散層２１，２２を、電源
パッド２ａおよび入出力パッド２ｂの周囲を囲むように
配置して、静電保護機能の他にダイナミック型メモリＬ
ＳＩにおけるガードリング領域としての機能をも持たせ
るようにしたものである。すなわち、電源パッド２ａに
負のサージ電圧が印加されたときｐ型基板からｎ型拡散
層２１，２２に向かって電流が流れ、電子（マイノリテ
ィキャリア）が発生したとしてもそれをガードリングで
吸収することで、マイノリティキャリアがメモリアレイ
部に到達して記憶情報が破壊されるのを防止することが
できる。しかも、静電保護回路９の拡散層とガードリン
グ領域とを共用させることでことにより、集積度を高め
ることができる。この実施例では２層目のアルミ層から
なる電源パッド２ａに対し、１層目のアルミ層からなる
配線層２３ａ，２３ｂを保護回路の拡散層２１，２２に
沿ってその上方に形成してコンタクトホール２４にて接
続させるようにすると良い。パッド２ａと配線層２３ａ
，２３ｂはスルーホール２５により配線させる。また、
バスバー１ｂと電源パッド２ａとの間を接続するのみな
らずバスバー１ｂと上記アルミ配線層２３ａ，２３ｂと
をボンディングワイヤで接続するようにすると良い。こ
のようにすることによって、サージ電圧が電源端子に印
加されたときバスバー間に、より電流を流しやすくして
静電破壊耐圧を高めるとともに、サージ電流が流れたと
きの保護素子（ｐｎ接合）自身の破壊を防止することが
できる。
図８はその拡大平面図を示すものである。この実施例で
は、図５に示されているｎ型拡散層２１，２２を、電源
パッド２ａおよび入出力パッド２ｂの周囲を囲むように
配置して、静電保護機能の他にダイナミック型メモリＬ
ＳＩにおけるガードリング領域としての機能をも持たせ
るようにしたものである。すなわち、電源パッド２ａに
負のサージ電圧が印加されたときｐ型基板からｎ型拡散
層２１，２２に向かって電流が流れ、電子（マイノリテ
ィキャリア）が発生したとしてもそれをガードリングで
吸収することで、マイノリティキャリアがメモリアレイ
部に到達して記憶情報が破壊されるのを防止することが
できる。しかも、静電保護回路９の拡散層とガードリン
グ領域とを共用させることでことにより、集積度を高め
ることができる。この実施例では２層目のアルミ層から
なる電源パッド２ａに対し、１層目のアルミ層からなる
配線層２３ａ，２３ｂを保護回路の拡散層２１，２２に
沿ってその上方に形成してコンタクトホール２４にて接
続させるようにすると良い。パッド２ａと配線層２３ａ
，２３ｂはスルーホール２５により配線させる。また、
バスバー１ｂと電源パッド２ａとの間を接続するのみな
らずバスバー１ｂと上記アルミ配線層２３ａ，２３ｂと
をボンディングワイヤで接続するようにすると良い。こ
のようにすることによって、サージ電圧が電源端子に印
加されたときバスバー間に、より電流を流しやすくして
静電破壊耐圧を高めるとともに、サージ電流が流れたと
きの保護素子（ｐｎ接合）自身の破壊を防止することが
できる。
【００１２】以上説明したように、上記実施例は、半導
体装置の実装にＬＯＣリードフレーム構造を適用し、リ
ードフレームには長手方向に沿って共通のバスバーを配
設して両端のリード端子に結合するとともに、電源パッ
ドを複数に分割して半導体チップ上に設け、このうち入
力バッファ回路用の電源パッドは上記バスバーの最もリ
ード端子に近い側に配置してボンディングワイヤでバス
バーに接続するようにしたもので、上記電源パッドのう
ち入力バッファ回路用のＶｃｃパッドとＶｓｓパッドを
隣接して配設し、両パッド間の半導体チップ表面に静電
保護回路を形成するようにしたので、他の内部回路に比
べ入力バッファ回路用の電源パッドが最も電位の安定し
たリード端子に近い部位に接続されるため、内部回路が
動作して電源用バスバーに電流が流れても入力バッファ
回路の電源電圧の変動が小さくなり、電源ノイズによる
誤動作を防止できるとともに、入力バッファ回路の論理
スレッショールド電圧の変化を少なくして入力信号に対
するノイズマージンを向上させることができるという効
果がある。また、電源端子の静電保護回路を最もリード
端子に近い入力バッファ回路用のＶｃｃパッドとＶｓｓ
パッドとの間に配設しているので、電源端子に印加され
たサージ電圧をリード端子の近くで緩和して内部回路に
印加されるのを防止して静電破壊耐圧を向上させること
ができるという効果がある。
体装置の実装にＬＯＣリードフレーム構造を適用し、リ
ードフレームには長手方向に沿って共通のバスバーを配
設して両端のリード端子に結合するとともに、電源パッ
ドを複数に分割して半導体チップ上に設け、このうち入
力バッファ回路用の電源パッドは上記バスバーの最もリ
ード端子に近い側に配置してボンディングワイヤでバス
バーに接続するようにしたもので、上記電源パッドのう
ち入力バッファ回路用のＶｃｃパッドとＶｓｓパッドを
隣接して配設し、両パッド間の半導体チップ表面に静電
保護回路を形成するようにしたので、他の内部回路に比
べ入力バッファ回路用の電源パッドが最も電位の安定し
たリード端子に近い部位に接続されるため、内部回路が
動作して電源用バスバーに電流が流れても入力バッファ
回路の電源電圧の変動が小さくなり、電源ノイズによる
誤動作を防止できるとともに、入力バッファ回路の論理
スレッショールド電圧の変化を少なくして入力信号に対
するノイズマージンを向上させることができるという効
果がある。また、電源端子の静電保護回路を最もリード
端子に近い入力バッファ回路用のＶｃｃパッドとＶｓｓ
パッドとの間に配設しているので、電源端子に印加され
たサージ電圧をリード端子の近くで緩和して内部回路に
印加されるのを防止して静電破壊耐圧を向上させること
ができるという効果がある。
【００１３】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、上
記実施例では入力バッファ回路の電源パッドに適用した
場合について説明したが、バイポーラＬＳＩにおける基
準電圧供給用のパッドに適用することができる。以上の
説明では一例として本発明者によってなされた発明をそ
の背景となった利用分野であるダイナミック型ＲＡＭに
適用した場合について説明したが、この発明はそれに限
定されるものでなく、半導体集積回路一般に利用するこ
とができる。
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、上
記実施例では入力バッファ回路の電源パッドに適用した
場合について説明したが、バイポーラＬＳＩにおける基
準電圧供給用のパッドに適用することができる。以上の
説明では一例として本発明者によってなされた発明をそ
の背景となった利用分野であるダイナミック型ＲＡＭに
適用した場合について説明したが、この発明はそれに限
定されるものでなく、半導体集積回路一般に利用するこ
とができる。
【００１４】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。すなわち、入力バッファ回路の電源ノ
イズによる誤動作を防止し、入力バッファ回路の論理ス
レッショールド電圧の変化を少なくして入力信号に対す
るノイズマージンを向上させることができるとともに、
電源端子の静電破壊耐圧を向上させることができる。
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。すなわち、入力バッファ回路の電源ノ
イズによる誤動作を防止し、入力バッファ回路の論理ス
レッショールド電圧の変化を少なくして入力信号に対す
るノイズマージンを向上させることができるとともに、
電源端子の静電破壊耐圧を向上させることができる。
【図１】本発明に係る半導体装置の一実施例を示す平面
図である。
図である。
【図２】図１の実施例の等価回路を示す説明図である。
【図３】本発明に係る半導体装置の第２の実施例を示す
平面図である。
平面図である。
【図４】第２の実施例の変形例を示す平面図である。
【図５】静電保護回路の一実施例を示すチップ断面図で
ある。
ある。
【図６】図５の実施例の平面図である。
【図７】本発明に係る半導体装置の第３の実施例を示す
平面図である。
平面図である。
【図８】図７の実施例の要部の拡大平面図である。
【図９】従来のＬＯＣリードフレーム構造の半導体装置
の一例を示す一部断面斜視図である。
の一例を示す一部断面斜視図である。
１ リードフレーム
２ 半導体チップ
３ 接合層（両面接着テープ）
４ パッケージ
５ ボンディングワイヤ
１ａ 外部リード端子
１ｂ 共通リード端子（バスバー）
２ａ ボンディングパッド
Claims (3)
- 【請求項１】 リード端子と半導体チップとが絶縁性
の接合層によって結合されパッケージ内に封止されてな
る半導体装置において、パッケージ内には上記リード端
子と直交する方向に沿って共通のリード端子が配設され
て上記リード端子のいずれかに結合されているとともに
、電源パッドが少なくとも入力バッファ回路用とその他
の回路用とに分割されて半導体チップ上に設けられ、こ
のうち入力バッファ回路用の電源パッドは上記共通リー
ド端子の最もリード端子との結合部に近い部位に配置さ
れボンディングワイヤによって共通リード端子に接続さ
れていることを特徴とする半導体装置。 - 【請求項２】 上記入力バッファ回路用の電源パッド
近傍の半導体チップ表面には静電保護回路が設けられて
いることを特徴とする請求項１記載の半導体装置。 - 【請求項３】 上記静電保護回路が半導体チップとそ
のチップの表面に形成された拡散層とからなるｐｎ接合
部を含む場合において、上記拡散層は、半導体チップ上
のボンディングパッド群を囲むように形成されているこ
とを特徴とする請求項１または２記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3050682A JP2890269B2 (ja) | 1991-02-22 | 1991-02-22 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3050682A JP2890269B2 (ja) | 1991-02-22 | 1991-02-22 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04267550A true JPH04267550A (ja) | 1992-09-24 |
| JP2890269B2 JP2890269B2 (ja) | 1999-05-10 |
Family
ID=12865697
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3050682A Expired - Fee Related JP2890269B2 (ja) | 1991-02-22 | 1991-02-22 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2890269B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09306940A (ja) * | 1996-05-16 | 1997-11-28 | Nec Corp | 半導体装置 |
| KR100328293B1 (ko) * | 1998-03-17 | 2002-03-16 | 가나이 쓰토무 | 티에스오피형 반도체장치 |
| JP2011124379A (ja) * | 2009-12-10 | 2011-06-23 | Sharp Corp | 半導体装置およびその電力供給方法 |
| DE10201710B4 (de) * | 2001-01-18 | 2016-11-10 | Fuji Electric Co., Ltd. | Halbleitersensor für eine physikalische Größe mit Einstell-Anschlussflächen für eine digitale Einstellung eines Sensorausgangssignals und Verfahren zu dessen Herstellung |
-
1991
- 1991-02-22 JP JP3050682A patent/JP2890269B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09306940A (ja) * | 1996-05-16 | 1997-11-28 | Nec Corp | 半導体装置 |
| KR100328293B1 (ko) * | 1998-03-17 | 2002-03-16 | 가나이 쓰토무 | 티에스오피형 반도체장치 |
| DE10201710B4 (de) * | 2001-01-18 | 2016-11-10 | Fuji Electric Co., Ltd. | Halbleitersensor für eine physikalische Größe mit Einstell-Anschlussflächen für eine digitale Einstellung eines Sensorausgangssignals und Verfahren zu dessen Herstellung |
| JP2011124379A (ja) * | 2009-12-10 | 2011-06-23 | Sharp Corp | 半導体装置およびその電力供給方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2890269B2 (ja) | 1999-05-10 |
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Legal Events
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