JP2896197B2 - 半導体装置 - Google Patents
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は,CMOSなどの半導体装置に関するものであ
り，特に,LSI,VLSI,ULSIなどの大規模半導体装置のチッ
プ内に形成された回路のスイッチング動作による電源変
動ノイズを抑制する半導体装置の電源配線方式に関す
る。
り，特に,LSI,VLSI,ULSIなどの大規模半導体装置のチッ
プ内に形成された回路のスイッチング動作による電源変
動ノイズを抑制する半導体装置の電源配線方式に関す
る。
SRAMにおいて，負荷を迅速に充放電させるため瞬間的
に大電流を流す出力回路のスイッチング雑音によって，
チップ上およびリードの電源線と接地線が有する抵抗値
およびインダクタンスによって電源電位および接地電位
が変動し，その結果として，（イ）出力回路のバイアス
電圧が低下し電流駆動能力が低下する，（ロ）入力回路
部の電源電位および接地電位が揺れ入力レベルの確定が
遅れる，または，誤動作などの問題が生ずることが知ら
れている（たとえば，「日経エレクトロニクス」,1988,
9.5（No.455）,133〜136ページ）。
に大電流を流す出力回路のスイッチング雑音によって，
チップ上およびリードの電源線と接地線が有する抵抗値
およびインダクタンスによって電源電位および接地電位
が変動し，その結果として，（イ）出力回路のバイアス
電圧が低下し電流駆動能力が低下する，（ロ）入力回路
部の電源電位および接地電位が揺れ入力レベルの確定が
遅れる，または，誤動作などの問題が生ずることが知ら
れている（たとえば，「日経エレクトロニクス」,1988,
9.5（No.455）,133〜136ページ）。
かかる問題はSRAMに限らず，数多くのスイッチング素
子を内蔵しそれらのスイッチング素子が高速でオン・オ
フする殆どの半導体装置においても同様に問題となって
いる。たとえば,CMOSインバータを例にとると，入力信
号が“Ｈ（ハイレベル）”から“Ｌ（ローレベル）",
“L"から“H"に変化する際,Pチャネルトランジスタおよ
びＮチャネルトランジスタが同時にオンになる僅かな時
間があり，この瞬間的な時間に電源配線系統にスパイク
電流が流れ，電源配線系統が有するインダクタンスＬに
よって誘起電圧（ｅ＝−Ｌ・di/dt）が発生し，この誘
起電圧がノイズとなって上記した電位変動を引き起こ
す。インバータ同様，その回路素子としてトランジスタ
などのスイッチング素子を有する回路も上記同様の問題
に遭遇する。特に，スイッチング素子集積数の増加，ス
イッチング素子の高速化に伴ってその影響が大きくなっ
ている。
子を内蔵しそれらのスイッチング素子が高速でオン・オ
フする殆どの半導体装置においても同様に問題となって
いる。たとえば,CMOSインバータを例にとると，入力信
号が“Ｈ（ハイレベル）”から“Ｌ（ローレベル）",
“L"から“H"に変化する際,Pチャネルトランジスタおよ
びＮチャネルトランジスタが同時にオンになる僅かな時
間があり，この瞬間的な時間に電源配線系統にスパイク
電流が流れ，電源配線系統が有するインダクタンスＬに
よって誘起電圧（ｅ＝−Ｌ・di/dt）が発生し，この誘
起電圧がノイズとなって上記した電位変動を引き起こ
す。インバータ同様，その回路素子としてトランジスタ
などのスイッチング素子を有する回路も上記同様の問題
に遭遇する。特に，スイッチング素子集積数の増加，ス
イッチング素子の高速化に伴ってその影響が大きくなっ
ている。
上記問題を解決するため，（ａ）チップ上で出力回路
部と他の回路部の電源と接地を分離する，（ｂ）大容量
のバイパスコンデンサをチップ上の出力回路と他の回路
に接続するなどのノイズ対策を講じて，内部回路の高速
化および安定化を図ることが知られている（前掲「日経
エレクトロニクス」参照）。
部と他の回路部の電源と接地を分離する，（ｂ）大容量
のバイパスコンデンサをチップ上の出力回路と他の回路
に接続するなどのノイズ対策を講じて，内部回路の高速
化および安定化を図ることが知られている（前掲「日経
エレクトロニクス」参照）。
しかしながら，上記のノイズ対策は，適用が限定され
ている。
ている。
たとえば，ゲートアレイのように出力回路のウェート
が多い半導体装置，スイッチング素子が多く内蔵された
半導体装置では，出力回路，スイッチング素子を他の内
部回路から完全に分離するという手法を適用できない。
が多い半導体装置，スイッチング素子が多く内蔵された
半導体装置では，出力回路，スイッチング素子を他の内
部回路から完全に分離するという手法を適用できない。
一方，半導体装置は一層高い集積度が要求され，チッ
プ内に形成されるスイッチング回路数も増大しており，
かかる要求を満足させつつ，内蔵するスイッチング素子
のオン・オフ動作（出力回路の充放電も含む）に起因す
る電源系統の電位変動を防止する有効な手段は未だ見出
されていない。したがって，本発明は，半導体集積回路
のスイッチング素子，出力回路の充放電などによって発
生する誘起ノイズよる電源配線系統の電位変動を抑制す
る半導体装置を提供することを目的とする。
プ内に形成されるスイッチング回路数も増大しており，
かかる要求を満足させつつ，内蔵するスイッチング素子
のオン・オフ動作（出力回路の充放電も含む）に起因す
る電源系統の電位変動を防止する有効な手段は未だ見出
されていない。したがって，本発明は，半導体集積回路
のスイッチング素子，出力回路の充放電などによって発
生する誘起ノイズよる電源配線系統の電位変動を抑制す
る半導体装置を提供することを目的とする。
本発明の半導体装置は、上記問題を解決するため、第
１の電源電圧が印加されている第１導電型の半導体基板
と、上記半導体基板上に絶縁膜を介して形成されてお
り、第１の電源電圧用の外部端子に電気的に接続されて
いる第１の電源パッドと、上記半導体基板上に絶縁膜を
介して形成されており、第２の電源電圧用の外部端子に
電気的に接続されている第２の電源パッドと、上記半導
体基板上に絶縁膜を介して形成されており、上記第１の
電源パッドに電気的に接続されて内部回路素子に第１の
電源電圧を供給する第１の電源配線と、上記半導体基板
上に絶縁膜を介して形成されており、上記第２の電源パ
ッドに電気的に接続されて上記内部回路の第２の電源電
圧を供給する第２の電源配線と、上記第１の電源配線と
上記第２の電源配線との間に電気的に接続されているコ
ンデンサとを有し、上記第１の電源配線と上記第２の電
源配線とは互いに平行に配置されており、上記第１の電
源配線に流れる電流の向きと上記第２の電源配線に流れ
る電流の向きは互いに反対方向であり、上記コンデンサ
は上記半導体基板の一主面に形成されている第２導電型
の第１の半導体領域と第１導電型の上記半導体基板との
間の接合容量で構成され、上記半導体基板は上記第１の
電源配線に電気的に接続されており、上記第１の半導体
領域は上記第２の電源配線に電気的に接続されている。
１の電源電圧が印加されている第１導電型の半導体基板
と、上記半導体基板上に絶縁膜を介して形成されてお
り、第１の電源電圧用の外部端子に電気的に接続されて
いる第１の電源パッドと、上記半導体基板上に絶縁膜を
介して形成されており、第２の電源電圧用の外部端子に
電気的に接続されている第２の電源パッドと、上記半導
体基板上に絶縁膜を介して形成されており、上記第１の
電源パッドに電気的に接続されて内部回路素子に第１の
電源電圧を供給する第１の電源配線と、上記半導体基板
上に絶縁膜を介して形成されており、上記第２の電源パ
ッドに電気的に接続されて上記内部回路の第２の電源電
圧を供給する第２の電源配線と、上記第１の電源配線と
上記第２の電源配線との間に電気的に接続されているコ
ンデンサとを有し、上記第１の電源配線と上記第２の電
源配線とは互いに平行に配置されており、上記第１の電
源配線に流れる電流の向きと上記第２の電源配線に流れ
る電流の向きは互いに反対方向であり、上記コンデンサ
は上記半導体基板の一主面に形成されている第２導電型
の第１の半導体領域と第１導電型の上記半導体基板との
間の接合容量で構成され、上記半導体基板は上記第１の
電源配線に電気的に接続されており、上記第１の半導体
領域は上記第２の電源配線に電気的に接続されている。
好適には、上記第１の半導体領域の一主面に形成され
ている第１導電型の第２の半導体領域を有し、上記第２
の半導体領域は上記第１の電源配線に電気的に接続され
ており、上記第１の半導体領域と上記第２の半導体領域
との間の接合容量によりコンデンサが構成されている。
ている第１導電型の第２の半導体領域を有し、上記第２
の半導体領域は上記第１の電源配線に電気的に接続され
ており、上記第１の半導体領域と上記第２の半導体領域
との間の接合容量によりコンデンサが構成されている。
第１の電源配線（負極電源線）と第２の電源配線（正
極電源線）とを平行に配設し、かつ、これらに流れる電
流の向きを逆にすると、インダクタンス成分に起因する
誘導ノイズが相殺される。
極電源線）とを平行に配設し、かつ、これらに流れる電
流の向きを逆にすると、インダクタンス成分に起因する
誘導ノイズが相殺される。
また、第１の電源配線と第２の電源配線との間にコン
デンサ（バイパスコンデンサ）を設けることで、電源配
線における電源電圧のレベルは一層安定する。
デンサ（バイパスコンデンサ）を設けることで、電源配
線における電源電圧のレベルは一層安定する。
本発明の実施例のLSIのチップの平面図を第１図に示
す。この図面は電源配線系統を中心に図解したものであ
り，回路モジュールＡ〜Ｄの周囲に正極電源線としてア
ルミニューム（A1）製の電源（Vdd）線10および負極電
源線としてA1製の接地（GND）線20が形成されている。
これらのVdd線10およびGND線20には正極電源接続部とし
てチップ内部に配設されたVddパッド30および32と負極
電源接続部としてGNDパッド40および42とが配設されて
いる。これらのパッドはボンディングワイヤを介してリ
ードフレームのパッドに接続され，そして，たとえば,D
IPタイプチップのVdd端子ピン,GND端子ピンに接続され
ている。
す。この図面は電源配線系統を中心に図解したものであ
り，回路モジュールＡ〜Ｄの周囲に正極電源線としてア
ルミニューム（A1）製の電源（Vdd）線10および負極電
源線としてA1製の接地（GND）線20が形成されている。
これらのVdd線10およびGND線20には正極電源接続部とし
てチップ内部に配設されたVddパッド30および32と負極
電源接続部としてGNDパッド40および42とが配設されて
いる。これらのパッドはボンディングワイヤを介してリ
ードフレームのパッドに接続され，そして，たとえば,D
IPタイプチップのVdd端子ピン,GND端子ピンに接続され
ている。
第１図のチップ周辺に配設されたVdd線10およびGND線
20とVddパッド30およびGNDパッド40の拡大図を第２図に
示す。ただし，第２図においては，第１図のVdd線10を
４本のVdd線10〜14として示し，第１図のGND線20を４本
のGND線20〜24として示している。Vddパッド30とVdd線1
0〜14とは，これらの下層の導電層50を介して，ビア（v
ia）コンタクト（またはビアホール，あるいは，コンタ
クトホール）54において電気的に接続されている。同様
に,GNDパッド40とGND線20〜24とは，これらの下層の導
電層52を介して，ビアコンタクト56において電気的に接
続されている。第１図のVdd線10とVddパッド32との接
続,GND線20とGNDパッド42との接続も上記同様である。
20とVddパッド30およびGNDパッド40の拡大図を第２図に
示す。ただし，第２図においては，第１図のVdd線10を
４本のVdd線10〜14として示し，第１図のGND線20を４本
のGND線20〜24として示している。Vddパッド30とVdd線1
0〜14とは，これらの下層の導電層50を介して，ビア（v
ia）コンタクト（またはビアホール，あるいは，コンタ
クトホール）54において電気的に接続されている。同様
に,GNDパッド40とGND線20〜24とは，これらの下層の導
電層52を介して，ビアコンタクト56において電気的に接
続されている。第１図のVdd線10とVddパッド32との接
続,GND線20とGNDパッド42との接続も上記同様である。
第１図を参照すると,Vddが印加されるVddパッド30−V
dd線10−チップの内部回路−GND線20−GNDパッド40,42
からなる第１の電流経路が形成されている。同様に,Vdd
が印加されるVddパッド32−Vdd線10−チップの内部回路
−GND線20−GNDパッド40,42からなる第２の電流経路が
形成されている。これら第１および第２の電流経路を流
れる電流の向きIa1,Ib1が逆になっている点に留意され
たい。
dd線10−チップの内部回路−GND線20−GNDパッド40,42
からなる第１の電流経路が形成されている。同様に,Vdd
が印加されるVddパッド32−Vdd線10−チップの内部回路
−GND線20−GNDパッド40,42からなる第２の電流経路が
形成されている。これら第１および第２の電流経路を流
れる電流の向きIa1,Ib1が逆になっている点に留意され
たい。
このように,Vdd線10（正極電源線）とGND線20（負極
電源線）とを平行に配設し，それらを流れる電流の向き
が逆で大きさが等しいとき，これらの全体のインダクタ
ンスＬは下記の式で与えられる。
電源線）とを平行に配設し，それらを流れる電流の向き
が逆で大きさが等しいとき，これらの全体のインダクタ
ンスＬは下記の式で与えられる。
Ｌ＝２（Ls−Lm） ・・・（１） ただし,Ls:自己インダクタンス， Lm:相互インダクタンス。
自己インダクタンスLsおよび相互インダクタンスLmは
それぞれ下記の式で表される。
それぞれ下記の式で表される。
Ls＝2g〔1n（2g/w）＋1/2〕 Lm＝2g〔1n（2g/（ｗ＋ｄ））−１〕 ただし,g:電源線の長さ， w:電源線の幅， d:電源線相互の間隔。
したがって，全体のインダクタンスＬは下記の式で表
される。
される。
Ｌ＝4g［1n（１＋（d/w）＋3/2］ ・・・（２） 第２式から単位長さあたりのインダクタンスＬを小さ
くするには，それぞれの電源線の幅ｗを大きくし，電源
線相互間の間隔ｄを小さくすればよいことが判る。
くするには，それぞれの電源線の幅ｗを大きくし，電源
線相互間の間隔ｄを小さくすればよいことが判る。
したがって，本発明の実施例においては，各電源線の
幅ｗをできるだけ大きくし，電源線相互間の間隔ｄをで
きるだけ狭くしている。このように電源線を形成するこ
とにより，インダクタンスＬを小さくできる。たとえ
ば，電源線の長さｇ＝2cm,幅ｗ＝25μm,間隔ｄ＝３μｍ
の場合，インダクタンスＬは13mHとなり，本発明の実施
例のような対策を講じない従来電源線構造のデバイスに
比して,1/3〜1/4程度にインダクタンスが減少した。そ
の結果，内蔵した数多くのスイッチング素子がオン・オ
フ動作しても誘起電圧の大きさは小さくなり，電源線の
電位変動が小さくなり，半導体回路の動作スピードを向
上させ，かつ，動作の安定化を図ることができる。
幅ｗをできるだけ大きくし，電源線相互間の間隔ｄをで
きるだけ狭くしている。このように電源線を形成するこ
とにより，インダクタンスＬを小さくできる。たとえ
ば，電源線の長さｇ＝2cm,幅ｗ＝25μm,間隔ｄ＝３μｍ
の場合，インダクタンスＬは13mHとなり，本発明の実施
例のような対策を講じない従来電源線構造のデバイスに
比して,1/3〜1/4程度にインダクタンスが減少した。そ
の結果，内蔵した数多くのスイッチング素子がオン・オ
フ動作しても誘起電圧の大きさは小さくなり，電源線の
電位変動が小さくなり，半導体回路の動作スピードを向
上させ，かつ，動作の安定化を図ることができる。
なお，半導体装置において上層部にA1などの金属で形
成される電源線の幅を大きくすることに対する製造上の
制限は少ないから，製造上からも電源線の幅を大きくす
ることは容易である。また，幅を大きくして通電容量を
大きくすることは，これからの一層高い集積度になり消
費電流の大きくなる傾向にある半導体装置に合致する
し，エレクトロマイグレーション対策上も都合がよい。
さらに，サブミクロンルールで半導体製造を行う状況下
にあって,2つの電源線相互間を極力近づけて両者の間隔
ｄを小さくすることはこれからの技術動向に合致する。
したがって，本発明の実施にあたっては，特別高度の技
術，新たな技術を適用しないでもよく，しかも，集積度
を低下することもない。
成される電源線の幅を大きくすることに対する製造上の
制限は少ないから，製造上からも電源線の幅を大きくす
ることは容易である。また，幅を大きくして通電容量を
大きくすることは，これからの一層高い集積度になり消
費電流の大きくなる傾向にある半導体装置に合致する
し，エレクトロマイグレーション対策上も都合がよい。
さらに，サブミクロンルールで半導体製造を行う状況下
にあって,2つの電源線相互間を極力近づけて両者の間隔
ｄを小さくすることはこれからの技術動向に合致する。
したがって，本発明の実施にあたっては，特別高度の技
術，新たな技術を適用しないでもよく，しかも，集積度
を低下することもない。
なお，半導体チップの電源外部端子ピンからチップ周
辺の電源線までの経路におけるインダクタンスも極力小
さい方が望ましい。このため,Vddパッド,GNDパッドから
チップの電源端子までのインダクタンスが小さくなるよ
うに，ボンデイング配線系統およびチップの電源端子ピ
ンの位置を決定（設計）する。たとえば，第３図に示し
たDIPタイプのチップの場合，端子列の中央に電源端子
ピンVss,Vccを設け，この電源端子ピンから内部のパッ
ドを介して，正極電源線，負極電源線への配線を行うこ
とにより，ボンディングワイヤとリードフレームの実質
的な長さを短縮でき，インダクタンスＬは小さくなる。
辺の電源線までの経路におけるインダクタンスも極力小
さい方が望ましい。このため,Vddパッド,GNDパッドから
チップの電源端子までのインダクタンスが小さくなるよ
うに，ボンデイング配線系統およびチップの電源端子ピ
ンの位置を決定（設計）する。たとえば，第３図に示し
たDIPタイプのチップの場合，端子列の中央に電源端子
ピンVss,Vccを設け，この電源端子ピンから内部のパッ
ドを介して，正極電源線，負極電源線への配線を行うこ
とにより，ボンディングワイヤとリードフレームの実質
的な長さを短縮でき，インダクタンスＬは小さくなる。
上述した第１図のボンディングパット30,40,32,42は
半導体チップ両側に設けた例を示したが，ボンディング
パッドは一方の側，たとえば，ボンディングパッド30と
よび40のみ設けてもよい。また，第１図の電源線は半導
体チップ内の周辺を１順する循環経路を形成するように
配設した場合について述べたが，第１図の右側と左側と
を分離し，それぞれ，独立して，右側の電源線はボンデ
ィングパッド30および40を介して，左側の電源線はボン
ディングパッド32および42を介して電源供給するように
構成することができる。このような電源線配設に関し
て，本発明の基本的構想，すなわち，正極性電源線と負
極性電源線とを並行に形成しかつこれら電源線に流れる
電流の向きを逆にし，好適には，さらに両者の電源線の
間隔を極力狭くするという構想の下に，種々の変形形態
を採ることができることは言うまでもない。
半導体チップ両側に設けた例を示したが，ボンディング
パッドは一方の側，たとえば，ボンディングパッド30と
よび40のみ設けてもよい。また，第１図の電源線は半導
体チップ内の周辺を１順する循環経路を形成するように
配設した場合について述べたが，第１図の右側と左側と
を分離し，それぞれ，独立して，右側の電源線はボンデ
ィングパッド30および40を介して，左側の電源線はボン
ディングパッド32および42を介して電源供給するように
構成することができる。このような電源線配設に関し
て，本発明の基本的構想，すなわち，正極性電源線と負
極性電源線とを並行に形成しかつこれら電源線に流れる
電流の向きを逆にし，好適には，さらに両者の電源線の
間隔を極力狭くするという構想の下に，種々の変形形態
を採ることができることは言うまでもない。
かかるインダクタンスＬの低減はチップ周辺のVdd線1
0,GND線20に限らず,LSI内の全ての回路へも適用でき
る。以下，内部回路におけるインダクタンス低減につい
て述べる。
0,GND線20に限らず,LSI内の全ての回路へも適用でき
る。以下，内部回路におけるインダクタンス低減につい
て述べる。
第１図はまた，チップ周辺の電源線からチップ内部の
各モジュールへの電源分配を示している。各モジュール
への電源線もVdd線とGND線とが平行して配設され，そし
て，できるだけ接近して配設されている。また，これら
相互間に流れる電流の向きは逆になっている。
各モジュールへの電源分配を示している。各モジュール
への電源線もVdd線とGND線とが平行して配設され，そし
て，できるだけ接近して配設されている。また，これら
相互間に流れる電流の向きは逆になっている。
第４図にモジュール内の回路での電源線の接続状況を
示す。チップ周辺のVdd線10とモジュール内のVdd線100
が接続され，チップ周辺のGND線20とモジュール内のGND
線200とが接続されている。チップ周辺のVdd線10と内部
のVdd線100,チップ周辺のGND線20と内部のGND線200との
接続は，第２図に図解したものと同様に，これらの線1
0,20,100,200より下層の導電層とコンタクトホールを介
して行う。
示す。チップ周辺のVdd線10とモジュール内のVdd線100
が接続され，チップ周辺のGND線20とモジュール内のGND
線200とが接続されている。チップ周辺のVdd線10と内部
のVdd線100,チップ周辺のGND線20と内部のGND線200との
接続は，第２図に図解したものと同様に，これらの線1
0,20,100,200より下層の導電層とコンタクトホールを介
して行う。
モジュール内の各素子における電源線のレイアウトに
ついて，第４図に示した回路素子のうち，第５図に回路
図を示したCMOSインバータを例にとって詳細に述べる。
また，このCMOSインバータの概略断面図を第６図に示
し，配線を中心とした上部概略透視図を第７図に示す。
第６図は，配線の関係とCMOSインバータの構造とが明瞭
となるように，遠近を考慮しないで図解したものであ
る。
ついて，第４図に示した回路素子のうち，第５図に回路
図を示したCMOSインバータを例にとって詳細に述べる。
また，このCMOSインバータの概略断面図を第６図に示
し，配線を中心とした上部概略透視図を第７図に示す。
第６図は，配線の関係とCMOSインバータの構造とが明瞭
となるように，遠近を考慮しないで図解したものであ
る。
CMOSインバータのVdd端子にVdd線100,GND端子にGND線
200が接続され，ゲートＧには入力線300の導電層，イン
バータの出力OUTには出力線310の導電層が接続されてい
る。上層のA1製Vdd線100とA1製GND線200が接近し，かつ
同一平面上で並行に配設されている。その下層には,Vdd
線100およびGND線200と直交して入力線300の導電層と出
力線310（第６図に図示せず）の導電層が好ましくはポ
リシリコンによって形成されている。インバータのVdd
端子はコンタクトホール110を介してVdd線100に接続さ
れ,GND端子はコンタクトホール210を介してGND線200に
接続されている。出力線310もコンタクトホール316,31
8,接続線320,322,および，コンタクトホール312,314を
介してインバータの出力端子OUTに接続されている（第
６図に図示せず）。
200が接続され，ゲートＧには入力線300の導電層，イン
バータの出力OUTには出力線310の導電層が接続されてい
る。上層のA1製Vdd線100とA1製GND線200が接近し，かつ
同一平面上で並行に配設されている。その下層には,Vdd
線100およびGND線200と直交して入力線300の導電層と出
力線310（第６図に図示せず）の導電層が好ましくはポ
リシリコンによって形成されている。インバータのVdd
端子はコンタクトホール110を介してVdd線100に接続さ
れ,GND端子はコンタクトホール210を介してGND線200に
接続されている。出力線310もコンタクトホール316,31
8,接続線320,322,および，コンタクトホール312,314を
介してインバータの出力端子OUTに接続されている（第
６図に図示せず）。
これらの図解から明らかなように，上層の電源線100,
200と入力線300の導電層と出力線310の導電層とは層が
異なっており,Vdd線100とGND線200は，インバータの形
成領域全体にわたって，幅を充分広く形成させることが
でき，かつ,Vdd線100とGND線200とを相互に接近させて
形成することができる。上述したように,Vdd線100とGND
線200に流れる電流の向きは逆であるから，チップ周辺
の電源線の場合と同様に，これら電源線のインダクタン
スは非常に小さくなる。したがって，インバータにおけ
るトランジスタの高速なオン・オフ動作によっても，誘
起起電力が抑制され，電源線の電源変動も抑制される。
200と入力線300の導電層と出力線310の導電層とは層が
異なっており,Vdd線100とGND線200は，インバータの形
成領域全体にわたって，幅を充分広く形成させることが
でき，かつ,Vdd線100とGND線200とを相互に接近させて
形成することができる。上述したように,Vdd線100とGND
線200に流れる電流の向きは逆であるから，チップ周辺
の電源線の場合と同様に，これら電源線のインダクタン
スは非常に小さくなる。したがって，インバータにおけ
るトランジスタの高速なオン・オフ動作によっても，誘
起起電力が抑制され，電源線の電源変動も抑制される。
第８図に第６図の変形態様としての，第５図に示した
インバータの断面図を示す。第６図に示したインバータ
はA1電源層とその下層の導電層とを２層に形成した場合
について示したが，第８図のインバータは１層で構成し
た場合を示す。
インバータの断面図を示す。第６図に示したインバータ
はA1電源層とその下層の導電層とを２層に形成した場合
について示したが，第８図のインバータは１層で構成し
た場合を示す。
さらに，第９図に電源線配設の他の変形形態を示す。
第９図の電源線は,DLM（Double Level Metal）プロセス
により，上層にVdd線100,下層にGND線200を平行に形成
した場合を示す。両者の電源線の間には,PSGなどの絶縁
材料が配設されている。Vdd線100の基本部102からイン
バータの対応するVdd端子に接続するため,Vdd基本部102
から腕部104が延在し，その先端がコンタクトホール内
に形成された導電材料112を介してインバータのVdd端子
に接続されている。Vdd基本部102の他端はパッド接続用
区域106が形成され，このパッド接続用区域から導電材
料を介して上部Vdd線10に接続される。以上述べたVdd線
100と同様に,GND線200も形成されている。ただし，腕部
204はVdd線の腕部104と対向する側に形成され，その先
端部からコンタクトホールを介してインバータのGND端
子に接続されている。したがって,Vdd基本部102とGND基
本部202とが上下に平行して形成されている。このよう
に平行に電源線を形成した場合のインダクタンスは上記
した式（２）で与えられることは，上記した実施例と同
様である。
第９図の電源線は,DLM（Double Level Metal）プロセス
により，上層にVdd線100,下層にGND線200を平行に形成
した場合を示す。両者の電源線の間には,PSGなどの絶縁
材料が配設されている。Vdd線100の基本部102からイン
バータの対応するVdd端子に接続するため,Vdd基本部102
から腕部104が延在し，その先端がコンタクトホール内
に形成された導電材料112を介してインバータのVdd端子
に接続されている。Vdd基本部102の他端はパッド接続用
区域106が形成され，このパッド接続用区域から導電材
料を介して上部Vdd線10に接続される。以上述べたVdd線
100と同様に,GND線200も形成されている。ただし，腕部
204はVdd線の腕部104と対向する側に形成され，その先
端部からコンタクトホールを介してインバータのGND端
子に接続されている。したがって,Vdd基本部102とGND基
本部202とが上下に平行して形成されている。このよう
に平行に電源線を形成した場合のインダクタンスは上記
した式（２）で与えられることは，上記した実施例と同
様である。
なお，第９図において,Vdd線100とGND線200との上下
関係を逆にしても同様の効果を得ることができることは
言うまでもない。
関係を逆にしても同様の効果を得ることができることは
言うまでもない。
さらに，第９図のDLMプロセスによる電源線構造にす
ると，第６図または第８図に示した場合の間隔がほぼ2.
5μｍ程度であるのに比し,0.1μｍ程度まで接近させる
ことができるので両電源線の間隔を一層狭くすることで
できる。その結果として，インダクタンスは一層小さく
できる。
ると，第６図または第８図に示した場合の間隔がほぼ2.
5μｍ程度であるのに比し,0.1μｍ程度まで接近させる
ことができるので両電源線の間隔を一層狭くすることで
できる。その結果として，インダクタンスは一層小さく
できる。
また,2層間にはコンデンサが形成されるから，このコ
ンデンサをバイパスコンデンサとして用いることによ
り，一層ノイズ除去対策が効果を発揮する。
ンデンサをバイパスコンデンサとして用いることによ
り，一層ノイズ除去対策が効果を発揮する。
第９図は２重層だけについて述べたが，このような層
を多重層に形成することもできる。この場合も，多層配
線間に生ずる容量結合により電源の雑音を一層有利に改
善することができる。
を多重層に形成することもできる。この場合も，多層配
線間に生ずる容量結合により電源の雑音を一層有利に改
善することができる。
第９図に関連づけて述べた半導体チップ内部回路にお
ける電源線の上下層形成は，第１図に示したチップ周辺
の電源線の配設にも適用できることは言うまでもない。
ける電源線の上下層形成は，第１図に示したチップ周辺
の電源線の配設にも適用できることは言うまでもない。
以上,CMOSインバータについて例示したが，ゲートア
レイまたはスタンダードセルなどの大規模の集積回路に
おける種々のゲート回路，出力回路についても同様であ
る。
レイまたはスタンダードセルなどの大規模の集積回路に
おける種々のゲート回路，出力回路についても同様であ
る。
本発明は，さらに上記電源線の配置に加えて，ノイズ
除去対策として，さらにバイパスコンデンサを追加する
こともできる。特に，第１図において，ストレスがかか
るチップのコーナー部Ａ〜Ｄには電源線の配設の他，回
路を形成させないようにしている場合，その４つのコー
ナーＡ〜Ｄの空白領域，第10図に示したような,200〜60
0pF程度のバイパスコンデンサを形成する。これによっ
て，電源線におけるVdd,GNDのレベルは一層安定する。
除去対策として，さらにバイパスコンデンサを追加する
こともできる。特に，第１図において，ストレスがかか
るチップのコーナー部Ａ〜Ｄには電源線の配設の他，回
路を形成させないようにしている場合，その４つのコー
ナーＡ〜Ｄの空白領域，第10図に示したような,200〜60
0pF程度のバイパスコンデンサを形成する。これによっ
て，電源線におけるVdd,GNDのレベルは一層安定する。
以上の実施例においては,CMOSについて例示したが，
本発明は，たとえば,MOSはもとより，バイポーラ，そし
て，各種ディスプレイ装置のドライバ回路などのように
スイッチング動作する回路を有する種々の半導体装置に
適用できることは言うまでもない。
本発明は，たとえば,MOSはもとより，バイポーラ，そし
て，各種ディスプレイ装置のドライバ回路などのように
スイッチング動作する回路を有する種々の半導体装置に
適用できることは言うまでもない。
以上述べたように，本発明は半導体装置内の正極およ
び負極電源線を平行に配設し，これらに流れる電流の向
きが逆になるように電源接続部と電源線とを接続するこ
とにより，電源線のインダクタンスを小さくでき，半導
体装置内の回路のスイッチング素子のスイッチング動作
に起因する電源系統のスイッチングノイズを低減でき
た。
び負極電源線を平行に配設し，これらに流れる電流の向
きが逆になるように電源接続部と電源線とを接続するこ
とにより，電源線のインダクタンスを小さくでき，半導
体装置内の回路のスイッチング素子のスイッチング動作
に起因する電源系統のスイッチングノイズを低減でき
た。
また，上記電源線のそれぞれの幅を大きくし，電源線
相互の間隔を狭くし，かつ，電流の向きを逆方向とする
構成にすることにより，電源線のインダクタンスを一層
小さくできた。
相互の間隔を狭くし，かつ，電流の向きを逆方向とする
構成にすることにより，電源線のインダクタンスを一層
小さくできた。
更に,Vdd用電源線とGND用電源線との間にバイパスコ
ンデンサを電気的に接続することにより，それら電源線
におけるVdd,GNDのレベルを一層安定化することができ
る。
ンデンサを電気的に接続することにより，それら電源線
におけるVdd,GNDのレベルを一層安定化することができ
る。
第１図は本発明の実施例の半導体チップの内部電源配線
系統図， 第２図は第１図の部分拡大図， 第３図は本発明の実施例の半導体装置のチップ外観図， 第４図は本発明の実施例の半導体装置の内部回路の接続
を示す図， 第５図は第４図におけるCMOSインバータの回路図， 第６図は第５図のインバータの概略断面図， 第７図は第５図のインバータの電源線を中心とする第６
図に対応する平面透視図， 第８図は第５図のインバータの他の概略断面図， 第９図は本発明の実施例の電源線形成の他の例を示す
図， 第10図は本発明の実施例のバイパスコンデンサの断面構
成図，である。 （符号の説明） 10……Vdd線， 20……GND線， 30,32……Vddパッド， 40,42……GNDパッド， 100……Vdd線， 200……GND線。
系統図， 第２図は第１図の部分拡大図， 第３図は本発明の実施例の半導体装置のチップ外観図， 第４図は本発明の実施例の半導体装置の内部回路の接続
を示す図， 第５図は第４図におけるCMOSインバータの回路図， 第６図は第５図のインバータの概略断面図， 第７図は第５図のインバータの電源線を中心とする第６
図に対応する平面透視図， 第８図は第５図のインバータの他の概略断面図， 第９図は本発明の実施例の電源線形成の他の例を示す
図， 第10図は本発明の実施例のバイパスコンデンサの断面構
成図，である。 （符号の説明） 10……Vdd線， 20……GND線， 30,32……Vddパッド， 40,42……GNDパッド， 100……Vdd線， 200……GND線。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/04 H01L 21/822
Claims (2)
- 【請求項１】第１の電源電圧が印加されている第１導電
型の半導体基板と、 上記半導体基板上に絶縁膜を介して形成されており、第
１の電源電圧用の外部端子に電気的に接続されている第
１の電源パッドと、 上記半導体基板上に絶縁膜を介して形成されており、第
２の電源電圧用の外部端子に電気的に接続されている第
２の電源パッドと、 上記半導体基板上に絶縁膜を介して形成されており、上
記第１の電源パッドに電気的に接続されて内部回路素子
に第１の電源電圧を供給する第１の電源配線と、 上記半導体基板上に絶縁膜を介して形成されており、上
記第２の電源パッドに電気的に接続されて上記内部回路
の第２の電源電圧を供給する第２の電源配線と、 上記第１の電源配線と上記第２の電源配線との間に電気
的に接続されているコンデンサと、 を有し、 上記第１の電源配線と上記第２の電源配線とは互いに平
行に配置されており、上記第１の電源配線に流れる電流
の向きと上記第２の電源配線に流れる電流の向きは互い
に反対方向であり、 上記コンデンサは上記半導体基板の一主面に形成されて
いる第２導電型の第１の半導体領域と第１導電型の上記
半導体基板との間の接合容量で構成され、上記半導体基
板は上記第１の電源配線に電気的に接続されており、上
記第１の半導体領域は上記第２の電源配線に電気的に接
続されている半導体装置。 - 【請求項２】上記第１の半導体領域の一主面に形成され
ている第１導電型の第２の半導体領域を有し、上記第２
の半導体領域は上記第１の電源配線に電気的に接続され
ており、上記第１の半導体領域と上記第２の半導体領域
との間の接合容量によりコンデンサが構成されている請
求項１に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2143426A JP2896197B2 (ja) | 1990-06-01 | 1990-06-01 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2143426A JP2896197B2 (ja) | 1990-06-01 | 1990-06-01 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0437162A JPH0437162A (ja) | 1992-02-07 |
| JP2896197B2 true JP2896197B2 (ja) | 1999-05-31 |
Family
ID=15338455
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2143426A Expired - Fee Related JP2896197B2 (ja) | 1990-06-01 | 1990-06-01 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2896197B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3592386B2 (ja) * | 1994-11-22 | 2004-11-24 | 株式会社ルネサステクノロジ | 同期型半導体記憶装置 |
| JP4056107B2 (ja) | 1997-06-20 | 2008-03-05 | エルピーダメモリ株式会社 | 半導体集積回路 |
-
1990
- 1990-06-01 JP JP2143426A patent/JP2896197B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0437162A (ja) | 1992-02-07 |
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