JPH11297856A - スタティック半導体記憶装置 - Google Patents
スタティック半導体記憶装置Info
- Publication number
- JPH11297856A JPH11297856A JP10106385A JP10638598A JPH11297856A JP H11297856 A JPH11297856 A JP H11297856A JP 10106385 A JP10106385 A JP 10106385A JP 10638598 A JP10638598 A JP 10638598A JP H11297856 A JPH11297856 A JP H11297856A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- pair
- transistors
- word line
- memory cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 18
- 230000003068 static effect Effects 0.000 title claims description 10
- 229910052751 metal Inorganic materials 0.000 claims abstract description 71
- 239000002184 metal Substances 0.000 claims abstract description 71
- 239000012535 impurity Substances 0.000 claims description 45
- 238000002955 isolation Methods 0.000 claims description 23
- 239000000758 substrate Substances 0.000 claims description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 13
- 229920005591 polysilicon Polymers 0.000 description 13
- 239000010410 layer Substances 0.000 description 9
- 230000004048 modification Effects 0.000 description 9
- 238000012986 modification Methods 0.000 description 9
- 239000011159 matrix material Substances 0.000 description 5
- 230000006870 function Effects 0.000 description 4
- 239000011229 interlayer Substances 0.000 description 3
- 238000000926 separation method Methods 0.000 description 3
- 230000001629 suppression Effects 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 239000012212 insulator Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/903—FET configuration adapted for use as static memory cell
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 ワード線の延在方向に異なる導電型のトラン
ジスタ形成領域が並ぶメモリセルを有するＳＲＡＭにお
いてワード線での遅延を抑制する。 【解決手段】 メモリセル１はｎウェル２とｐウェル３
とを備える。メモリセル１上をワード線９ｃが延在し、
ｎウェル２とｐウェル３はワード線９ｃの延在方向に配
置される。そして、ワード線９ｃは、１つのメモリセル
１に対し１本設けられ、メタルにより構成される。
ジスタ形成領域が並ぶメモリセルを有するＳＲＡＭにお
いてワード線での遅延を抑制する。 【解決手段】 メモリセル１はｎウェル２とｐウェル３
とを備える。メモリセル１上をワード線９ｃが延在し、
ｎウェル２とｐウェル３はワード線９ｃの延在方向に配
置される。そして、ワード線９ｃは、１つのメモリセル
１に対し１本設けられ、メタルにより構成される。
Description
【０００１】
【発明の属する技術分野】この発明は、スタティック半
導体記憶装置（以下単に「ＳＲＡＭ」と称する）に関す
るものである。
導体記憶装置（以下単に「ＳＲＡＭ」と称する）に関す
るものである。
【０００２】
【従来の技術】一般にＳＲＡＭのメモリセルは、図１１
に示すようにｎ型トランジスタ４素子（Ｑ１，Ｑ２：ア
クセストランジスタ、Ｑ３，Ｑ４：ドライバトランジス
タ）と、ｐ型トランジスタ２素子（Ｑ５，Ｑ６：ロード
トランジスタ）の合計６素子で形成される。クロスカッ
プリングさせた２つの記憶ノード１９ａ，１９ｂは、
（Ｈ，Ｌ）または（Ｌ，Ｈ）の双安定状態を有し、所定
の電源電圧が与えられている限り現状の状態を保持し続
ける。
に示すようにｎ型トランジスタ４素子（Ｑ１，Ｑ２：ア
クセストランジスタ、Ｑ３，Ｑ４：ドライバトランジス
タ）と、ｐ型トランジスタ２素子（Ｑ５，Ｑ６：ロード
トランジスタ）の合計６素子で形成される。クロスカッ
プリングさせた２つの記憶ノード１９ａ，１９ｂは、
（Ｈ，Ｌ）または（Ｌ，Ｈ）の双安定状態を有し、所定
の電源電圧が与えられている限り現状の状態を保持し続
ける。
【０００３】データを書込むときは、ワード線を選択し
てアクセストランジスタＱ１，Ｑ２のゲート（トランス
ファーゲート）を開き、所望の論理値に応じてビット線
対に強制的に電圧を印加することによりフリップフロッ
プ状態を設定する。データ読出時には、上記トランスフ
ァーゲートを開き、記憶ノード１９ａ，１９ｂの電位を
ビット線に伝達する。なお、図１１には、読出動作時に
ビット線負荷（図示せず）からビット線もしくは／ビッ
ト線を通してメモリセルの記憶ノード１９ａ，１９ｂの
Ｌｏｗ側から接地線（ＧＮＤ線）に流れるセル電流２０
が示されている。
てアクセストランジスタＱ１，Ｑ２のゲート（トランス
ファーゲート）を開き、所望の論理値に応じてビット線
対に強制的に電圧を印加することによりフリップフロッ
プ状態を設定する。データ読出時には、上記トランスフ
ァーゲートを開き、記憶ノード１９ａ，１９ｂの電位を
ビット線に伝達する。なお、図１１には、読出動作時に
ビット線負荷（図示せず）からビット線もしくは／ビッ
ト線を通してメモリセルの記憶ノード１９ａ，１９ｂの
Ｌｏｗ側から接地線（ＧＮＤ線）に流れるセル電流２０
が示されている。
【０００４】図１２に、たとえば特開平８−１８６１８
１号公報に開示されたタイプのＳＲＡＭのメモリセルの
レイアウトを示す。なお、説明の便宜上、電源線、接地
線およびビット線等の図示は省略する。
１号公報に開示されたタイプのＳＲＡＭのメモリセルの
レイアウトを示す。なお、説明の便宜上、電源線、接地
線およびビット線等の図示は省略する。
【０００５】図１２に示すように、メモリセル１内に
は、ｎウェル２とｐウェル３とが隣接して設けられる。
ｎウェル２内には、ロードトランジスタＱ５，Ｑ６が形
成される。ｐウェル３内には、アクセストランジスタＱ
１，Ｑ２とドライバトランジスタＱ３，Ｑ４が形成され
る。
は、ｎウェル２とｐウェル３とが隣接して設けられる。
ｎウェル２内には、ロードトランジスタＱ５，Ｑ６が形
成される。ｐウェル３内には、アクセストランジスタＱ
１，Ｑ２とドライバトランジスタＱ３，Ｑ４が形成され
る。
【０００６】メモリセル１上には１対のワード線１７
ａ，１７ｂが延在し、ドライバトランジスタＱ３のゲー
トはコンタクト部１８ａを介してｐ型不純物領域と接続
され、コンタクト部１８ｂを介してｎ型不純物領域と接
続される。また、ドライバトランジスタＱ４のゲートは
コンタクト部１８ｃを介してｐ型不純物領域と接続さ
れ、コンタクト部１８ｄを介してｎ型不純物領域と接続
される。
ａ，１７ｂが延在し、ドライバトランジスタＱ３のゲー
トはコンタクト部１８ａを介してｐ型不純物領域と接続
され、コンタクト部１８ｂを介してｎ型不純物領域と接
続される。また、ドライバトランジスタＱ４のゲートは
コンタクト部１８ｃを介してｐ型不純物領域と接続さ
れ、コンタクト部１８ｄを介してｎ型不純物領域と接続
される。
【０００７】図１２に示すように、ワード線１７ａ，１
７ｂの延在方向にｎウェル２とｐウェル３とが並ぶの
で、メモリセル１がワード線方向に長くなる。このた
め、ビット線等として機能するメタル配線のピッチが大
きくなる。そればかりでなく、メタル配線間の容量も低
減でき、高速動作可能なＳＲＡＭが選られる。
７ｂの延在方向にｎウェル２とｐウェル３とが並ぶの
で、メモリセル１がワード線方向に長くなる。このた
め、ビット線等として機能するメタル配線のピッチが大
きくなる。そればかりでなく、メタル配線間の容量も低
減でき、高速動作可能なＳＲＡＭが選られる。
【０００８】
【発明が解決しようとする課題】しかしながら、上述の
ようにメモリセル１がワード線１７ａ，１７ｂ方向に長
いため、メモリセルをマトリックス状に配置した場合に
ワード線１７ａ，１７ｂが長くなる。そのため、ワード
線での信号遅延（以下、「ワード線遅延」と称する）が
生じるという問題があった。
ようにメモリセル１がワード線１７ａ，１７ｂ方向に長
いため、メモリセルをマトリックス状に配置した場合に
ワード線１７ａ，１７ｂが長くなる。そのため、ワード
線での信号遅延（以下、「ワード線遅延」と称する）が
生じるという問題があった。
【０００９】この発明は、上記のような課題を解決する
ためになされたものである。この発明の目的は、ワード
線方向に異なる導電型のトランジスタ形成領域が並ぶタ
イプのメモリセルを有するＳＲＡＭにおいて、ワード線
遅延を抑制することにある。
ためになされたものである。この発明の目的は、ワード
線方向に異なる導電型のトランジスタ形成領域が並ぶタ
イプのメモリセルを有するＳＲＡＭにおいて、ワード線
遅延を抑制することにある。
【００１０】
【課題を解決するための手段】この発明に係るＳＲＡＭ
は、１つの局面では、メモリセルと、１本のワード線
と、第１と第２トランジスタ領域とを備える。メモリセ
ルには、１対のアクセストランジスタと、１対のドライ
バトランジスタと、１対のロードトランジスタとが形成
される。ワード線は、１対のアクセストランジスタに対
し設けられる。第１トランジスタ領域には、１対のロー
ドトランジスタが形成される。第２トランジスタ領域
は、ワード線の延在方向に第１トランジスタ領域と隣接
して設けられ、第２トランジスタ領域には、１対のアク
セストランジスタおよび１対のドライバトランジスタが
形成される。
は、１つの局面では、メモリセルと、１本のワード線
と、第１と第２トランジスタ領域とを備える。メモリセ
ルには、１対のアクセストランジスタと、１対のドライ
バトランジスタと、１対のロードトランジスタとが形成
される。ワード線は、１対のアクセストランジスタに対
し設けられる。第１トランジスタ領域には、１対のロー
ドトランジスタが形成される。第２トランジスタ領域
は、ワード線の延在方向に第１トランジスタ領域と隣接
して設けられ、第２トランジスタ領域には、１対のアク
セストランジスタおよび１対のドライバトランジスタが
形成される。
【００１１】ワード線遅延を抑制すべくワード線を低抵
抗化するには、ワード線をメタル配線とすることが考え
られる。しかしながら、図１２に示す従来例では、１つ
のメモリセルに対し２本のワード線を設けかつワード線
の延在方向にＰウェルとＮウェルが配列されているの
で、ワード線をメタル配線とするにはメモリセルの短辺
方向に２本のメタル配線を形成する必要があり、メタル
配線間ピッチが小さくなる。そのため、メタル配線形成
が困難かつメタル配線間容量が増大する。それに対し、
ワード線を１本とすることにより、ワード線を容易にメ
タル配線とでき、ワード線の抵抗を低減できる。それに
より、ワード線遅延を抑制することができる。
抗化するには、ワード線をメタル配線とすることが考え
られる。しかしながら、図１２に示す従来例では、１つ
のメモリセルに対し２本のワード線を設けかつワード線
の延在方向にＰウェルとＮウェルが配列されているの
で、ワード線をメタル配線とするにはメモリセルの短辺
方向に２本のメタル配線を形成する必要があり、メタル
配線間ピッチが小さくなる。そのため、メタル配線形成
が困難かつメタル配線間容量が増大する。それに対し、
ワード線を１本とすることにより、ワード線を容易にメ
タル配線とでき、ワード線の抵抗を低減できる。それに
より、ワード線遅延を抑制することができる。
【００１２】上記ワード線はメタル配線であることが好
ましい。それにより、上述のようにワード線抵抗を低減
でき、ワード線遅延を抑制できる。
ましい。それにより、上述のようにワード線抵抗を低減
でき、ワード線遅延を抑制できる。
【００１３】また、ＳＲＡＭは、第１と第２のメモリセ
ルを含み、該第１と第２のメモリセルは、第２トランジ
スタ領域が隣接するようにワード線方向に配列される。
そして、ワード線上には、該ワード線と直交する方向に
第１と第２のメモリセルに共通のメタル接地線が延在す
る。このメタル接地線の両側に第１と第２のメモリセル
の１対のメタルビット線がそれぞれ配置される。
ルを含み、該第１と第２のメモリセルは、第２トランジ
スタ領域が隣接するようにワード線方向に配列される。
そして、ワード線上には、該ワード線と直交する方向に
第１と第２のメモリセルに共通のメタル接地線が延在す
る。このメタル接地線の両側に第１と第２のメモリセル
の１対のメタルビット線がそれぞれ配置される。
【００１４】上記のようにワード線と直交する方向に第
１と第２のメモリセルに共通のメタル接地線を設けるこ
とにより、メモリセル２個分のセル電流が１本のメタル
接地線に流れるのみとなる。それにより、セル電流によ
る接地線電位上昇を効果的に抑制できる。
１と第２のメモリセルに共通のメタル接地線を設けるこ
とにより、メモリセル２個分のセル電流が１本のメタル
接地線に流れるのみとなる。それにより、セル電流によ
る接地線電位上昇を効果的に抑制できる。
【００１５】また、メモリセル内にはフィールドシール
ド分離領域が形成されてもよい。この場合、１対のドラ
イバトランジスタ間に位置するフィールドシールド分離
領域は、ワード線と直交する方向にメモリセルを横切る
ように連続的に形成されることが好ましい。
ド分離領域が形成されてもよい。この場合、１対のドラ
イバトランジスタ間に位置するフィールドシールド分離
領域は、ワード線と直交する方向にメモリセルを横切る
ように連続的に形成されることが好ましい。
【００１６】上記のようにしてフィールドシールド分離
領域を形成することにより、複数のメモリセルをマトリ
ックス状に配置した場合に、フィールドシールド分離領
域において孤立領域が生じるのを効果的に抑制できる。
このような孤立領域が形成された場合には、その孤立領
域の電位を固定するためのコンタクト部形成が必要とな
り、メタル配線パターンの自由度が低下するという問題
が生じる。しかし、上記のように孤立領域の形成を回避
できるので、孤立領域が存在する場合と比べメタル配線
のパターン自由度を向上することができる。
領域を形成することにより、複数のメモリセルをマトリ
ックス状に配置した場合に、フィールドシールド分離領
域において孤立領域が生じるのを効果的に抑制できる。
このような孤立領域が形成された場合には、その孤立領
域の電位を固定するためのコンタクト部形成が必要とな
り、メタル配線パターンの自由度が低下するという問題
が生じる。しかし、上記のように孤立領域の形成を回避
できるので、孤立領域が存在する場合と比べメタル配線
のパターン自由度を向上することができる。
【００１７】また、一方のアクセストランジスタと一方
のドライバトランジスタとが第１の不純物領域を共有
し、他方のアクセストランジスタと他方のドライバトラ
ンジスタとが第２の不純物領域を共有する。このとき、
一方のアクセストランジスタと一方のドライバトランジ
スタ間の間隔が、他方のアクセストランジスタと他方の
ドライバトランジスタ間の間隔と異なることが好まし
い。
のドライバトランジスタとが第１の不純物領域を共有
し、他方のアクセストランジスタと他方のドライバトラ
ンジスタとが第２の不純物領域を共有する。このとき、
一方のアクセストランジスタと一方のドライバトランジ
スタ間の間隔が、他方のアクセストランジスタと他方の
ドライバトランジスタ間の間隔と異なることが好まし
い。
【００１８】たとえば図１に示すように、ドライバトラ
ンジスタのチャネル幅がアクセストランジスタのチャネ
ル幅よりも通常大きく設定される。この場合に、上記の
ようにアクセストランジスタとドライバトランジスタ間
の間隔を異ならせることにより、ワード線と直交する方
向にドライバトランジスタをずらせることができる。そ
れにより、ワード線から等しい距離にドライバトランジ
スタを配置した場合と比べ、ワード線方向にメモリセル
を縮小することができる。このことも、ワード線遅延抑
制に寄与し得る。
ンジスタのチャネル幅がアクセストランジスタのチャネ
ル幅よりも通常大きく設定される。この場合に、上記の
ようにアクセストランジスタとドライバトランジスタ間
の間隔を異ならせることにより、ワード線と直交する方
向にドライバトランジスタをずらせることができる。そ
れにより、ワード線から等しい距離にドライバトランジ
スタを配置した場合と比べ、ワード線方向にメモリセル
を縮小することができる。このことも、ワード線遅延抑
制に寄与し得る。
【００１９】この発明に係るＳＲＡＭは、他の局面で
は、メモリセルと、ワード線と、第１と第２トランジス
タ領域とを備える。メモリセルは、各々ゲートを有する
１対のアクセストランジスタ、ドライバトランジスタお
よびロードトランジスタを含む。ワード線は、メモリセ
ル上を延在する。第１トランジスタ領域には、１対のロ
ードトランジスタが形成される。第２トランジスタ領域
は、ワード線の延在方向に第１トランジスタ領域と隣接
して設けられ、第２トランジスタ領域内には１対のアク
セストランジスタと１対のドライバトランジスタとが形
成される。そして、ロードトランジスタのゲートとドラ
イバトランジスタのゲートとは直交する。
は、メモリセルと、ワード線と、第１と第２トランジス
タ領域とを備える。メモリセルは、各々ゲートを有する
１対のアクセストランジスタ、ドライバトランジスタお
よびロードトランジスタを含む。ワード線は、メモリセ
ル上を延在する。第１トランジスタ領域には、１対のロ
ードトランジスタが形成される。第２トランジスタ領域
は、ワード線の延在方向に第１トランジスタ領域と隣接
して設けられ、第２トランジスタ領域内には１対のアク
セストランジスタと１対のドライバトランジスタとが形
成される。そして、ロードトランジスタのゲートとドラ
イバトランジスタのゲートとは直交する。
【００２０】上記のようにロードトランジスタのゲート
とドライバトランジスタのゲートとを直交させることに
より、いずれかのゲートをワード線と直交する方向に延
在させることができる。それにより、メモリセルはワー
ド線方向に縮小され、ワード線と直交する方向に拡大さ
れる。その結果、ワード線の長さを縮小でき、ワード線
遅延を抑制することができる。また、ワード線と直交す
る方向のメモリセルの長さを増大できるので、従来例の
ように２本のワード線を設けた場合においても、それら
をメタル配線とすることができる。この場合には、さら
にワード線遅延を効果的に抑制することができる。
とドライバトランジスタのゲートとを直交させることに
より、いずれかのゲートをワード線と直交する方向に延
在させることができる。それにより、メモリセルはワー
ド線方向に縮小され、ワード線と直交する方向に拡大さ
れる。その結果、ワード線の長さを縮小でき、ワード線
遅延を抑制することができる。また、ワード線と直交す
る方向のメモリセルの長さを増大できるので、従来例の
ように２本のワード線を設けた場合においても、それら
をメタル配線とすることができる。この場合には、さら
にワード線遅延を効果的に抑制することができる。
【００２１】上記メモリセルは基板上に絶縁膜を介在し
て形成された半導体層上に形成される。つまり、本局面
では、ＳＲＡＭはＳＯＩ（Semiconductor On Insulato
r）構造を有することとなる。そして、上記ロードトラ
ンジスタは１対の第１導電型の第１の不純物領域を有
し、ドライバトランジスタは１対の第２導電型の第２の
不純物領域を有する。この場合、第１と第２の不純物領
域の一方同士は接しかつ第１と第２の不純物領域は直交
する方向に配置されることが好ましい。
て形成された半導体層上に形成される。つまり、本局面
では、ＳＲＡＭはＳＯＩ（Semiconductor On Insulato
r）構造を有することとなる。そして、上記ロードトラ
ンジスタは１対の第１導電型の第１の不純物領域を有
し、ドライバトランジスタは１対の第２導電型の第２の
不純物領域を有する。この場合、第１と第２の不純物領
域の一方同士は接しかつ第１と第２の不純物領域は直交
する方向に配置されることが好ましい。
【００２２】第１と第２の不純物領域が上記のように直
交する方向に配置されることにより、ロードトランジス
タのゲートとドライバトランジスタのゲートとを直交さ
せることができ、前述のような効果が得られる。また、
本局面のようにＳＯＩ構造を採用する場合には、導電型
の異なる第１と第２の不純物領域を当接させることがで
きる。それにより、さらにメモリセルをワード線方向に
縮小することができる。このことも、ワード線遅延抑制
に寄与し得る。
交する方向に配置されることにより、ロードトランジス
タのゲートとドライバトランジスタのゲートとを直交さ
せることができ、前述のような効果が得られる。また、
本局面のようにＳＯＩ構造を採用する場合には、導電型
の異なる第１と第２の不純物領域を当接させることがで
きる。それにより、さらにメモリセルをワード線方向に
縮小することができる。このことも、ワード線遅延抑制
に寄与し得る。
【００２３】また、１対のアクセストランジスタと１対
のドライバトランジスタは、ワード線と直交する方向に
１列に配置されてもよい。
のドライバトランジスタは、ワード線と直交する方向に
１列に配置されてもよい。
【００２４】それにより、上述の場合よりもさらにメモ
リセルをワード線方向に縮小できる。
リセルをワード線方向に縮小できる。
【００２５】
【発明の実施の形態】以下、図１〜図１０を用いて、こ
の発明の実施の形態について説明する。
の発明の実施の形態について説明する。
【００２６】（実施の形態１）まず、図１〜図７を用い
て、この発明の実施の形態１とその変形例とについて説
明する。図１は、この発明の実施の形態１におけるＳＲ
ＡＭのメモリセル１を示す平面図である。なお、この図
１には、説明の便宜上、第１層目のメタル配線までを示
している。そして図２に、第２層目のメタル配線を示し
ている。また、図３に、図１および図２のＩＩＩ−ＩＩ
Ｉ線に沿う断面図を示す。
て、この発明の実施の形態１とその変形例とについて説
明する。図１は、この発明の実施の形態１におけるＳＲ
ＡＭのメモリセル１を示す平面図である。なお、この図
１には、説明の便宜上、第１層目のメタル配線までを示
している。そして図２に、第２層目のメタル配線を示し
ている。また、図３に、図１および図２のＩＩＩ−ＩＩ
Ｉ線に沿う断面図を示す。
【００２７】まず図１と図３を参照して、メモリセル１
は、ｎウェル（第１トランジスタ領域）２とｐウェル
（第２とトランジスタ領域）３とを備える。ｎウェル２
上にはロードトランジスタＱ５，Ｑ６が形成される。ロ
ードトランジスタＱ５は、ポリシリコンゲート７ｄと、
ｐ型不純物領域６ａ，６ｂとを備える。ロードトランジ
スタＱ６は、ポリシリコンゲート７ｅと、ｐ型不純物領
域６ｃ，６ｄを備える。
は、ｎウェル（第１トランジスタ領域）２とｐウェル
（第２とトランジスタ領域）３とを備える。ｎウェル２
上にはロードトランジスタＱ５，Ｑ６が形成される。ロ
ードトランジスタＱ５は、ポリシリコンゲート７ｄと、
ｐ型不純物領域６ａ，６ｂとを備える。ロードトランジ
スタＱ６は、ポリシリコンゲート７ｅと、ｐ型不純物領
域６ｃ，６ｄを備える。
【００２８】ｐウェル３上にはアクセストランジスタＱ
１，Ｑ２と、ドライバトランジスタＱ３，Ｑ４とが形成
される。アクセストランジスタＱ１は、ｎ型不純物領域
５ｄ，５ｅと、ポリシリコンゲート７ａとを備える。ア
クセストランジスタＱ２は、アクセストランジスタＱ１
とポリシリコンゲート７ａを共有し、ｎ型不純物領域５
ａ，５ｂを備える。
１，Ｑ２と、ドライバトランジスタＱ３，Ｑ４とが形成
される。アクセストランジスタＱ１は、ｎ型不純物領域
５ｄ，５ｅと、ポリシリコンゲート７ａとを備える。ア
クセストランジスタＱ２は、アクセストランジスタＱ１
とポリシリコンゲート７ａを共有し、ｎ型不純物領域５
ａ，５ｂを備える。
【００２９】ドライバトランジスタＱ３は、ポリシリコ
ンゲート７ｃと、ｎ型不純物領域５ｆ，５ｅを備える。
ドライバトランジスタＱ４は、ポリシリコンゲート７ｂ
と、ｎ型不純物領域５ｂ，５ｃを備える。
ンゲート７ｃと、ｎ型不純物領域５ｆ，５ｅを備える。
ドライバトランジスタＱ４は、ポリシリコンゲート７ｂ
と、ｎ型不純物領域５ｂ，５ｃを備える。
【００３０】ｎ型不純物領域５ａ〜５ｆの周囲にはトレ
ンチ分離領域４ａが設けられ、ｐ型不純物領域６ａ〜６
ｄの周囲にはトレンチ分離領域４ｂが設けられる。トレ
ンチ分離領域４ａ，４ｂは、図３に示すように、半導体
基板１２の主表面に形成したトレンチ内に絶縁膜を埋込
むことにより形成される。
ンチ分離領域４ａが設けられ、ｐ型不純物領域６ａ〜６
ｄの周囲にはトレンチ分離領域４ｂが設けられる。トレ
ンチ分離領域４ａ，４ｂは、図３に示すように、半導体
基板１２の主表面に形成したトレンチ内に絶縁膜を埋込
むことにより形成される。
【００３１】上記のポリシリコンゲート７ａ〜７ｅ上に
は、図３に示すように層間絶縁膜１３を介在してアルミ
ニウム、タングステン、銅等からなる第１メタル配線９
ａ〜９ｊが形成される。第１メタル配線９ａはコンタク
トホール８ａを介してｎ型不純物領域５ａと接続され、
第１メタル配線９ｂはコンタクトホール８ｄを介してｎ
型不純物領域５ｄと接続される。第１メタル配線９ｃは
ワード線として機能し、コンタクトホール８ｇを介して
ポリシリコンゲート７ａと接続される。第１メタル配線
９ｄは、コンタクトホール８ｂを介してｎ型不純物領域
５ｂと接続され、コンタクトホール８ｉを介してポリシ
リコンゲート７ｃと接続され、コンタクトホール８ｋを
介してｐ型不純物領域６ｂと接続され、コンタクトホー
ル８ｏを介してポリシリコンゲート７ｅと接続される。
は、図３に示すように層間絶縁膜１３を介在してアルミ
ニウム、タングステン、銅等からなる第１メタル配線９
ａ〜９ｊが形成される。第１メタル配線９ａはコンタク
トホール８ａを介してｎ型不純物領域５ａと接続され、
第１メタル配線９ｂはコンタクトホール８ｄを介してｎ
型不純物領域５ｄと接続される。第１メタル配線９ｃは
ワード線として機能し、コンタクトホール８ｇを介して
ポリシリコンゲート７ａと接続される。第１メタル配線
９ｄは、コンタクトホール８ｂを介してｎ型不純物領域
５ｂと接続され、コンタクトホール８ｉを介してポリシ
リコンゲート７ｃと接続され、コンタクトホール８ｋを
介してｐ型不純物領域６ｂと接続され、コンタクトホー
ル８ｏを介してポリシリコンゲート７ｅと接続される。
【００３２】第１メタル配線９ｅは、コンタクトホール
８ｃを介してｎ型不純物領域５ｃと接続され、コンタク
トホール８ｆを介してｎ型不純物領域５ｆと接続され
る。第１メタル配線９ｆは、コンタクトホール８ｈを介
してポリシリコンゲート７ｂと接続され、コンタクトホ
ール８ｅを介してｎ型不純物領域５ｅと接続され、コン
タクトホール８ｌを介してｐ型不純物領域６ｃと接続さ
れる。第１メタル配線９ｇは、コンタクトホール８ｊを
介してｐ型不純物領域６ａと接続され、第１メタル配線
９ｈはコンタクトホール８ｎを介してポリシリコンゲー
ト７ｄと接続され、第１メタル配線９ｉはコンタクトホ
ール８ｍを介してｐ型不純物領域６ｄと接続される。
８ｃを介してｎ型不純物領域５ｃと接続され、コンタク
トホール８ｆを介してｎ型不純物領域５ｆと接続され
る。第１メタル配線９ｆは、コンタクトホール８ｈを介
してポリシリコンゲート７ｂと接続され、コンタクトホ
ール８ｅを介してｎ型不純物領域５ｅと接続され、コン
タクトホール８ｌを介してｐ型不純物領域６ｃと接続さ
れる。第１メタル配線９ｇは、コンタクトホール８ｊを
介してｐ型不純物領域６ａと接続され、第１メタル配線
９ｈはコンタクトホール８ｎを介してポリシリコンゲー
ト７ｄと接続され、第１メタル配線９ｉはコンタクトホ
ール８ｍを介してｐ型不純物領域６ｄと接続される。
【００３３】次に、図２および図３を参照して、第１メ
タル配線９ａ〜９ｉ上には層間絶縁膜１３を介在してア
ルミニウム、タングステン、銅等からなる第２メタル配
線１１ａ〜１１ｅが形成される。第２メタル配線１１ａ
は接地線として機能し、スルーホール１０ａを介して第
１メタル配線９ｅと接続される。第２メタル配線１１
ｃ，１１ｂは、ビット線，／ビット線として機能する。
第２メタル配線１１ｃはスルーホール１０ｃを介して第
１メタル配線９ｂと接続され、第２メタル配線１１ｂは
スルーホール１０ｂを介して第１メタル配線９ａと接続
される。
タル配線９ａ〜９ｉ上には層間絶縁膜１３を介在してア
ルミニウム、タングステン、銅等からなる第２メタル配
線１１ａ〜１１ｅが形成される。第２メタル配線１１ａ
は接地線として機能し、スルーホール１０ａを介して第
１メタル配線９ｅと接続される。第２メタル配線１１
ｃ，１１ｂは、ビット線，／ビット線として機能する。
第２メタル配線１１ｃはスルーホール１０ｃを介して第
１メタル配線９ｂと接続され、第２メタル配線１１ｂは
スルーホール１０ｂを介して第１メタル配線９ａと接続
される。
【００３４】第２メタル配線１１ｄは電源線（Ｖｃｃ
線）として機能し、スルーホール１０ｄを介して第１メ
タル配線９ｇと接続され、スルーホール１０ｇを介して
第１メタル配線９ｉと接続される。第２メタル配線１１
ｅは、スルーホール１０ｅを介して第１メタル配線９ｈ
と接続され、スルーホール１０ｆを介して第１メタル配
線９ｆと接続される。各スルーホール１０ａ〜１０ｇ内
にもプラグを形成する。
線）として機能し、スルーホール１０ｄを介して第１メ
タル配線９ｇと接続され、スルーホール１０ｇを介して
第１メタル配線９ｉと接続される。第２メタル配線１１
ｅは、スルーホール１０ｅを介して第１メタル配線９ｈ
と接続され、スルーホール１０ｆを介して第１メタル配
線９ｆと接続される。各スルーホール１０ａ〜１０ｇ内
にもプラグを形成する。
【００３５】上述のようにワード線（９ｃ）を１本とし
かつメタル配線とすることにより、従来例よりもワード
線抵抗を低減できる。それにより、ワード線遅延を抑制
することができる。
かつメタル配線とすることにより、従来例よりもワード
線抵抗を低減できる。それにより、ワード線遅延を抑制
することができる。
【００３６】また、図１に示すように、アクセストラン
ジスタＱ１とドライバトランジスタＱ３間の間隔を、ア
クセストランジスタＱ２とドライバトランジスタＱ４間
の間隔よりも大きくしている。それにより、ドライバト
ランジスタＱ３，Ｑ４をワード線（９ｃ）と直交する方
向にずらせることができる。それにより、図１に示すよ
うにドライバトランジスタＱ３，Ｑ４のチャネル幅をア
クセストランジスタＱ１，Ｑ２のチャネル幅よりも大き
くした場合においても、ワード線方向におけるメモリセ
ル１の長さを小さく保持できる。このことも、ワード線
遅延抑制に寄与し得る。
ジスタＱ１とドライバトランジスタＱ３間の間隔を、ア
クセストランジスタＱ２とドライバトランジスタＱ４間
の間隔よりも大きくしている。それにより、ドライバト
ランジスタＱ３，Ｑ４をワード線（９ｃ）と直交する方
向にずらせることができる。それにより、図１に示すよ
うにドライバトランジスタＱ３，Ｑ４のチャネル幅をア
クセストランジスタＱ１，Ｑ２のチャネル幅よりも大き
くした場合においても、ワード線方向におけるメモリセ
ル１の長さを小さく保持できる。このことも、ワード線
遅延抑制に寄与し得る。
【００３７】次に、図４を用いて、図１に示すメモリセ
ル１の配置例について説明する。図４に示すように、メ
モリセル１はマトリックス状に配置され、ワード線（９
ｃ）方向に隣り合う２つのメモリセル１が１つの接地線
（１１ａ）を共有する。この場合、接地線（１１ａ）を
共有する１組のメモリセル１は、ｐウェル３が隣接する
ようにワード線（９ｃ）方向に配置される。そして、接
地線（１１ａ）の両側には、各メモリセル１のビット線
（１１ｃ）および／ビット線（１１ｂ）が設けられる。
ル１の配置例について説明する。図４に示すように、メ
モリセル１はマトリックス状に配置され、ワード線（９
ｃ）方向に隣り合う２つのメモリセル１が１つの接地線
（１１ａ）を共有する。この場合、接地線（１１ａ）を
共有する１組のメモリセル１は、ｐウェル３が隣接する
ようにワード線（９ｃ）方向に配置される。そして、接
地線（１１ａ）の両側には、各メモリセル１のビット線
（１１ｃ）および／ビット線（１１ｂ）が設けられる。
【００３８】図４に示すように、接地線（１１ａ）、ビ
ット線（１１ｃ）および／ビット線（１１ｂ）をワード
線（９ｃ）と直交する方向に延在させることにより、１
本の接地線（１１ａ）には、２個分のメモリセル１のセ
ル電流２０が流れるのみとなる。そのため、セル電流２
０による接地線電位上昇を抑制できる。なお、図４にお
いて１８はビット線コンタクト部を示す。
ット線（１１ｃ）および／ビット線（１１ｂ）をワード
線（９ｃ）と直交する方向に延在させることにより、１
本の接地線（１１ａ）には、２個分のメモリセル１のセ
ル電流２０が流れるのみとなる。そのため、セル電流２
０による接地線電位上昇を抑制できる。なお、図４にお
いて１８はビット線コンタクト部を示す。
【００３９】次に、図５〜図７を用いて、上述の実施の
形態１の変形例について説明する。図５および図６は、
実施の形態１の変形例におけるＳＲＡＭのメモリセル１
を示す平面図であり、図７は図５および図６のＶＩＩ−
ＶＩＩ線に沿う断面図を示す。
形態１の変形例について説明する。図５および図６は、
実施の形態１の変形例におけるＳＲＡＭのメモリセル１
を示す平面図であり、図７は図５および図６のＶＩＩ−
ＶＩＩ線に沿う断面図を示す。
【００４０】まず図７を参照して、本変形例では、ＳＲ
ＡＭはＳＯＩ（Semiconductor On Insulator）構造を有
し、フィールドシールド分離が採用されている。具体的
には、基板１５上に絶縁膜１６を介在してＳＯＩ層（半
導体層）を形成し、該ＳＯＩ層に各トランジスタが形成
される。また、フィールドシールド分離領域１４ａ，１
４ｂが設けられ、それらは、半導体層上に絶縁膜を介在
して形成されたフィールドシールドゲートを備える。そ
して、ｎ型トランジスタ側の分離用フィールドシールド
分離領域１４ａには接地電位が印加され、ｐ型トランジ
スタ側の分離用フィールドシールド分離領域１４ｂには
電源電位が印加される。このため、フィールドシールド
分離領域１４ａ，１４ｂは図５に示すように分離されて
いる。
ＡＭはＳＯＩ（Semiconductor On Insulator）構造を有
し、フィールドシールド分離が採用されている。具体的
には、基板１５上に絶縁膜１６を介在してＳＯＩ層（半
導体層）を形成し、該ＳＯＩ層に各トランジスタが形成
される。また、フィールドシールド分離領域１４ａ，１
４ｂが設けられ、それらは、半導体層上に絶縁膜を介在
して形成されたフィールドシールドゲートを備える。そ
して、ｎ型トランジスタ側の分離用フィールドシールド
分離領域１４ａには接地電位が印加され、ｐ型トランジ
スタ側の分離用フィールドシールド分離領域１４ｂには
電源電位が印加される。このため、フィールドシールド
分離領域１４ａ，１４ｂは図５に示すように分離されて
いる。
【００４１】また、フィールドシールド分離領域におけ
るＳＯＩ層の電位供給用にコンタクトホール８ｐ，８
ｒ，８ｔが設けられている。また、フィールドシールド
ゲート電位固定用コンタクトホール８ｑ，８ｓが設けら
れている。さらに、第１メタル配線９ｅがコンタクトホ
ール８ｑ，８ｒ上に延在し、それらを介してＳＯＩ層お
よびフィールドシールドゲートと接続される。また、コ
ンタクトホール８ｔ，８ｓ上には、第１メタル配線９
ｋ，９ｊが形成される。
るＳＯＩ層の電位供給用にコンタクトホール８ｐ，８
ｒ，８ｔが設けられている。また、フィールドシールド
ゲート電位固定用コンタクトホール８ｑ，８ｓが設けら
れている。さらに、第１メタル配線９ｅがコンタクトホ
ール８ｑ，８ｒ上に延在し、それらを介してＳＯＩ層お
よびフィールドシールドゲートと接続される。また、コ
ンタクトホール８ｔ，８ｓ上には、第１メタル配線９
ｋ，９ｊが形成される。
【００４２】次に図６を参照して、本変形例では、第２
メタル配線１１ｄが第１メタル配線９ｊ，９ｋ上にまで
延在している。そして、第２メタル配線１１ｄは、スル
ーホール１０ｉを介して第１メタル配線９ｋと接続さ
れ、スルーホール１０ｈを介して第１メタル配線９ｉと
接続される。それ以外の構造に関しては図２に示される
場合とほぼ同様である。
メタル配線１１ｄが第１メタル配線９ｊ，９ｋ上にまで
延在している。そして、第２メタル配線１１ｄは、スル
ーホール１０ｉを介して第１メタル配線９ｋと接続さ
れ、スルーホール１０ｈを介して第１メタル配線９ｉと
接続される。それ以外の構造に関しては図２に示される
場合とほぼ同様である。
【００４３】本変形例の場合も、上述の実施の形態１と
同様の効果を期待できる。また、図５に示すように、ド
ライバトランジスタＱ３，Ｑ４間に位置するフィールド
シールド分離領域１４ａが、ワード線（９ｃ）と直交す
る方向にメモリセル１を横切るように連続的に形成され
ている。そのため、複数のメモリセル１をマトリックス
状に配置した場合においても、フィールドシールド分離
領域内での孤立領域の発生を効果的に抑制できる。フィ
ールドシールド分離領域内で孤立領域が発生した場合に
は、その孤立領域の電位固定用のコンタクトホールを形
成する必要があり、メタル配線等の形成の自由度が低下
する。しかしながら、上述のように孤立領域の発生を抑
制できるので、メタル配線等の形成の自由度を確保する
ことができる。
同様の効果を期待できる。また、図５に示すように、ド
ライバトランジスタＱ３，Ｑ４間に位置するフィールド
シールド分離領域１４ａが、ワード線（９ｃ）と直交す
る方向にメモリセル１を横切るように連続的に形成され
ている。そのため、複数のメモリセル１をマトリックス
状に配置した場合においても、フィールドシールド分離
領域内での孤立領域の発生を効果的に抑制できる。フィ
ールドシールド分離領域内で孤立領域が発生した場合に
は、その孤立領域の電位固定用のコンタクトホールを形
成する必要があり、メタル配線等の形成の自由度が低下
する。しかしながら、上述のように孤立領域の発生を抑
制できるので、メタル配線等の形成の自由度を確保する
ことができる。
【００４４】（実施の形態２）次に、図８〜図１０を用
いて、この発明の実施の形態２について説明する。図８
および図９は、この発明の実施の形態２におけるＳＲＡ
Ｍのメモリセルの平面図である。図１０は、図８および
図９のＸ−Ｘ線に沿う断面図である。
いて、この発明の実施の形態２について説明する。図８
および図９は、この発明の実施の形態２におけるＳＲＡ
Ｍのメモリセルの平面図である。図１０は、図８および
図９のＸ−Ｘ線に沿う断面図である。
【００４５】本実施の形態2 では、図１０に示すように
ＳＯＩ構造とトレンチ分離構造とを採用している。そし
て、ロードトランジスタＱ５，Ｑ６のゲートとドライバ
トランジスタＱ３，Ｑ４のゲートを直交させている。そ
れにより、ロードトランジスタＱ５，Ｑ６のゲートをワ
ード線（７ａ，７ｂ）と直交する方向に延在させること
ができ、ワード線方向にメモリセル１を縮小できる。そ
れにより、ワード線を短くでき、ワード線遅延を抑制で
きる。
ＳＯＩ構造とトレンチ分離構造とを採用している。そし
て、ロードトランジスタＱ５，Ｑ６のゲートとドライバ
トランジスタＱ３，Ｑ４のゲートを直交させている。そ
れにより、ロードトランジスタＱ５，Ｑ６のゲートをワ
ード線（７ａ，７ｂ）と直交する方向に延在させること
ができ、ワード線方向にメモリセル１を縮小できる。そ
れにより、ワード線を短くでき、ワード線遅延を抑制で
きる。
【００４６】また、図８に示すように、アクセストラン
ジスタＱ１，Ｑ２およびドライバトランジスタＱ３，Ｑ
４をワード線（７ａ，７ｄ）と直交する方向に一列に配
置している。このこともワード線（７ａ，７ｂ）方向に
おけるメモリセル１の縮小に寄与し得る。また、ｐ型不
純物領域６ａとｎ型不純物領域５ｂとを当接させ、ｐ型
不純物領域６ｃとｎ型不純物領域５ｄとを当接させてい
る。それにより、図１に示す場合のように異なる導電型
のウェルを形成する場合と比べ、ワード線（７ａ，７
ｄ）の延在方向にメモリセル１を縮小することができ
る。このことも、ワード線（７ａ，７ｄ）長の縮小に寄
与し得る。
ジスタＱ１，Ｑ２およびドライバトランジスタＱ３，Ｑ
４をワード線（７ａ，７ｄ）と直交する方向に一列に配
置している。このこともワード線（７ａ，７ｂ）方向に
おけるメモリセル１の縮小に寄与し得る。また、ｐ型不
純物領域６ａとｎ型不純物領域５ｂとを当接させ、ｐ型
不純物領域６ｃとｎ型不純物領域５ｄとを当接させてい
る。それにより、図１に示す場合のように異なる導電型
のウェルを形成する場合と比べ、ワード線（７ａ，７
ｄ）の延在方向にメモリセル１を縮小することができ
る。このことも、ワード線（７ａ，７ｄ）長の縮小に寄
与し得る。
【００４７】そればかりでなく、図１に示す場合よりも
メモリセルサイズを縮小できる。図１に示すメモリセル
１では、０．１８μｍルールにおいてウェル分離幅が
０．６μｍ必要となる。ここでワード線（９ｃ）と直交
する方向のメモリセル１の長さが１．５μｍ程度なの
で、ウェル分離による余分な面積が０．６×１．５＝
０．９μｍ２となる。それに対し、本実施の形態２で
は、ウェル分離幅は、全くなくなるので、その分だけメ
モリセル１の面積を低減できる。
メモリセルサイズを縮小できる。図１に示すメモリセル
１では、０．１８μｍルールにおいてウェル分離幅が
０．６μｍ必要となる。ここでワード線（９ｃ）と直交
する方向のメモリセル１の長さが１．５μｍ程度なの
で、ウェル分離による余分な面積が０．６×１．５＝
０．９μｍ２となる。それに対し、本実施の形態２で
は、ウェル分離幅は、全くなくなるので、その分だけメ
モリセル１の面積を低減できる。
【００４８】さらに、図８に示すように、本実施の形態
２では、ワード線（７ａ，７ｄ）と直交する方向のメモ
リセル１の長さが、ワード線（７ａ，７ｄ）の延在方向
におけるメモリセル１の長さよりも長くなっている。そ
のため、１つのメモリセル１に対し２本のワード線（７
ａ，７ｄ）を設けたとしても、それらを実施の形態１の
場合と同様にメタル配線とすることもできる。この場合
には、さらにワード線遅延を抑制できる。
２では、ワード線（７ａ，７ｄ）と直交する方向のメモ
リセル１の長さが、ワード線（７ａ，７ｄ）の延在方向
におけるメモリセル１の長さよりも長くなっている。そ
のため、１つのメモリセル１に対し２本のワード線（７
ａ，７ｄ）を設けたとしても、それらを実施の形態１の
場合と同様にメタル配線とすることもできる。この場合
には、さらにワード線遅延を抑制できる。
【００４９】図８に示すように、ｐ型不純物領域６ａ，
６ｂは、ｎ型不純物領域５ｂ，５ｃと直交する方向に配
置され、ｐ型不純物領域６ｃ，６ｄはｎ型不純物領域５
ｃ，５ｄと直交する方向に配置される。それにより、上
述のようにロードトランジスタＱ５，Ｑ６のゲートとド
ライバトランジスタＱ３、Ｑ４のゲートを直交させるこ
とができる。
６ｂは、ｎ型不純物領域５ｂ，５ｃと直交する方向に配
置され、ｐ型不純物領域６ｃ，６ｄはｎ型不純物領域５
ｃ，５ｄと直交する方向に配置される。それにより、上
述のようにロードトランジスタＱ５，Ｑ６のゲートとド
ライバトランジスタＱ３、Ｑ４のゲートを直交させるこ
とができる。
【００５０】次に図９を参照して、本実施の形態２で
は、第２メタル配線１１ａ〜１１ｃが形成され、実施の
形態１の場合よりも第２メタル配線数が減少している。
そのため、ワード線（７ａ，７ｄ）方向におけるメモリ
セル１の長さが短縮されたとしても、第２メタル配線１
１ａ〜１１ｃを比較的容易に形成できる。なお、第１メ
タル配線９ｆが電源線として機能する。また、本実施の
形態２の思想は、図１に示すようにウェルを形成するタ
イプのＳＲＡＭのメモリセルにも適用できる。
は、第２メタル配線１１ａ〜１１ｃが形成され、実施の
形態１の場合よりも第２メタル配線数が減少している。
そのため、ワード線（７ａ，７ｄ）方向におけるメモリ
セル１の長さが短縮されたとしても、第２メタル配線１
１ａ〜１１ｃを比較的容易に形成できる。なお、第１メ
タル配線９ｆが電源線として機能する。また、本実施の
形態２の思想は、図１に示すようにウェルを形成するタ
イプのＳＲＡＭのメモリセルにも適用できる。
【００５１】以上のように、本発明の実施の形態につい
て説明を行なったが、今回開示された実施の形態はすべ
ての点で例示であって制限的なものではないと考えられ
るべきである。本発明の範囲は上記した説明ではなくて
特許請求の範囲によって示され、特許請求の範囲と均等
の意味および範囲内でのすべての変更が含まれることが
意図される。
て説明を行なったが、今回開示された実施の形態はすべ
ての点で例示であって制限的なものではないと考えられ
るべきである。本発明の範囲は上記した説明ではなくて
特許請求の範囲によって示され、特許請求の範囲と均等
の意味および範囲内でのすべての変更が含まれることが
意図される。
【００５２】
【発明の効果】以上説明したように、この発明に係るＳ
ＲＡＭによれば、ワード線遅延を効果的に抑制できる。
それにより、高性能なＳＲＡＭが得られる。
ＲＡＭによれば、ワード線遅延を効果的に抑制できる。
それにより、高性能なＳＲＡＭが得られる。
【図１】 この発明の実施の形態１におけるＳＲＡＭの
メモリセルの第１メタル配線までを示す平面図である。
メモリセルの第１メタル配線までを示す平面図である。
【図２】 この発明の実施の形態１におけるＳＲＡＭの
メモリセルを示す平面図である。
メモリセルを示す平面図である。
【図３】 図１および図２のＩＩＩ−ＩＩＩ線に沿う断
面図である。
面図である。
【図４】 図１に示すメモリセルをマトリックス状に配
置した状態を示す平面図である。
置した状態を示す平面図である。
【図５】 実施の形態１の変形例におけるメモリセルの
第１メタル配線までを示す平面図である。
第１メタル配線までを示す平面図である。
【図６】 実施の形態１の変形例におけるメモリセルの
平面図である。
平面図である。
【図７】 図５と図６のＶＩＩ−ＶＩＩ線に沿う断面図
である。
である。
【図８】 この発明の実施の形態２におけるＳＲＡＭの
メモリセルの第１メタル配線までを示す平面図である。
メモリセルの第１メタル配線までを示す平面図である。
【図９】 この発明の実施の形態２におけるＳＲＡＭの
メモリセルの平面図である。
メモリセルの平面図である。
【図１０】 図８および図９のＸ−Ｘ線に沿う断面図で
ある。
ある。
【図１１】 ＳＲＡＭの等価回路図である。
【図１２】 従来のＳＲＡＭのメモリセル構造の一例を
示す平面図である。
示す平面図である。
１ メモリセル、２ ｎウェル、３ ｐウェル、４ａ，
４ｂ トレンチ分離領域、５ａ〜５ｆ ｎ型不純物領
域、６ａ〜６ｄ ｐ型不純物領域、７ａ〜７ｅポリシリ
コンゲート、８ａ〜８ｔ コンタクトホール、９ａ〜９
ｋ 第１メタル配線、１０ａ〜１０ｉ スルーホール、
１１ａ〜１１ｅ 第２メタル配線、１２半導体基板、１
３ 層間絶縁膜、１４ａ，１４ｂ フィールドシールド
分離領域、１５ 基板、１６ 絶縁膜。
４ｂ トレンチ分離領域、５ａ〜５ｆ ｎ型不純物領
域、６ａ〜６ｄ ｐ型不純物領域、７ａ〜７ｅポリシリ
コンゲート、８ａ〜８ｔ コンタクトホール、９ａ〜９
ｋ 第１メタル配線、１０ａ〜１０ｉ スルーホール、
１１ａ〜１１ｅ 第２メタル配線、１２半導体基板、１
３ 層間絶縁膜、１４ａ，１４ｂ フィールドシールド
分離領域、１５ 基板、１６ 絶縁膜。
Claims (8)
- 【請求項１】 １対のアクセストランジスタと１対のド
ライバトランジスタと１対のロードトランジスタとが形
成されるメモリセルと、 前記１対のアクセストランジスタに対し設けられる１本
のワード線と、 前記１対のロードトランジスタが形成される前記メモリ
セル内の第１トランジスタ領域と、 前記ワード線の延在方向に前記第１トランジスタ領域と
隣接して設けられ、前記１対のアクセストランジスタお
よび前記１対のドライバトランジスタが形成される前記
メモリセル内の第２トランジスタ領域と、 を備えたスタティック半導体記憶装置。 - 【請求項２】 前記ワード線はメタル配線である、請求
項１に記載のスタティック半導体記憶装置。 - 【請求項３】 前記スタティック半導体記憶装置は、第
１と第２の前記メモリセルを含み、 前記第１と第２のメモリセルは、前記第２トランジスタ
領域が隣接するように前記ワード線方向に配列され、 前記ワード線上には、該ワード線と直交する方向に前記
第１と第２のメモリセルに共通のメタル接地線が延在
し、 前記メタル接地線の両側に前記第１と第２のメモリセル
の１対のメタルビット線がそれぞれ配置される、請求項
１または２に記載のスタティック半導体記憶装置。 - 【請求項４】 前記メモリセル内にはフィールドシール
ド分離領域が形成され、 前記１対のドライバトランジスタ間に位置する前記フィ
ールドシールド分離領域は、前記ワード線と直交する方
向に前記メモリセルを横切るように連続的に形成され
る、請求項１または２に記載のスタティック半導体記憶
装置。 - 【請求項５】 一方の前記アクセストランジスタと一方
の前記ドライバトランジスタとが第１の不純物領域を共
有し、 他方の前記アクセストランジスタと他方の前記ドライバ
トランジスタとが第２の不純物領域を共有し、 前記一方のアクセストランジスタと前記一方のドライバ
トランジスタ間の間隔は、前記他方のアクセストランジ
スタと前記他方のドライバトランジスタ間の間隔と異な
る、請求項１または２に記載のスタティック半導体記憶
装置。 - 【請求項６】 各々ゲートを有する１対のアクセストラ
ンジスタと１対のドライバトランジスタと１対のロード
トランジスタとを含むメモリセルと、 前記メモリセル上を延在するワード線と、 前記１対のロードトランジスタが形成される第１トラン
ジスタ領域と、 前記ワード線の延在方向に前記第１トランジスタ領域と
隣接して設けられ、前記１対のアクセストランジスタ
と、前記ロードトランジスタのゲートと直交するゲート
を有する前記１対のドライバトランジスタとが形成され
る第２トランジスタ領域と、 を備えた、スタティック半導体記憶装置。 - 【請求項７】 前記メモリセルは、基板上に絶縁膜を介
在して形成された半導体層上に形成され、 前記ロードトランジスタは１対の第１導電型の第１の不
純物領域を有し、 前記ドライバトランジスタは１対の第２導電型の第２の
不純物領域を有し、 前記第１と第２の不純物領域の一方同士は接しかつ前記
第１と第２の不純物領域は直交する方向に配置される、
請求項６に記載のスタティック半導体記憶装置。 - 【請求項８】 前記１対のアクセストランジスタと前記
１対のドライバトランジスタは、前記ワード線と直交す
る方向に１列に配置される、請求項６または７に記載の
スタティック半導体記憶装置。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10106385A JPH11297856A (ja) | 1998-04-16 | 1998-04-16 | スタティック半導体記憶装置 |
| TW087114797A TW396603B (en) | 1998-04-16 | 1998-09-07 | Static semiconductor memory device |
| KR1019980039707A KR100347685B1 (ko) | 1998-04-16 | 1998-09-24 | 스테틱 반도체 기억 장치 |
| US09/166,906 US6359804B2 (en) | 1998-04-16 | 1998-10-06 | Static semiconductor memory cell formed in an n-well and p-well |
| FR9815522A FR2777686A1 (fr) | 1998-04-16 | 1998-12-09 | Dispositif de memoire statique a semiconducteur ayant des transistors d'acces, d'attaque et de charge |
| CNB991010442A CN1154189C (zh) | 1998-04-16 | 1999-01-08 | 静态半导体存储器 |
| US10/056,069 US6657885B2 (en) | 1998-04-16 | 2002-01-28 | Static semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10106385A JPH11297856A (ja) | 1998-04-16 | 1998-04-16 | スタティック半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11297856A true JPH11297856A (ja) | 1999-10-29 |
Family
ID=14432248
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10106385A Pending JPH11297856A (ja) | 1998-04-16 | 1998-04-16 | スタティック半導体記憶装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (2) | US6359804B2 (ja) |
| JP (1) | JPH11297856A (ja) |
| KR (1) | KR100347685B1 (ja) |
| CN (1) | CN1154189C (ja) |
| FR (1) | FR2777686A1 (ja) |
| TW (1) | TW396603B (ja) |
Families Citing this family (30)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3589168B2 (ja) * | 2000-09-04 | 2004-11-17 | セイコーエプソン株式会社 | 半導体装置 |
| KR100422468B1 (ko) * | 2001-07-31 | 2004-03-11 | 삼성전자주식회사 | 에스 오 아이 소자 및 그 제조방법 |
| JP2003203993A (ja) * | 2002-01-10 | 2003-07-18 | Mitsubishi Electric Corp | 半導体記憶装置及びその製造方法 |
| US6836421B2 (en) * | 2002-08-02 | 2004-12-28 | Unity Semiconductor Corporation | Line drivers that fit within a specified line pitch |
| FR2843481B1 (fr) * | 2002-08-08 | 2005-09-16 | Soisic | Memoire sur substrat du type silicium sur isolant |
| KR100450683B1 (ko) * | 2002-09-04 | 2004-10-01 | 삼성전자주식회사 | Ｓｏｉ 기판에 형성되는 에스램 디바이스 |
| US6762464B2 (en) * | 2002-09-17 | 2004-07-13 | Intel Corporation | N-p butting connections on SOI substrates |
| US20060267059A1 (en) * | 2005-05-25 | 2006-11-30 | Macronix International Co., Ltd. | Peripheral circuit architecture for array memory |
| US9563733B2 (en) | 2009-05-06 | 2017-02-07 | Tela Innovations, Inc. | Cell circuit and layout with linear finfet structures |
| US8658542B2 (en) | 2006-03-09 | 2014-02-25 | Tela Innovations, Inc. | Coarse grid design methods and structures |
| US8541879B2 (en) | 2007-12-13 | 2013-09-24 | Tela Innovations, Inc. | Super-self-aligned contacts and method for making the same |
| US9230910B2 (en) | 2006-03-09 | 2016-01-05 | Tela Innovations, Inc. | Oversized contacts and vias in layout defined by linearly constrained topology |
| US7446352B2 (en) | 2006-03-09 | 2008-11-04 | Tela Innovations, Inc. | Dynamic array architecture |
| US9009641B2 (en) | 2006-03-09 | 2015-04-14 | Tela Innovations, Inc. | Circuits with linear finfet structures |
| US9035359B2 (en) | 2006-03-09 | 2015-05-19 | Tela Innovations, Inc. | Semiconductor chip including region including linear-shaped conductive structures forming gate electrodes and having electrical connection areas arranged relative to inner region between transistors of different types and associated methods |
| US8839175B2 (en) | 2006-03-09 | 2014-09-16 | Tela Innovations, Inc. | Scalable meta-data objects |
| US8653857B2 (en) | 2006-03-09 | 2014-02-18 | Tela Innovations, Inc. | Circuitry and layouts for XOR and XNOR logic |
| US7956421B2 (en) | 2008-03-13 | 2011-06-07 | Tela Innovations, Inc. | Cross-coupled transistor layouts in restricted gate level layout architecture |
| US7908578B2 (en) | 2007-08-02 | 2011-03-15 | Tela Innovations, Inc. | Methods for designing semiconductor device with dynamic array section |
| US8448102B2 (en) | 2006-03-09 | 2013-05-21 | Tela Innovations, Inc. | Optimizing layout of irregular structures in regular layout context |
| US7763534B2 (en) | 2007-10-26 | 2010-07-27 | Tela Innovations, Inc. | Methods, structures and designs for self-aligning local interconnects used in integrated circuits |
| US8667443B2 (en) | 2007-03-05 | 2014-03-04 | Tela Innovations, Inc. | Integrated circuit cell library for multiple patterning |
| US8453094B2 (en) | 2008-01-31 | 2013-05-28 | Tela Innovations, Inc. | Enforcement of semiconductor structure regularity for localized transistors and interconnect |
| US7939443B2 (en) | 2008-03-27 | 2011-05-10 | Tela Innovations, Inc. | Methods for multi-wire routing and apparatus implementing same |
| KR101903975B1 (ko) | 2008-07-16 | 2018-10-04 | 텔라 이노베이션스, 인코포레이티드 | 동적 어레이 아키텍쳐에서의 셀 페이징과 배치를 위한 방법 및 그 구현 |
| US9122832B2 (en) | 2008-08-01 | 2015-09-01 | Tela Innovations, Inc. | Methods for controlling microloading variation in semiconductor wafer layout and fabrication |
| US8661392B2 (en) | 2009-10-13 | 2014-02-25 | Tela Innovations, Inc. | Methods for cell boundary encroachment and layouts implementing the Same |
| JP5588298B2 (ja) * | 2010-10-14 | 2014-09-10 | 株式会社東芝 | 半導体装置 |
| US9159627B2 (en) | 2010-11-12 | 2015-10-13 | Tela Innovations, Inc. | Methods for linewidth modification and apparatus implementing the same |
| US9496854B2 (en) | 2015-03-10 | 2016-11-15 | International Business Machines Corporation | High-speed latch circuits by selective use of large gate pitch |
Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03239363A (ja) * | 1990-02-16 | 1991-10-24 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH07106438A (ja) * | 1993-09-29 | 1995-04-21 | Hitachi Ltd | 半導体集積回路装置 |
| JPH07130877A (ja) * | 1993-11-05 | 1995-05-19 | Sony Corp | 完全ｃｍｏｓ型スタティック記憶セル |
| JPH07130880A (ja) * | 1993-10-29 | 1995-05-19 | Sony Corp | 半導体記憶装置 |
| JPH07183475A (ja) * | 1993-12-24 | 1995-07-21 | Nec Corp | 半導体集積回路装置 |
| JPH0897297A (ja) * | 1994-09-27 | 1996-04-12 | Hitachi Ltd | 半導体集積回路装置 |
| JPH08130254A (ja) * | 1994-10-31 | 1996-05-21 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH1056082A (ja) * | 1996-08-07 | 1998-02-24 | Mitsubishi Electric Corp | 半導体集積回路装置及びその製造方法 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4657628A (en) * | 1985-05-01 | 1987-04-14 | Texas Instruments Incorporated | Process for patterning local interconnects |
| JPH01185966A (ja) * | 1988-01-21 | 1989-07-25 | Nec Corp | 半導体記憶装置 |
| JPH07176633A (ja) * | 1993-12-20 | 1995-07-14 | Nec Corp | Ｃｍｏｓ型スタティックメモリ |
| JP2601176B2 (ja) * | 1993-12-22 | 1997-04-16 | 日本電気株式会社 | 半導体記憶装置 |
| JP3446358B2 (ja) | 1994-12-28 | 2003-09-16 | ソニー株式会社 | 半導体記憶装置 |
| JP3428240B2 (ja) * | 1995-07-31 | 2003-07-22 | 三菱電機株式会社 | 半導体記憶装置 |
| TW340975B (en) * | 1996-08-30 | 1998-09-21 | Toshiba Co Ltd | Semiconductor memory |
| JPH10172287A (ja) * | 1996-12-05 | 1998-06-26 | Mitsubishi Electric Corp | スタティック型半導体記憶装置 |
| US6150687A (en) * | 1997-07-08 | 2000-11-21 | Micron Technology, Inc. | Memory cell having a vertical transistor with buried source/drain and dual gates |
| US5843816A (en) * | 1997-07-28 | 1998-12-01 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integrated self-aligned butt contact process flow and structure for six transistor full complementary metal oxide semiconductor static random access memory cell |
| KR100265763B1 (ko) * | 1997-12-31 | 2000-09-15 | 윤종용 | 스태틱 랜덤 억세스 메모리 장치 및 그 제조방법 |
-
1998
- 1998-04-16 JP JP10106385A patent/JPH11297856A/ja active Pending
- 1998-09-07 TW TW087114797A patent/TW396603B/zh not_active IP Right Cessation
- 1998-09-24 KR KR1019980039707A patent/KR100347685B1/ko not_active IP Right Cessation
- 1998-10-06 US US09/166,906 patent/US6359804B2/en not_active Expired - Lifetime
- 1998-12-09 FR FR9815522A patent/FR2777686A1/fr active Pending
-
1999
- 1999-01-08 CN CNB991010442A patent/CN1154189C/zh not_active Expired - Fee Related
-
2002
- 2002-01-28 US US10/056,069 patent/US6657885B2/en not_active Expired - Fee Related
Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03239363A (ja) * | 1990-02-16 | 1991-10-24 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH07106438A (ja) * | 1993-09-29 | 1995-04-21 | Hitachi Ltd | 半導体集積回路装置 |
| JPH07130880A (ja) * | 1993-10-29 | 1995-05-19 | Sony Corp | 半導体記憶装置 |
| JPH07130877A (ja) * | 1993-11-05 | 1995-05-19 | Sony Corp | 完全ｃｍｏｓ型スタティック記憶セル |
| JPH07183475A (ja) * | 1993-12-24 | 1995-07-21 | Nec Corp | 半導体集積回路装置 |
| JPH0897297A (ja) * | 1994-09-27 | 1996-04-12 | Hitachi Ltd | 半導体集積回路装置 |
| JPH08130254A (ja) * | 1994-10-31 | 1996-05-21 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH1056082A (ja) * | 1996-08-07 | 1998-02-24 | Mitsubishi Electric Corp | 半導体集積回路装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20020067636A1 (en) | 2002-06-06 |
| US20020003241A1 (en) | 2002-01-10 |
| CN1232296A (zh) | 1999-10-20 |
| US6657885B2 (en) | 2003-12-02 |
| TW396603B (en) | 2000-07-01 |
| US6359804B2 (en) | 2002-03-19 |
| CN1154189C (zh) | 2004-06-16 |
| FR2777686A1 (fr) | 1999-10-22 |
| KR19990081758A (ko) | 1999-11-15 |
| KR100347685B1 (ko) | 2002-09-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH11297856A (ja) | スタティック半導体記憶装置 | |
| US6347062B2 (en) | Semiconductor memory device | |
| US6606276B2 (en) | SRAM device using MIS transistors | |
| JP2005191454A (ja) | 半導体記憶装置 | |
| JP3488735B2 (ja) | 半導体装置 | |
| US6507124B2 (en) | Semiconductor memory device | |
| US6037638A (en) | Semiconductor memory device | |
| JP3179368B2 (ja) | スタティック型メモリセル | |
| JP3324587B2 (ja) | 半導体記憶装置 | |
| US6713886B2 (en) | Semiconductor device | |
| US6455899B2 (en) | Semiconductor memory device having improved pattern of layers and compact dimensions | |
| US6347048B2 (en) | Semiconductor memory device | |
| US6538338B2 (en) | Static RAM semiconductor memory device having reduced memory | |
| US6469400B2 (en) | Semiconductor memory device | |
| JP3433738B2 (ja) | 半導体装置、メモリシステムおよび電子機器 | |
| KR100502672B1 (ko) | 풀 씨모스 에스램 셀 | |
| JP4579506B2 (ja) | 半導体記憶装置 | |
| JP4029260B2 (ja) | 半導体装置、メモリシステムおよび電子機器 | |
| JP4078510B2 (ja) | 半導体装置、メモリシステムおよび電子機器 | |
| JP4029257B2 (ja) | 半導体装置、メモリシステムおよび電子機器 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050413 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050413 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20071203 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090421 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090619 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20100406 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20100519 |