KR100422468B1 - 에스 오 아이 소자 및 그 제조방법 - Google Patents

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Abstract

웰-타입 바디 콘택(well-type body contact)을 갖는 SOI 소자에 LIC(Local InterConnect) 적용시 야기되는 LIC와 웰(well) 간의 쇼트 유발을 방지할 수 있도록 한 SOI 소자 및 그 제조방법이 개시된다.
이를 구현하기 위하여 본 발명에서는, 실리콘 기판 상에 형성된 절연 재질의 BOX층과, 상기 BOX층 상에 형성된 SOI층과, 저면이 상기 BOX층과 접하도록, 상기 SOI층의 소자분리영역 내에 형성된 웰과, 상기 웰 내의 표면측에 형성된 필드산화막과, 상기 SOI층 상의 액티브영역과 상기 필드산화막 상의 소정 부분에 걸쳐 일체로 연결되도록 형성된 게이트라인과, 저면이 상기 BOX층과 접하도록 상기 게이트 라인 양 에지측의 상기 액티브영역 내에 형성된 N+형 소스·드레인 영역과, 상기 결과물 상에 형성된 절연층과, 상기 절연층 내에 형성되며, 액티브영역의 일부영역이 노출되도록 FT(Full Trench) 구조로 오픈되고, 상기 필드산화막 상에서는 인접한 트랜지스터의 게이트 라인 상단이 노출되도록 PT(Partial Trench) 구조로 오픈된 형상의 개구부 및 상기 절연층 내의 상기 개구부 내에 충진된 LIC로 이루어져, 상기 LIC가 액티브영역의 일부와 접하는 FT-LIC 구조를 갖고 필드산화막 상에서는 인접한 트랜지스터의 게이트 라인의 상단과 접하는 PT-LIC 구조를 가지도록 설계되는 것을 특징으로 하는 SOI 소자가 제공된다.

Description

에스 오 아이 소자 및 그 제조방법{SOI ELEMENT AND SOI PRODUCT METHOD}
본 발명은 웰-타입 바디 콘택(well-type body contact)을 갖는 SOI 소자에 LIC(Local InterConnect) 적용시 야기되는 LIC와 웰(well) 간의 쇼트 유발을 방지할 수 있도록 한 SOI 소자 및 그 제조방법에 관한 것이다.
최근 절연층 위에 단결정 실리콘층(single crystal silicon layer)(일명, SOI층이라 한다)을 형성하고, 상기 실리콘층 상에 단위소자를 집적하는 SOI(Silicon On Insulator) 기술이 주목받고 있다. 이는 상기 기술을 적용해서 반도체 소자를 제조할 경우 소자 구동시 정션 커패시턴스(junction capacitance)를 줄일 수 있게 되어 일반 벌크 소자(bulk device)에 비해 스피드(speed) 향상을 이룰 수 있기 때문이다.
SOI 소자는 통상, 실리콘 기판과 상층부의 단위소자가 SOI층 내의 필드산화막과 SOI층 하단의 절연층(일명, BOX층이라 한다)에 의해 완전히 분리되고, BOX층과 필드산화막에 의해 밀폐된 액티브영역이 트랜지스터의 채널 영역으로 사용되도록 소자 설계가 이루어지고 있다.
하지만 상기와 같이 SOI 소자를 설계하면 트랜지스터 구동시 Vd 증가로 인해 전자의 흐름이 커질 경우, 이 전자들이 드레인 영역 내에서 실리콘과 충돌되어져 실리콘 전자와 홀들을 생성하게 되고, 그 결과 상기 홀들이 포텐셜 차이에 의해 바디(필드산화막과 BOX층에 의해 둘러싸여진 액티브영역을 나타냄)쪽으로 모이는 현상이 발생된다. 바디쪽으로 홀들이 모일 경우, 벌크 소자의 경우는 이들이 그라운드 접지된 기판을 통해 모두 빠져나가므로 문제가 발생되지 않으나 SOI 소자의 경우는 바디 밑에 BOX층이 매립되어 있어 상기 홀들이 실리콘 기판쪽으로 빠져나가지 못하고 바디 내에 지속적으로 쌓여, 바디의 전압을 변화시키는 플로우팅 바디 효과가 발생하게 된다. 플로우팅 바디 효과가 발생하면 트랜지스터의 문턱전압이 낮아지거나 SRAM의 다이나믹(dynamic) 특성이 불안정해져 데이터 에러가 발생되는 등 소자의 특성 저하가 야기된다.
따라서, 현재는 플로팅 바디 문제를 해결하기 위하여 PTI(Partial Trench Isolation) 공정을 사용하여 SOI를 웰-타입 바디 콘택 구조로 설계하고 있다. 웰-타입 바디 콘택 구조란 필드산화막 하단의 BOX층 상에 액티브영역과 접하는 웰이 잔존되도록 해서, 트랜지스터 구동시 바디쪽으로 모인 홀들이 그라운드 접지된 웰을 통해 빠져나갈 수 있도록 소자 설계를 이룬 것이다.
도 1a 및 도 1b에는 웰-타입 바디 콘택 구조를 갖는 종래의 PTI-SOI 소자 구조를 보인 도면이 제시되어 있다. 여기서, 도 1a는 상기 소자를 위에서 내려다 본 평면 레이아웃도를 나타내고 도 1b는 도 1a의 A-B-C 부분을 절단한 수직단면도를 나타낸다.
도 1a 및 도 1b에 의하면, 종래의 PTI-SOI 소자는 실리콘 기판(100) 상에는 절연 재질의 BOX층(102)이 형성되고, 상기 BOX층 상에는 P형의 SOI층이 형성되며, 상기 SOI층 내의 소자분리영역에는 그라운드 접지됨과 동시에 저면이 BOX층과 접하는 구조의 웰(104b)이 형성되고, 상기 웰(104b) 영역의 표면측에는필드산화막(116a)이 형성되며, 일부 영역에는 액티브 영역이 형성된다. 상기 SOI층 상의 액티브영역과 필드산화막(116a) 상의 소정 부분을 따라서는 길이 방향을 따라 일체로 연결되도록 게이트 라인(120)이 형성되고, 상기 게이트 라인(120) 양 에지측의 액티브영역 내에는 저면이 BOX층(102)과 접하는 LDD 구조의 N+형 소스·드레인 영역(118)이 형성되도록 이루어져, BOX층과 필드산화막 및 웰에 의해 둘러싸여진 액티브영역이 트랜지스터의 채널 영역 및 소스/드레인으로 사용되도록 소자 설계가 이루어져 있음을 알 수 있다.
이와 같이 PTI 공정을 적용해서 SOI 소자를 설계하면 바디쪽으로 모인 홀들을 그라운드 접지된 웰을 통해 빼내는 방식으로 플로팅 바디 문제는 해결할 수 있으나, 이 경우 구조적인 특성상 Al 배선 라인을 도 1a의 A-B-C 선을 따라 형성해 주어야 하기 때문에 칩 사이즈가 줄어들 경우 저항 증가로 인해 인터커넥션 딜레이(delay)가 트랜지스터의 게이트 딜레이 즉, 전파 지연 시간(propagation delay time)보다 커지게 되고, 그 결과 트랜지스터를 아무리 잘 만들어도 소자 특성을 어느 한도 이상으로 높일 수 없다는 문제가 발생된다.
상기 문제를 해결하기 위해서는 벌크 소자에서와 같이 배선 라인을 기존의 Al에서 저저항 물질인 Cu로 대체시켜 주어야 하는데, Cu 배선의 경우 Al 배선과는 달리 다마신 공정에 의해 만들어지기 때문에 깊은 콘택 형성이 어려워 배선 형성시에 LIC와 같은 중간 도전층 도입이 요구된다.
LIC를 도입해서 Cu 배선을 형성하면 폴리 게이트와 N+형 소스·드레인 영역을 직접 연결할 수 있어 레이아웃 배치를 효율적으로 수행할 수 있을 뿐 아니라 게이트저항 또한 줄일 수 있게 되므로 소자의 성능 향상에도 많은 도움이 되는 등의 이점이 있다.
도 2a 및 도 2b에는 도 1a 및 도 1b의 SOI 소자에, 벌크 소자의 Cu 배선 형성시 사용되던 기존 공정 기법(다마신 기법)을 그대로 적용해서 LIC를 형성한 경우에 있어서의 소자 구조를 보인 평면 레이아웃도와 그 수직단면도가 제시되어 있다. 도 2a 및 도 2b의 경우, 다마신 공정에 의해 LIC(128)가 별도 더 형성되어 있다는 점을 제외하고는 도 1a 및 도 1b와 기본 구조가 동일하므로, 상기 구조 관련해서는 별도의 언급을 피한다. 여기서, 미설명 참조번호 122는 산화막 재질의 절연층을 나타낸다.
하지만, 상기와 같이 기존 벌크 공정에서 사용되던 다마신 기법 그대로 SOI 소자의 LIC를 형성하면 도 2b의 수직단면도에서 알 수 있듯이 벌크 소자때와는 달리 참조부호 Ⅰ로 표시된 부분에서 LIC(128)가 필드산화막(116a)을 뚫고 웰(104b)과 쇼트(short)되는 문제가 발생된다.
이는 LIC가 형성될 부분의 절연층(122) 식각시, 상기 절연층 외에 필드산화막(118) 또한 상당 부분 함께 식각되기 때문에 야기되는 현상으로, 벌크 소자의 경우는 필드산화막(116a)이 두꺼운 절연층으로 되어 있어 절연층(122) 식각 과정에서 일부 함께 식각되더라도 큰 문제가 되지 않으나, 도 2b와 같이 SOI 소자를 웰-타입 바디 콘택 구조로 형성하기 위해 필드산화막(116a)을 PTI 구조로 가져간 경우에는 필드산화막이 비교적 얇기 때문에 절연층 식각시 쉽게 웰 표면이 노출되게 되고, 그 결과 LIC(128)가 필드산화막(116a) 아래의 웰(104b)과 쇼트되는 현상이 발생되므로 회로 동작에 치명적인 영향을 끼치게 된다.
이에 본 발명의 목적은, SOI 소자 제조시 액티브 상의 LIC는 FT-LIC(Full Trench-LIC)로 구현하고, 나머지 필드산화막이나 인접한 트랜지스터의 게이트라인 상의 LIC는 PT-LIC(Partial Trench LIC)로 구현할 수 있도록 LIC 형성 공정을 변경하므로써, 웰-타입 바디 콘택 구조의 SOI 소자에 LIC 적용시 야기되던 LIC와 웰 간의 쇼트 유발을 방지하고, 회로의 오동작 발생을 막을 수 있도록 한 SOI 소자 및 그 제조방법을 제공함에 있다.
도 1a 및 도 1b는 종래의 PTI-SOI(Partial Trench Isolation-SOI) 소자 구조를 도시한 것으로,
도 1a는 그 평면 레이아웃도,
도 1b는 도 1a의 A-B-C 부분을 절단한 수직단면도,
도 2a 및 도 2b는 도 1a 및 도 1b의 SOI 소자에, 벌크 소자의 Cu 배선 형성시 이용되던 공정을 그대로 적용해서 LIC를 형성한 경우에 있어서의 소자 구조를 보인 것으로,
도 2a는 그 평면 레이아웃도,
도 2b는 도 2a의 A-B-C 부분을 절단한 수직단면도,
도 3a 및 도 3b는 본 발명으로서, 도 1a 및 도 1b의 SOI 소자에 LIC를 기존 공정과는 다른 방법으로 제조한 경우에 있어서의 소자 구조를 보인 것으로,
도 3a는 그 평면 레이아웃도,
도 3b는 도 3a의 A-B-C 부분을 절단한 수직단면도,
도 4a ~ 도 4i는 도 3b의 SOI 소자 제조방법을 보인 공정순서도이다.
상기 목적을 달성하기 위하여 본 발명에서는, 실리콘 기판 상에 형성된 절연 재질의 BOX층; 상기 BOX층 상에 형성된 SOI층과, 저면이 상기 BOX층과 접하도록, 상기 SOI층의 소자분리영역의 하부에 형성된 웰; 상기 웰 내의 표면측에 형성된 필드산화막; 상기 SOI층 상의 액티브영역과 상기 필드산화막 상의 소정 부분에 걸쳐 일체로 연결되도록 형성된 게이트 라인; 저면이 상기 BOX층과 접하도록 상기 게이트 라인 양 에지측의 상기 액티브영역; 상기 결과물 상에 형성된 절연층과, 상기 절연층 내에 형성되며, 임의 트랜지스터의 액티브영역의 일부 영역이 노출되도록 FT(Full Trench) 구조로 오픈되고, 상기 필드산화막 상에서는 하부의 웰영역의 노출없이 인접한 트랜지스터의 게이트 라인 상단이 노출되도록 PT(Partial Trench)구조로 오픈된 형상의 개구부; 및 상기 절연층 내의 상기 개구부 내에 충진된 LIC로 이루어져, 상기 LIC가 임의의 트랜지스터의 액티브영역과 접하는 FT-LIC 구조를 갖고, 상기 필드산화막 상에서는 상기 게이트 라인의 상단과 접하는 PT-LIC 구조를 가지도록 설계된 것을 특징으로 하는 SOI 소자가 제공된다.
상기 다른 목적을 달성하기 위하여 본 발명에서는, 실리콘 기판 상에 절연 재질의 BOX층을 개재해서 SOI층을 형성하는 단계; 상기 SOI층 상에 패드산화막과 질화막 및 제 1 산화층을 순차 적층하는 단계; 액티브영역 형성부를 한정하는 패턴을 마스크로해서, 소자분리영역의 상기 제 1 산화층과 상기 질화막을 식각하는 단계; 상기 결과물 상으로 도전형 불순물을 이온주입하여, 상기 SOI층 내의 소자분리영역에 저면이 상기 BOX층과 접하도록 웰을 형성하는 단계; 액티브영역에 잔존된 상기 제 1 산화층과 상기 질화막의 양 측벽에 스페이서를 형성하는 단계; 상기 BOX층 상에 상기 웰이 일정 두께 잔존하도록, 상기 스페이서 외곽측의 상기 패드산화막과 상기 웰 일부를 식각하는 단계; 상기 결과물 상에 제 2 산화층을 형성하는 단계; 액티브영역 상에 상기 질화막이 일정 두께 잔존하도록 상기 제 2 산화층을 CMP 처리하여, 상기 웰 표면측에 제 2 산화층 재질의 필드산화막을 형성하는 단계; 액티브영역에 잔존된 상기 스페이서와 상기 질화막 및 상기 패드산화막을 모두 제거하여, 상기 SOI층의 액티브영역을 노출시키는 단계; 상기 액티브영역과 상기 필드산화막 상의 소정 부분에 걸쳐 일체로 연결되도록 게이트라인을 형성하는 단계; 상기 게이트라인 양 에지측의 상기 액티브영역 내에 저면이 상기 BOX층과 접하는 소스·드레인 영역을 형성하는 단계; 상기 결과물 상에 절연층을 형성하는 단계; 상기 필드산화막 상의 상기 게이트 라인이 일부 노출되도록 LIC 형성부의 상기 절연층을 일정 두께 식각하는 1차 다마신 공정 진행후, 상기 액티브 영역 상의 상기 잔존 절연층을 식각하는 2차 다마신 공정을 실시하여, 액티브영역에서는 FT(Full Trench) 구조로 오픈되고 상기 필드산화막 상에서는 PT(Partial Trench) 구조로 오픈되는 형태의 개구부를 형성하는 단계; 및 상기 개구부 내에 금속막을 채운후 CMP 처리하여 LIC를 형성하는 단계를 포함하는 SOI 소자 제조방법이 제공된다.
이때 상기 개구부는, 필드산화막 상의 게이트 라인이 일부 노출되도록 소자분리영역 상의 상기 절연층만을 일정 두께 식각하는 1차 다마신 공정 진행후, 상기 액티브영역이 노출되도록 상기 절연층을 소정 부분 선택식각하는 2차 다마신 공정을 실시하는 방식으로 형성해도 무방하다.
상기와 같이 SOI 소자를 제조할 경우, 필드산화막 상에서는 1차 다마신 공정에 의해 게이트라인과 LIC가 겹칠 수 있을 정도의 두께에서 절연층 식각이 정지되는 반면, 액티브영역에서는 2차 다마신 공정에 의해 액티브영역의 일부 영역이 노출될 때까지 절연층 식각이 진행되므로, LIC가 형성될 부분의 절연층 식각시 필드산화막이 함께 식각되는 것을 방지할 수 있게 된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.
도 3a 및 도 3b는 본 발명에서 제안된 웰-타입 바디 콘택 구조를 갖는 PTI-SOI 소자 구조를 보인 것으로, 도 3a는 상기 소자를 위에서 내려다 본 평면 레이아웃도를 나타내고 도 3b는 도 3a의 A-B-C 부분을 절단한 수직단면도를 나타낸다.
도 3a 및 도 3b에 의하면 본 발명에서 제안된 PTI-SOI 소자는, 실리콘 기판(100) 상에는 절연 재질의 BOX층(102)이 형성되고, 상기 BOX층(102) 상에는 SOI층이 형성되며, 상기 SOI층은 그라운드 접지됨과 동시에 저면이 BOX층과 접하는 구조의 웰(104b)이 형성되고, 상기 웰(104b)의 표면측에는 필드산화막(116a)이 형성되며, 상기 SOI층 상의 액티브영역과 필드산화막(116a) 상의 소정 부분을 따라서는 길이 방향을 따라 일체로 연결되도록 게이트 라인(120)이 형성되고, 상기 게이트 라인(120) 양 에지측의 액티브영역 내에는 저면이 BOX층(102)과 접하는 구조로 형성되며, 상기 결과물 상에는 절연층(122)이 형성되고, 상기 절연층(122) 내에는 액티브영역에서는 액티브 영역(118)이 노출되도록 FT(Full Trench) 구조로 오픈되고 필드산화막 상에서는 인접한 트랜지스터의 게이트 라인(120) 상단이 노출되도록 PT(Partial Trench) 구조로 오픈된 형상의 개구부(h)가 형성되며, 상기 개구부(h) 내에는 도전성 재질의 LIC(128)가 형성되어 있는 구조로 이루어져 있음을 알 수 있다.
따라서 이 경우는 도 3b에서 알 수 있듯이 LIC(128)가 액티브영역에서는 액티브 영역(118)과 접하는 FT-LIC 구조를 갖고, 필드산화막(116a) 상에서는 게이트 라인(120)의 상단과 접하는 PT-LIC 구조를 가지게 된다.
이의 제조방법을 도 4a 내지 도 4i에 제시된 공정수순도를 참조해서 제 9 단계로 구분하여 설명하면 다음과 같다.
제 1 단계로서, 도 4a와 같이 실리콘 기판(100) 상에 절연 재질의 BOX층(102)을 개재해서 SOI층(104)을 형성한 다음, 상기 SOI층(104) 상에 패드산화막(106)과 질화막(108) 및 HTO 재질의 제 1 산화층(110)을 순차 적층한다. 이때, 상기 패드산화막(106)과 제 1 산화층(110)은 100 ~ 120Å의 두께로 형성하는 것이 바람직하고, 질화막(108)은 1800 ~ 2200Å의 두께로 형성하는 것이 바람직하다. 이어, 제 1 산화층(110) 상에 액티브영역을 한정하는 레지스트 패턴(112)을 형성한다.
제 2 단계로서, 도 4b와 같이 상기 레지스트 패턴(112)을 마스크로해서 소자분리영역의 제 1 산화층(110)과 질화막(108)을 순차 식각한다. 그 결과, 소자분리영역의 패드산화막(106) 표면이 노출된다. 이어, 상기 결과물 상으로 P형 불순물을 이온주입하여 SOI층(104) 내의 소자분리영역에 저면이 상기 BOX층(102)과 접하는 웰(104b)을 형성한다. 여기서, 참조번호 104a는 SOI층(104) 중에서 액티브영역으로 사용될 부분을 나타낸다.
제 3 단계로서, 도 4c와 같이 레지스트 패턴(112)을 제거하고, SOI층의 액티브영역(104a) 상에 잔존된 제 1 산화층(110)과 질화막(108)의 양 측벽에 절연 스페이서(114)를 형성한 다음, 상기 BOX층(102) 상에 웰(104b)이 일정 두께 잔존하도록 상기 스페이서(114) 외곽측의 패드산화막(106)과 웰(104b)을 순차 식각하여 트랜치(t)를 형성한다. 그후, 상기 결과물 상에 "USG/P-TEOS" 적층 구조의 제 2 산화층(116)을 형성하고 막질 평탄화를 위해 어닐링 공정을 실시한다.
제 4 단계로서, 도 4d와 같이 패드산화막(106) 상에 일정 두께(예컨대, 1200 ~ 1300Å)의 질화막이 잔존하도록 제 2 산화층(116)을 CMP 처리하여, 웰(104b) 표면측에 제 2 산화층 재질의 필드산화막(116a)을 형성한다.
제 5 단계로서, 도 4e와 같이 상기 잔존 스페이서(114)와 질화막(108) 및 패드산화막(106)을 모두 제거하여, 액티브영역(104a)을 노출시킨다.
제 6 단계로서, 도 4f와 같이 상기 SOI층 상의 액티브영역(104a)과 필드산화막(116a) 상의 소정 부분에 걸쳐 게이트 산화막(미도시)을 개재해서 게이트 라인(120) 형성한다. 이어, 게이트 라인(120) 양 에지측의 상기 액티브영역(104a)의 저면이 상기 BOX층(102)과 접하는 구조로 형성한다.
제 7 단계로서, 도 4g와 같이 상기 결과물 상에 10000 ~ 12000Å 두께의 절연층(122)을 형성하고, 그 위에 LIC 형성부를 한정하는 레지스트 패턴(124)을 형성한 다음, 이를 마스크로해서 필드산화막(116a) 상의 게이트 라인(120)이 일부 노출되도록 절연층(122)을 일정 두께 식각한다. 편의상, 이를 1차 다마신 공정(1st)이라 칭한다. 이때, 상기 1차 다마신 공정은 게이트 라인(120)과 이후 형성될 LIC가 겹칠 수 있을 정도의 두께(예컨대, 게이트라인의 총 두께(t) 대비 1/2t 수준)에서 절연층(122) 식각이 정지되도록 실시하는 것이 바람직하다.
제 8 단계로서, 도 4h와 같이 상기 레지스트 패턴(124)을 제거하고, 액티브영역(104a) 중에서 LIC가 형성될 부분만이 오픈되도록 상기 절연층(122) 상에 다시 레지스트 패턴(126)을 형성한 다음, 이를 마스크로 해서 액티브영역 상의 잔존 절연층(122)을 일부 선택식각한다. 편의상, 이를 2차 다마신 공정(2st)이라 칭한다. 그 결과, 액티브영역(104a)이 노출되는 FT 구조로 오픈되고, 필드산화막(116a) 상에서는 게이트 라인(120) 상단이 노출되는 PT 구조로 오픈되는 형태의 개구부(h)가 만들어지게 된다.
제 9 단계로서, 도 4i와 같이 상기 레지스트 패턴(126)을 제거하고, 개구부(h) 내부가 충분히 채워지도록 상기 절연층(122) 상에 텅스텐(W), 구리(Cu) 등의 도전성 재질의 금속막을 형성한 다음, 상기 절연층(122) 표면이 노출될 때까지 이를 CMP 처리하여 상기 개구부(h) 내에 도전성 재질의 LIC를 형성하므로써, 본 공정 진행을 완료한다.
그 결과, 기 언급된 형태의 LIC 즉, 액티브영역(104a)과 접하는 FT-LIC 구조를 갖고, 필드산화막(116a) 상에서는 인접한 트랜지스터의 게이트 라인(120)의 상단과 접하는 PT-LIC 구조를 갖는 형태의 LIC(128)가 만들어지게 된다.
이와 같이 LIC를 형성하면, 1차 다마신 공정은 절연층(122)의 식각 깊이를 LIC와 게이트라인이 겹칠 수 있을 정도의 두께에서 정지시키는 방식으로 진행되고, 2차 다마신 공정은 액티브영역(104a) 위의 잔존 절연층만을 일부 더 식각해주는 방식으로 진행되므로, 개구부(h) 형성시 절연층(122)외에 필드산화막(116a)이 함께 식각되는 것을 막을 수 있게 된다.
따라서, SOI 소자를 웰-타입 바디 콘택 구조로 형성하기 위해 필드산화막(116a)을 PTI 구조로 가져가더라도 LIC(128)가 필드산화막(116a) 아래의 웰(104b)과 쇼트되는 현상이 발생하지 않게 된다.
한편 본 발명의 일 변형예로서, 상기 개구부(h)는 도 4g 및 도 4h의 공정을 거쳐 형성하지 않고, 1차 다마신 공정으로서 필드산화막(116a) 상의 게이트 라인(120)이 일부 노출되도록 먼저 소자분리영역 상의 절연층(122)만을 일정 두께 선택식각한 후, 2차 다마신 공정으로서 액티브영역(104a)이 노출되도록 액티브영역상의 절연층(122)만을 소정 부분 선택식각해 주는 방식으로 형성할 수도 있다.
또한 본 발명은 NMOS트랜지스터 뿐만 아니라 PMOS 트랜지스터에도 적용될 수 있다.
이 경우 역시, 필드산화막(116a) 상에서는 게이트 라인(120)과 LIC(128)가 겹칠 수 있을 정도의 두께에서 절연층(122) 식각이 정지되는 반면 액티브영역(104a)에서는 표면의 일부가 노출되도록 절연층(122) 식각이 이루어지므로, 개구부(h) 형성시 필드산화막(116a)이 함께 식각되는 것을 방지할 수 있음은 물론이다.
이상에서 살펴본 바와 같이 본 발명에 의하면, SOI 소자 제조시 공정 변경을 통해 액티브 상에서는 FT-LIC(Full Trench-LIC) 구조를 갖는 반면 나머지 필드산화막이나 게이트 라인 상에서는 PT-LIC(Partial Trench LIC) 구조를 가지도록 LIC를 설계할 수 있게 되므로, 웰-타입 바디 콘택을 갖는 SOI 소자에 LIC 적용시 야기되던 LIC와 웰 간의 쇼트 유발을 방지할 수 있게 된다.

Claims (12)

  1. 실리콘 기판, BOX 및 SOI층을 포함하는 기판;
    저면이 상기 BOX층과 접하도록, 상기 SOI층의 소자분리영역 하부에 형성된 웰;
    상기 웰 내의 표면측에 형성된 필드산화막;
    상기 SOI층 상의 액티브영역과 상기 필드산화막 상의 소정 부분에 걸쳐 일체로 연결되도록 형성된 게이트 라인;
    저면이 상기 BOX층과 접하도록, 상기 게이트 라인 양 에지측의 상기 액티브영역;
    상기 결과물 상에 형성된 절연층;
    상기 절연층 내에 형성되며, 임의의 트랜지스터에서는 액티브 영역의 일부가 노출되도록 FT 구조로 오픈되고, 상기 필드산화막 상에서는 이웃한 트랜지스터의 게이트 라인 상단이 노출되도록 PT 구조로 오픈된 형상의 개구부; 및
    상기 절연층 내의 상기 개구부 내에 도전성 물질로 충진된 LIC로 이루어진 것을 특징으로 하는 SOI 소자.
  2. 제 1항에 있어서, 상기 LIC는 텅스텐(W) 또는 구리(Cu) 재질로 구성된 것을 특징으로 하는 SOI 소자.
  3. 실리콘기판, BOX 및 SOI층을 포함하는 기판을 제공하는 단계;
    상기 SOI층 상에 패드산화막과 질화막 및 제 1 산화층을 순차로 적층하는 단계;
    액티브영역 형성부를 한정하는 패턴을 마스크로 해서, 소자분리영역의 상기 제 1 산화층과 상기 질화막을 패터닝하는 단계;
    상기 결과물 상으로 불순물을 이온주입하여, 상기 SOI층 내의 소자분리영역에 저면이 상기 BOX층과 접하도록 웰을 형성하는 단계;
    액티브영역에 잔존된 상기 제 1 산화층과 상기 질화막의 양 측벽에 스페이서를 형성하는 단계;
    상기 BOX층 상에 상기 웰이 일정 두께 잔존하도록, 상기 스페이서 외곽측의 상기 패드산화막과 상기 웰 일부를 식각하는 단계;
    상기 결과물 상에 제 2 산화층을 형성하는 단계;
    액티브영역 상에 상기 질화막이 일정 두께 잔존하도록 상기 제 2 산화층을 CMP 처리하여, 상기 웰 표면측에 제 2 산화층 재질의 필드산화막을 형성하는 단계;
    액티브영역에 잔존된 상기 스페이서와 상기 질화막 및 상기 패드산화막을 모두 제거하여, 상기 SOI층의 액티브영역을 노출시키는 단계;
    상기 액티브영역과 상기 필드산화막 상의 소정 부분에 걸쳐 일체로 연결되도록 게이트 라인을 형성하는 단계;
    상기 결과물 상에 전체적으로 절연층을 형성하는 단계;
    상기 필드산화막 상의 상기 게이트 라인이 일부 노출되도록 LIC 형성부의 상기 절연층을 일정 두께 식각하는 1차 다마신 공정 진행후, 상기 액티브영역 상의 상기 잔존 절연층을 식각하는 2차 다마신 공정을 실시하여, 액티브영역에서는 FT(Full Trench) 구조로 오픈되고 상기 필드산화막 상에서는 PT(Partial Trench) 구조로 오픈되는 형태의 개구부를 형성하는 단계; 및
    상기 개구부 내에 금속막을 채운후 CMP 처리하여 LIC를 형성하는 단계를 포함하는 것을 특징으로 하는 SOI 소자 제조방법.
  4. 제 3항에 있어서, 상기 패드산화막은 100 ~ 120Å의 두께로 형성하는 것을 특징으로 하는 SOI 소자 제조방법.
  5. 제 3항에 있어서, 상기 질화막은 1800 ~ 2200Å의 두께로 형성하는 것을 특징으로 하는 SOI 소자 제조방법.
  6. 제 3항에 있어서, 상기 제 1 산화층은 100 ~ 120Å의 두께로 형성하는 것을 특징으로 하는 SOI 소자 제조방법.
  7. 제 3항에 있어서, 상기 제 2 산화층은 "USG/P-TEOS"의 적층 구조로 형성하는 것을 특징으로 하는 SOI 소자 제조방법.
  8. 제 3항에 있어서, 상기 제 2 산화층은 상기 패드산화막 상에 1200 ~ 1300Å 두께의 상기 질화막이 잔존하도록 CMP 처리하는 것을 특징으로 하는 SOI 소자 제조방법.
  9. 제 3항에 있어서, 상기 절연층은 10000 ~ 12000Å의 두께로 형성하는 것을 특징으로 하는 SOI 소자 제조방법.
  10. 제 3항에 있어서, 상기 1차 다마신 공정은 상기 게이트라인의 총 두께(t) 대비 1/2t 수준에서 상기 절연층 식각이 정지되도록 실시하는 것을 특징으로 하는 SOI 소자 제조방법.
  11. 제 3항에 있어서, 상기 금속막은 텅스텐(W) 또는 구리(Cu) 재질로 형성하는것을 특징으로 하는 SOI 소자 제조방법.
  12. 실리콘기판, BOX 및 SIO층을 포함하는 기판을 제공하는 단계;
    상기 SOI층 상에 패드산화막과 질화막 및 제 1 산화층을 순차 적층하는 단계;
    액티브영역 형성부를 한정하는 패턴을 마스크로해서, 소자분리영역의 상기 제 1 산화층과 상기 질화막을 패터닝하는 단계;
    상기 결과물 상으로 불순물을 이온주입하여, 상기 SOI층 내의 소자분리영역에 저면이 상기 BOX층과 접하도록 웰을 형성하는 단계;
    액티브영역에 잔존된 상기 제 1 산화층과 상기 질화막의 양 측벽에 스페이서를 형성하는 단계;
    상기 BOX층 상에 상기 웰이 일정 두께 잔존하도록, 상기 스페이서 외곽측의 상기 패드산화막과 상기 웰 일부를 식각하는 단계;
    상기 결과물 상에 제 2 산화층을 형성하는 단계;
    액티브영역 상에 상기 질화막이 일정 두께 잔존하도록 상기 제 2 산화층을 CMP 처리하여, 상기 웰 표면측에 제 2 산화층 재질의 필드산화막을 형성하는 단계;
    액티브영역에 잔존된 상기 스페이서와 상기 질화막 및 상기 패드산화막을 모두 제거하여, 상기 SOI층의 액티브영역을 노출시키는 단계;
    상기 액티브영역과 상기 필드산화막 상의 소정 부분에 걸쳐 일체로 연결되도록 게이트 라인을 형성하는 단계;
    상기 결과물 상에 절연층을 형성하는 단계;
    상기 필드산화막 상의 게이트 라인이 일부 노출되도록 소자분리영역 상의 상기 절연층만을 일정 두께 선택식각하는 1차 다마신 공정 진행후, 상기 액티브영역의 일부가 노출되도록 액티브영역 상의 상기 절연층을 소정 부분 선택식각하는 2차 다마신 공정을 실시하여, 액티브영역에서는 FT(Full Trench) 구조로 오픈되고 상기 필드산화막 상에서는 PT(Partial Trench) 구조로 오픈되는 형태의 개구부를 형성하는 단계; 및
    상기 개구부 내에 금속막을 채운후 CMP 처리하여 LIC를 형성하는 단계를 포함하는 것을 특징으로 하는 SOI 소자 제조방법.
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