DE10210900B4

DE10210900B4 - Halbleiterstruktur mit SOI-Struktur und Verfahren zu seiner Herstellung

Info

Publication number: DE10210900B4
Application number: DE10210900A
Authority: DE
Inventors: Min-Su Kim
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2001-07-31
Filing date: 2002-03-08
Publication date: 2010-01-07
Anticipated expiration: 2022-03-09
Also published as: US7078771B2; US20030027400A1; TW531875B; JP2003078144A; US20040056309A1; KR20030012236A; JP4278924B2; US6656806B2; KR100422468B1; DE10210900A1

Abstract

Halbleiterstruktur mit
– einem Substrat (100),
– einer ersten Isolationsschicht (102) auf dem Substrat,
– einer Halbleiterschicht (104) auf der ersten Isolationsschicht,
– einem aus der Halbleiterschicht gebildeten Muldenbereich (104b),
– einer zweiten Isolationsschicht in Form einer Feldoxidschicht (116a) über dem Muldenbereich,
– einem oder mehreren, außerhalb des Muldenbereichs in der Halbleiterschicht gebildeten aktiven Gebieten (118),
– einer Gate-Leitung (120), die zum Teil über wenigstens einem aktiven Gebiet und zum Teil über der Feldoxidschicht liegt, und
– einer dritten Isolationsschicht (122) auf einem Teil des wenigstens einen aktiven Gebiets und der Feldoxidschicht,
dadurch gekennzeichnet, dass
– ein Öffnungsbereich in der dritten Isolationsschicht (122) vorgesehen ist, der mit einer leitfähigen Füllung (128) gefüllt ist, wobei die dritte Isolationsschicht in einem Teil des Öffnungsbereichs mit reduzierter Dicke verbleibt und dort einen unteren Teil der Gate-Leitung (120) im Bereich über der Feldoxidschicht umgibt...

Description

Die Erfindung bezieht sich auf eine Halbleiterstruktur mit Silizium-auf-Isolator(SOI)-Struktur und auf ein zugehöriges Herstellungsverfahren.
In jüngerer Zeit wurden neue Techniken zur Bildung einer einkristallinen Siliziumschicht auf einer Isolationsschicht, insbesondere in Form eines als Silizium-auf-Isolator(SOI) genannten Prozesses, und zur Integration von Einheitsbauelementen auf der Siliziumschicht entwickelt. Bei der Herstellung eines Halbleiterbauelements mit einer solchen Technik kann eine Übergangskapazität beim Ansteuern des Bauelements verringert werden, was die Geschwindigkeit in Vergleich zu einem allgemeinen Volumenbauelement verbessert.
Beim Entwurf von SOI-Elementen werden im allgemeinen das Siliziumsubstrat und das Einheitsbauelement eines darüberliegenden Schichtteils vollständig durch einen Feldoxidfilm innerhalb einer SOI-Schicht und durch eine Isolationsschicht, wie eine vergrabene Oxidschicht (BOX), getrennt, die den oberen Schichtteil aus Silizium vom unteren Siliziumsubstrat trennt. Zusätzlich wird ein aktives Gebiet durch die BOX-Schicht abgeschirmt, und der Feldoxidfilm wird als Kanalgebiet eines Transistors herangezogen.
Beim oben genannten Entwurf des SOI-Elements kollidieren jedoch, wenn durch Ansteuern eines Transistors ein Elektronenfluss ansteigt, die Elektronen mit Silizium innerhalb eines Drain-Gebietes und erzeugen Elektronen und Löcher im Silizium. Dadurch entsteht aufgrund einer Potentialdifferenz ein Effekt, bei dem Löcher auf einer Volumenseite konzentriert werden, die das aktive Gebiet repräsentiert, das vom Feldoxidfilm umgeben wird. Wenn die Löcher auf der Volumenseite konzentriert werden und das Bauelement ein Volumenbauelement ist, werden die Löcher über Masse entladen, so dass kein Problem besteht. Im Fall der SOI-Struktur ist jedoch die BOX-Schicht unter dem Volumenbereich vergraben, so dass die Löcher nicht zur Siliziumsubstratseite entladen werden können und sich stattdessen zunehmend anhäufen, was einen floatenden, d. h. potentialschwebenden Volumeneffekt verursacht. Der floatende Volumeneffekt verändert die Spannung im Volumenbereich und verursacht einen charakteristischen Abfall des Leistungsvermögens des Bauelements, wie z. B. die Erzeugung von Datenfehlern aufgrund einer fallenden Schwellenspannung eines Transistors, oder eine dynamische Eigenschaft eines SRAM-Bauelements wird instabil.
Um das floatende Volumenproblem zu korrigieren, erfolgt daher gegenwärtig der Entwurf der SOI-Struktur als eine Volumenkontaktstruktur vom Muldentyp unter Verwendung eines Prozesses der partiellen Grabenisolation (PTI). Die Volumenkontaktstruktur vom Muldentyp wird im Bauelemententwurf dadurch gebildet, dass eine Mulde erzeugt wird, die zwischen der BOX-Schicht und dem Feldoxidfilm liegt und in Kontakt mit dem aktiven Gebiet ist, so dass die Löcher, die sich auf der Volumenseite auf dem Treibertransistor konzentrieren, über die geerdete Mulde entladen werden können.
In den 1A und 1B ist eine herkömmliche PTI-SOI-Struktur mit Muldentyp-Volumenkontaktstruktur veranschaulicht, wobei 1A eine Entwurfsdraufsicht der Struktur und 1B eine Querschnittansicht längs der Linie A-B-C in 1A darstellen.
Wie aus den 1A und 1B ersichtlich, ist bei dem herkömmlichen PTI-SOI-Element eine BOX-Schicht 102 aus isolierendem Material auf einem Siliziumsubstrat 100 gebildet, und auf die BOX-Schicht 102 ist eine gleitende SOI-Schicht aufgebracht. In einem Bauelementisolationsgebiet innerhalb der SOI-Schicht ist eine geerdete Mulde 104b gebildet. Die Mulde 104b ist mit ihrer Unterseite in Kontakt mit der BOX-Schicht. Auf der Oberseite des Muldengebiets 104b ist ein Feldoxidfilm 116a gebildet, und benachbart zum Feldoxidfilm befindet sich ein aktives Gebiet. Auf dem Feldoxidfilm 116a ist eine Gate-Leitung 120 gebildet, die als Verbindung entlang des aktiven Gebiets der SOI-Schicht und eines bestimmten Teils des Feldoxidfilms 116a verläuft. Innerhalb des aktiven Gebiets ist beidseits der Gate-Leitung 120 ein n⁺-leitendes Source/Drain-Gebiet 118 mit einer LDD-Struktur (d. h. einer Struktur mit schwach dotierter Drain) gebildet, deren Unterseite in Kontakt mit der BOX-Schicht 102 ist. Der Entwurf der Struktur ist außerdem so gewählt, dass das von der BOX-Schicht 102, dem Feldoxidfilm 116a und der Mulde 104b umgebene, aktive Gebiet als ein Kanalgebiet eines Transistors und als Source/Drain-Gebiet genutzt werden kann.
Auf diese Weise kann durch Verwendung des PTI-Prozesses beim Entwurf des SOI-Elements das floatende Volumenproblem gelöst werden, indem die Löcher, die sich auf der Volumenseite konzentrieren, über die geerdete Mulde entladen werden. Da jedoch als eine strukturelle Eigenschaft entlang der A-B-C-Linie von 1a eine Verdrahtungsleitung aus Aluminium (Al) gebildet werden sollte, kann die Verzögerungszeit einer entsprechenden Verbindung größer als eine Gate-Verzögerung eines Transistors werden, d. h. es gibt eine Laufzeitverzögerung durch erhöhten Widerstand, der aus einer Verringerung der Chipabmessung resultiert. Dadurch tritt die Schwierigkeit auf, dass die Elementeigenschaften nicht über eine gewisse Grenze hinaus gesteigert werden können, wenngleich der Transistor zufriedenstellend gefertigt werden kann.
Um diese Schwierigkeit wie beim Volumenbauelement zu überwinden, sollte die Verdrahtungsleitung nicht mehr wie bisher aus Al, sondern aus Kupfer (Cu) als einem niederohmigen Material gebildet werden. Kupferverdrahtung wird durch einen Damascene-Prozess hergestellt, bei dem ein tiefer Kontakt erzeugt und zur Verdrahtungsbildung eine zwischenliegende leitfähige Schicht benutzt wird, wie bei der sogenannten lokalen Zwischenverbindung (LIC). Dieser Prozess unterscheidet sich von demjenigen, wie er zur Herstellung von Al-Verdrahtungsleitungen verwendet wird. Der grundsätzliche Unterschied zwischen dem Damascene- und dem Standard-Prozess besteht darin, dass die Metall-Leitungen bei ersterem nicht geätzt, sondern in Vertiefungen innerhalb einer dielektrischen Schicht abgeschieden werden, wonach dann überschüssiges Metall durch chemisch-mechanisches Polieren (CMP) entfernt wird.
Indem die Cu-Verdrahtung durch die Einführung der LIC gebildet wird, können ein Poly-Gate und das n⁺-leitende Source/Drain-Gebiet direkt verbunden werden, wodurch effektiv eine Entwurfsdisposition durchgeführt und auch ein Gatewiderstand reduziert werden kann. Die Verwendung dieser Methoden stellt eine starke Verbesserung im Bauelementleistungsvermögen dar.
Die 2A und 2B veranschaulichen in einer Draufsicht bzw. einer Querschnittansicht entsprechend den 1A und 1B eine Struktur mit einer LIC, die durch Anwenden der bestehenden Damascene-Prozesstechnik gebildet werden kann, wie sie zur Erzeugung von Cu-Verdrahtungen bei Volumenbauelementen eingesetzt wird. Die grundle gende Struktur der 2A und 2B entspricht derjenigen des Bauelements der 1A und 1B mit der Ausnahme einer zusätzlichen, spezifischen Bildung der LIC 128 durch den Damascene-Prozess. Eine separate Erläuterung dieser Struktur erübrigt sich daher.
Bei der Bildung der LIC des SOI-Elementes durch die Damascene-Technik, wie sie als solche in bestehenden Volumenprozessen zum Einsatz kommt, besteht jedoch die Schwierigkeit, dass die LIC 128 den Feldoxidfilm 116a stellenweise durchstoßen und einen Kurzschluss zwischen der LIC 128 und der Mulde 104b verursachen kann, wie an den mit dem Bezugszeichen I bezeichneten, markierten Bereichen in 2B.
Dieses Phänomen tritt deshalb auf, weil der Feldoxidfilm 116a merklich mitgeätzt wird, wenn eine Isolationsschicht 122 zur Bildung der LIC geätzt wird. Bislang stellt dies im Fall der Bildung der LIC 128 in einem Volumenbauelement kein ernsthaftes Problem dar, da das Feldoxid 116a so dick wie die Isolationsschicht gebildet ist und selbst nach partiellem Ätzen die LIC 128 isoliert. Im Fall, dass der Feldoxidfilm 116a als eine PTI-Struktur vorgesehen ist, die zur Bildung des SOI-Elements mittels der Volumenkontaktstruktur wie in 2B verwendet wird, wird jedoch leicht die Oberfläche der Mulde 104b beim Ätzen der Isolationsschicht 122 freigelegt, da der Feldoxidfilm 116a vergleichsweise dünn ist. Dadurch tritt das Phänomen auf, dass die LIC 128 zur Mulde 104b hin in Gebieten unter dem Feldoxidfilm 116a Kurzschlüsse bekommen kann, was den Betrieb von Schaltkreisen, die diese LIC-Struktur enthalten, merklich beeinflussen und verschlechtern kann.
Eine weitere herkömmliche SOI-Halbleiterstruktur verwandter Art ist in der Offenlegungsschrift DE 199 62 053 A1 offenbart.
Der Erfindung liegt als technisches Problem die Bereitstellung einer Halbleiterstruktur mit SOI-Struktur und eines zugehörigen Herstellungsverfahrens der eingangs genannten Art zugrunde, mit denen Kurzschlüsse zwischen einer LIC und einer Mulde bei Verwendung einer LIC bei einem SOI-Element mit Muldentyp-Volumenkontakt verhindert werden können.
Die Erfindung löst dieses Problem durch die Bereitstellung einer Halbleiterstruktur mit SOI-Struktur mit den Merkmalen des Anspruchs 1 sowie eines zugehörigen Herstellungsverfahren mit den Merkmalen des Anspruchs 5.
Erfindungsgemäß findet ein geänderter LIC-Bildungsprozess bei der Herstellung des SOI-Elements Anwendung, wobei die LIC auf einem aktiven Gebiet eine vollständige Graben-LIC (FT-LIC) umfasst und eine restliche LIC auf einem Feldoxidfilm oder einer Gate-Leitung eines benachbarten Transistors eine partielle Graben-LIC (PT-LIC) beinhaltet. In einem zugehörigen Aufbau, wie er z. B. durch die SOI-Struktur nach Anspruch 1 gegeben ist, erfolgt der Entwurf des SOI-Elements einerseits durch eine FT-LIC-Struktur derart, dass die LIC mit dem aktiven Gebiet, das für einen optionalen Transistor benutzt werden kann, und andererseits durch eine PT-LIC-Struktur derart, dass die LIC mit einem oberen Teil der Gate-Leitung auf dem Feldoxidfilm kontaktiert ist.
Ein weiterer Erfindungsaspekt liegt darin, dass der mit leitfähigem Material zu füllende Öffnungsteil für die LIC mittels Durchführung eines ersten Damascene-Prozesses gebildet werden kann, bei dem die Isolationsschicht auf dem Bauelementisolationsgebiet auf eine konstante Dicke geätzt wird, so dass die Gate-Leitung auf dem Feldoxidfilm partiell freigelegt wird, wonach ein zweiter Damascene-Prozess durchgeführt wird, bei dem die Isolationsschicht selektiv über dem aktiven Gebiet geätzt wird, so dass dieses freigelegt wird. Bei der Herstellung des SOI-Elements stoppt das Ätzen der Isolationsschicht auf dem Feldoxidfilm durch den ersten Damascene-Prozess so, dass genug vom Feldoxidfilm verbleibt, um die Gate-Leitung mit der LIC zu verbinden, während das Ätzen der Isolationsschicht auf dem aktiven Gebiet durch den sekundä ren Damascene-Prozess fortgesetzt wird, bis das aktive Gebiet teilweise freiliegt. Daher kann beim Ätzen der Isolationsschicht in einem Teil, in welchem die LIC zu bilden ist, das Ätzen des Feldoxidfilms verhindert werden.
Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
Vorteilhafte, nachfolgend beschriebene Ausführungsformen der Erfindung sowie die zu deren besseren Verständnis oben erläuterten, herkömmlichen Ausführungsbeispiele sind in den Zeichnungen dargestellt, in denen zeigen:
1A und 1B eine Draufsicht bzw. eine Querschnittansicht längs der Linie A-B-C von 1A einer herkömmlichen SOI-Struktur mit partieller Grabenisolation (PTI-SOI),
2A und 2B Ansichten entsprechend den 1A bzw. 1B nach Erzeugung einer LIC unter Verwendung eines Prozesses zur Bildung einer Cu-Verdrahtung in einem Volumenbauelement,
3A und 3B Ansichten entsprechend den 2A bzw. 2B, jedoch für eine erfindungsgemäße Struktur eines SOI-Bauelements, und
4A bis 4I Querschnittansichten zur Veranschaulichung aufeinanderfolgender Stufen eines erfindungsgemäßen Verfahrens zur Herstellung der in den 3A und 3B gezeigten Struktur.
Die 3A und 3B zeigen in einer Übersichts-Draufsicht bzw. einer Querschnittansicht längs der Linie A-B-C von 3A die Struktur eines PTI-SOI-Elements mit Muldentyp-Volumenkontaktstruktur.
Die in den 3A und 3B gezeigte, erfindungsgemäße PTI-SOI-Struktur weist eine auf einem Siliziumsubstrat 100 gebildete BOX-Schicht 102 aus Isolationsmaterial und eine über der BOX-Schicht 102 zur Bildung einer SOI-Schicht gebildete Mulde 104b auf, die geerdet ist. Die Unterseite der Mulde 104b kontaktiert die BOX-Schicht 102. Auf der Oberseite der Mulde 104b ist ein Feldoxidfilm 116a gebildet, auf dem wiederum eine Gate-Leitung 120 gebildet ist. Die Gate-Leitung 120 erstreckt sich über einen Teil des Feldoxidfilms 116a und eines aktiven Gebiets 118. Innerhalb des aktiven Gebiets 118 befindet sich beidseits der Gate-Leitung 120 eine Struktur, deren Unterseite mit der BOX-Schicht 102 in Kontakt ist. Auf dieser resultierenden Struktur ist eine Isolationsschicht 122 mit einem Öffnungsbereich h gebildet. In einer Struktur mit vollständigem Graben (FT) ist der Öffnungsbereich h derart gebildet, dass er einen Teil des aktiven Gebiets 118 freilässt. In einer Struktur mit partiellem Graben (PT) ist der Öffnungsbereich h derart gebildet, dass er einen oberen Teil der Gate-Leitung 120 eines benachbarten Transistors freilässt und eine LIC 128 aus leitfähigem Material innerhalb des Öffnungsbereichs h gebildet ist.
Im gezeigten Beispiel besitzt die LIC 128, wie aus 3B ersichtlich, eine FT-LIC-Struktur mit einem Kontakt mit dem aktiven Gebiet 118 und eine PT-LIC-Struktur mit einem Kontakt mit dem oberen Teil der Gate-Leitung 120 auf dem Feldoxidfilm 116a.
Unter Bezugnahme auf die 4A bis 4I werden im folgenden Verfahren zur Herstellung dieser und ähnlicher Strukturen, welche die Erfindung verkörpern, in aufeinanderfolgenden Schritten näher erläutert.
4A veranschaulicht einen ersten Schritt, bei dem die BOX-Schicht 102 aus Isolationsmaterial auf dem Siliziumsubstrat 100 und die SOI-Schicht 104 auf der BOX-Schicht 102 gebildet wird. Dann werden nacheinander über der SOI-Schicht 104 ein Kontaktstellen-Oxidfilm 106, ein Nitridfilm 108 und eine erste Oxidschicht 110 aus einem Hochtemperaturoxid(HTO)-Material gebildet. Der Kontaktstellen-Oxidfilm 106 und die erste Oxidschicht 110 können eine Dicke von etwa 10 nm bis 12 nm aufweisen und der Nitridfilm 108 kann eine Dicke von etwa 180 nm bis 220 nm haben. Anschließend wird auf der ersten Oxidschicht 110 ein Resistmuster 112 zur Festlegung des aktiven Bereichs erzeugt.
4B zeigt einen zweiten Schritt, bei dem der Nitridfilm 108 und die erste Oxidschicht 110 eines Bauelementisolationsgebiets nacheinander unter Verwendung des Resistmusters 112 als Ätzmaske geätzt werden. Dies resultiert darin, dass ein großer Teil der Oberfläche des Kontaktstellen-Oxidfilms 106 des Bauelementisolationsgebiets freigelegt wird. Dann werden durch Ionenimplantation p-leitende Störstellen in die Struktur zur Erzeugung der Mulde 104b eingebracht, deren Unterseite mit der BOX-Schicht 102 im Bauelementisolationsgebiet innerhalb der SOI-Schicht 104 in Kontakt ist. Das Bezugszeichen 104a bezeichnet einen als aktives Gebiet fungierenden Teil der SOI-Schicht 104.
In einem dritten Schritt wird gemäß 4C das Resistmuster 112 entfernt, und an beiden Seitenwänden des Nitridfilms 108 und der ersten Oxidschicht 110, die auf dem aktiven Gebiet 104a der SOI-Schicht verbleiben, werden isolierende Abstandshalter 114 erzeugt. Als nächstes wird derjenige Teil des Kontaktstellen-Oxidfilms 106, der nicht durch den Nitridfilm 108 und die Abstandshalter 114 bedeckt ist, geätzt, wonach ein Teil der Dicke der Mulde 104b derart geätzt wird, dass die Mulde 104b eine konstante Dicke auf der BOX-Schicht 102 kleiner als diejenige des aktiven Gebiets 104a aufweist, so dass ein Graben t gebildet wird, wo das aktive Gebiet 104a an die Mulde 104b angrenzt. Auf der resultierenden Struktur wird dann eine zweite Oxidschicht 116 von einem Anhäufungsstrukturtyp ”USG/P-TEOS” (undotiertes Silicatglas/P-Tetraethylorthosilicat) gebildet, gefolgt von einem Ausheilprozess zwecks eines Filmpoliereffektes.
In einem vierten Schritt wird, wie in 4D gezeigt, die zweite Oxidschicht 116 einem chemisch-mechanischen Polieren (CMP) bis auf ein Niveau derart unterzogen, dass der Nitridfilm 108 eine konstante Dicke, z. B. 120 nm bis 130 nm, auf dem Kontaktstellen-Oxidfilm 106 aufweist, um den Feldoxidfilm 116a aus dem Material der zweiten Oxidschicht auf der Oberfläche der Mulde 104b zu erzeugen.
In einem fünften Schritt werden gemäß 4E der verbliebene Abstandshalter 114, der Nitridfilm 108 und der Kontaktstellen-Oxidfilm 106 sämtlich entfernt, um das aktive Gebiet 104a freizulegen.
In einem sechsten Schritt wird, wie in 4F veranschaulicht, ein nicht gezeigter Gate-Oxidfilm über einem Teil des Feldoxidfilms 116a und des aktiven Gebiets 104a gebildet, um dann einen Teil der Gate-Leitung 120 zu erzeugen. Danach wird ein Kontakt der Unterseite des aktiven Gebiets 104a beidseits der Gate-Leitung 120 zu der BOX-Schicht 102 hergestellt. Nach diesem Schritt ist das aktive Gebiet 104a als das Gebiet 118 gemäß den 3A und 3B gezeigt.
In einem siebten Schritt wird, wie in 4G veranschaulicht, eine Isolationsschicht 122 mit einer Dicke von beispielsweise 1000 nm bis 1200 nm aufgebracht, und auf dieser wird ein Resistmuster 124 zur Begrenzung der Abmessung einer LIC erzeugt. Nach Bildung des Resistmusters 124 wird es als Maske zum Ätzen der Isolationsschicht 122 auf eine konstante Dicke verwendet, so dass die Gate-Leitung 120 partiell freiliegt. Dies wird der Einfachkeit halber als der erste, primäre Damascene-Prozess bezeichnet. In dem ersten, primären Damascene-Prozess ist es wün schenswert, die Erfindung dahingehend zu verkörpern, dass das Ätzen der Isolationsschicht 122 so gestoppt wird, dass die Gate-Leitung 120 etwa mit ihrer halben Dicke t freiliegt, wodurch der freiliegende Teil zur Kontaktierung der später gebildeten LIC verwendet werden kann.
In einem achten Schritt wird, wie in 4H veranschaulicht, das Resistmuster 124 entfernt, und es wird ein Resistmuster 126 auf der Isolationsschicht 122 derart gebildet, dass nur dort ein Teil offen bleibt, wo die LIC im aktiven Gebiet 118 gebildet werden soll. Dann wird die verbliebene Isolationsschicht 122 auf dem aktiven Gebiet 104 selektiv und partiell geätzt, wobei das Resistmuster 126 als Maske dient. Der Einfachkeit halber wird dies als der zweite, sekundäre Damascene-Prozess bezeichnet. Dieser Ätzvorgang führt zu einem Öffnungsbereich h, der auf einer Gestalt basiert, durch welche der Öffnungsbereich in der FT-Struktur, in welcher das aktive Gebiet 118 freiliegt, und in der PT-Struktur geöffnet ist, in der ein oberer Teil der Gate-Leitung 120 freiliegt.
In einem neunten Schritt wird, wie in 4I veranschaulicht, das Resistmuster 126 entfernt, und ein Metallfilm aus leitfähigem Material, wie Wolfram (W) oder Cu etc., wird auf der Isolationsschicht 122 derart gebildet, dass er das Innere des Öffnungsbereichs h ausreichend auffüllt. Danach wird die Struktur einem CMP unterzogen, bis die Oberfläche der Isolationsschicht 122 freiliegt, wodurch die LIC aus dem leitfähigen Material innerhalb des Öffnungsbereichs h gebildet wird und der Herstellungsprozess abgeschlossen ist.
Als Resultat wird die LIC mit der oben erwähnten Gestalt bereitgestellt, und zwar mit der FT-LIC-Struktur, die mit dem aktiven Gebiet 118 kontaktiert ist, während die auf dem Feldoxidfilm 116a bereitgestellte LIC 128 eine Gestalt mit der PT-LIC-Struktur aufweist, die mit dem oberen Teil der Gate-Leitung 120 eines benachbarten Transistors kontaktiert ist.
Wenn die LIC auf diese Weise gebildet wird, d. h. dadurch, dass der erste Damascene-Prozess so ausgeführt wird, dass der Vorgang des Ätzens der Isolationsschicht 122 in einer gewissen Tiefe bei einer Dicke stoppt, die ausreicht, einen Teil der Gate-Leitung 120 freizulegen, wonach der sekundäre Damascene-Prozess derart ausgeführt wird, dass nur ein Teil der Isolationsschicht 122 auf dem aktiven Gebiet 118 geätzt wird, kann der Feldoxidfilm 116a davor bewahrt werden, bei der Bildung des Öffnungsbereichs h geätzt zu werden.
Wenngleich der Feldoxidfilm 116a in der PTI-Struktur bereitgestellt wird, um die Bildung des SOI-Elements in der Muldentyp-Volumenkontaktstruktur zu unterstützen, führt dies im Gegensatz zu bekannten Schaltungen nicht zu einem Phänomen wie bei der LIC 128 von 2B, bei der Kurzschlüsse mit der unter dem Feldoxidfilm 116a vorgesehenen Mulde 104b vorliegen können.
In einer alternativen Realisierung der Erfindung, welche die in Verbindung mit den 4G und 4H erläuterten Prozessschritte nicht enthält, kann der Öffnungsbereich h derart gebildet werden, dass nur die Isolationsschicht 122 auf dem Bauelementisolationsgebiet zuerst im primären Damascene-Prozess selektiv auf eine konstante Dicke geätzt wird, so dass die Gate-Leitung 120 partiell freiliegt, und danach nur die Isolationsschicht 122 auf dem aktiven Gebiet selektiv in einem Bereich während des sekundären Damascene-Prozess geätzt wird, so dass das aktive Gebiet 118 freiliegt.
Es versteht sich, dass die Erfindung sowohl für Strukturen mit NMOS-Transistoren, wie im gezeigten Fall, als auch für solche mit PMOS-Transistoren geeignet ist. Im letzteren Fall wird das Ätzen der Isolationsschicht 122 auf dem Feldoxidfilm 116a bei einer Dicke gestoppt, die ausreicht, die Gate-Leitung 120 für die LIC 128 freizulegen, während auf dem aktiven Gebiet 118 das Ätzen der Isolationsschicht 122 fortschrei tet, so dass ein Teil der Oberfläche freigelegt wird. Daher kann dies den Feldoxidfilm 116a naturgemäß davor schützen, bei der Erzeugung des Öffnungsbereichs h mitgeätzt zu werden.
Wie oben erläutert, kann erfindungsgemäß bei der Herstellung eines SOI-Elementes eine LIC über eine Änderung des Herstellungsprozesses vorgesehen werden, indem auf einem aktiven Gebiet eine FT-LIC-Struktur bereitgestellt wird, während auf dem übrigen Gebiet eines Feldoxidfilms oder einer Gate-Leitung eine PT-LIC-Struktur bereitgestellt wird. Dementsprechend kann ein Kurzschluss zwischen der LIC und der Mulde verhindert werden, z. B. in Fällen, in denen die LIC bei einem SOI-Element mit Muldentyp-Volumenkontakt angewendet wird.

Claims

Halbleiterstruktur mit – einem Substrat (100), – einer ersten Isolationsschicht (102) auf dem Substrat, – einer Halbleiterschicht (104) auf der ersten Isolationsschicht, – einem aus der Halbleiterschicht gebildeten Muldenbereich (104b), – einer zweiten Isolationsschicht in Form einer Feldoxidschicht (116a) über dem Muldenbereich, – einem oder mehreren, außerhalb des Muldenbereichs in der Halbleiterschicht gebildeten aktiven Gebieten (118), – einer Gate-Leitung (120), die zum Teil über wenigstens einem aktiven Gebiet und zum Teil über der Feldoxidschicht liegt, und – einer dritten Isolationsschicht (122) auf einem Teil des wenigstens einen aktiven Gebiets und der Feldoxidschicht, dadurch gekennzeichnet, dass – ein Öffnungsbereich in der dritten Isolationsschicht (122) vorgesehen ist, der mit einer leitfähigen Füllung (128) gefüllt ist, wobei die dritte Isolationsschicht in einem Teil des Öffnungsbereichs mit reduzierter Dicke verbleibt und dort einen unteren Teil der Gate-Leitung (120) im Bereich über der Feldoxidschicht umgibt und die leitfähige Füllung den oberen Teil der Gate-Leitung im Bereich über der Feldoxidschicht kontaktiert und so elektrisch mit einem aktiven Gebiet (118) verbindet.
Halbleiterstruktur nach Anspruch 1, weiter dadurch gekennzeichnet, dass das Substrat ein Siliziumsubstrat (100), die erste Isolationsschicht eine vergrabene Oxidschicht (102) und die Halbleiterschicht eine Silizium-auf-Isolator-Schicht bilden.
Halbleiterstruktur nach Anspruch 1 oder 2, weiter dadurch gekennzeichnet, dass der Öffnungsbereich zum einen Teil eine Öffnung für eine vollständige Grabenstruktur zur teilweisen Freilegung eines aktiven Gebietsbereichs und zum anderen Teil eine Öffnung für eine partielle Grabenstruktur auf dem Feldoxidfilm zur Freilegung eines oberen Teils der Gate-Leitung bildet.
Halbleiterstruktur nach einem der Ansprüche 1 oder 3, weiter dadurch gekennzeichnet, dass das den Öffnungsbereich füllende Material Wolfram und/oder Kupfer ist.
Verfahren zur Herstellung einer Halbleiterstruktur mit Silizium-auf-Isolatorstruktur, gekennzeichnet durch die Schrittfolge: – Bilden einer Halbleiterschicht (104) auf einer ersten Isolationsschicht (102) über einem Substrat (100), – Bilden eines ionenimplantierten Muldenbereichs (104b) der Halbleiterschicht, – Bilden wenigstens eines aktiven Gebiets (118) der Halbleiterschicht außerhalb des Muldenbereichs, – Bilden einer zweiten Isolationsschicht (116), – Bilden einer Gate-Leitung (120) auf der zweiten Isolationsschicht, wobei sich die Gate-Leitung über einem aktiven Gebiet und einem Teil der zweiten Isolationsschicht erstreckt, – Bilden einer dritten Isolationsschicht (122) auf der zweiten Isolationsschicht und dem aktiven Gebiet, – Entfernen eines Teils der dritten Isolationsschicht unter Bildung eines Öffnungsbereichs dergestalt, dass dieser einen Teil eines aktiven Gebiets freilegt und die dritte Isolationsschicht wenigstens in einem Umgebungsbereich der Gate-Leitung im Bereich über der zweiten Isolationsschicht mit einer Restdicke verbleibt, die dort die Gate-Leitung in einem unteren Bereich umgibt, und – Füllen des Öffnungsbereichs in der dritten Isolationsschicht mit einem leitfähigen Material, das einen oberen Bereich der Gate-Leitung im Bereich über der zweiten Isolationsschicht kontaktiert und diese so mit einem aktiven Gebiet elektrisch verbindet.
Verfahren nach Anspruch 5, weiter dadurch gekennzeichnet, dass zur Bildung des Öffnungsbereichs zunächst die dritte Isolationsschicht auf die Restdicke entfernt und dann die dritte Isolationsschicht mit ihrer Restdicke selektiv über dem aktiven Gebiet vollständig entfernt wird.
Verfahren nach Anspruch 5 oder 6, weiter dadurch gekennzeichnet, dass die Halbleiterschicht als Silizium-auf-Isolator-Schicht (104) gebildet wird.
Verfahren nach einem der Ansprüche 5 bis 7, weiter dadurch gekennzeichnet, dass die erste Isolationsschicht als vergrabene Oxidschicht (102) gebildet wird.
Verfahren nach einem der Ansprüche 5 bis 8, weiter dadurch gekennzeichnet, dass vor der Ionenimplantation der Halbleiterschicht ein Kontaktstellen-Oxidfilm (106), ein Nitridfilm (108) und eine weitere Oxidschicht (110) nacheinander auf die Halbleiterschicht (104) aufgebracht und der Nitridfilm und die weitere Oxidschicht in einem Bauelementisolationsgebiet der Halbleiterschicht unter Verwendung einer Maske strukturiert werden.
Verfahren nach Anspruch 9, weiter dadurch gekennzeichnet, dass an den Seitenwänden des Nitridfilms und der weiteren Oxidschicht, die nach Strukturierung auf dem aktiven Gebiet der Halbleiterschicht verbleiben, ein Abstandshalter (114) gebildet wird.
Verfahren nach Anspruch 9 oder 10, weiter dadurch gekennzeichnet, dass vor der Bildung der zweiten Isolationsschicht der Kontaktstellen-Oxidfilm und der Muldenbereich der Halbleiterschicht so geätzt werden, dass der Muldenbereich mit einer vorgebbaren Dicke verbleibt.
Verfahren nach einem der Ansprüche 9 bis 11, weiter dadurch gekennzeichnet, dass die zweite Isolationsschicht nach ihrer Bildung chemisch-mechanisch derart poliert wird, dass der Nitridfilm mit einer vorgebbaren Dicke auf dem aktiven Gebiet verbleibt und die zweite Isolationsschicht als Feldoxidfilm auf dem Muldenbereich verbleibt.
Verfahren nach einem der Ansprüche 10 bis 12, weiter dadurch gekennzeichnet, dass vor der Bildung der Gate-Leitung der Nitridfilm, der Kontaktstellen-Oxidfilm und der Abstandshalter, die auf dem aktiven Gebiet verblieben sind, unter Freilegung desselben entfernt werden.
Verfahren nach einem der Ansprüche 5 bis 13, weiter dadurch gekennzeichnet, dass die Bildung des Öffnungsbereichs einen ersten Damascene-Prozess, bei dem die dritte Isolationsschicht bis zu einer Restdicke derart geätzt wird, dass die Gate-Leitung mit einem oberen Teil freigelegt wird, und einen zweiten Damascene-Prozess umfasst, bei dem die verbliebene dritte Isolationsschicht im aktiven Gebiet geätzt wird, so dass im aktiven Gebiet eine vollständige Grabenstruktur und auf der verbliebenen dritten Isolationsschicht eine partielle Grabenstruktur gebildet wird.
Verfahren nach einem der Ansprüche 9 bis 14, weiter dadurch gekennzeichnet, dass der Kontaktstellen-Oxidfilm in einer Dicke zwi schen 10 nm und 12 nm und/oder der Nitridfilm in einer Dicke zwischen 180 nm und 220 nm und/oder die weitere Oxidschicht in einer Dicke zwischen 10 nm und 12 nm gebildet werden.
Verfahren nach einem der Ansprüche 5 bis 15, weiter dadurch gekennzeichnet, dass die zweite Isolationsschicht als eine Oxidschicht vom Typ mit einer USG/P-TEOS-Akkumulationsstruktur gebildet wird.
Verfahren nach einem der Ansprüche 12 bis 16, weiter dadurch gekennzeichnet, dass die zweite Isolationsschicht so weit chemisch-mechanisch poliert wird, dass der Nitridfilm in einer Dicke von 120 nm bis 130 nm auf dem Kontaktstellen-Oxidfilm verbleibt.
Verfahren nach einem der Ansprüche 5 bis 17, weiter dadurch gekennzeichnet, dass die dritte Isolationsschicht in einer Dicke von 1000 nm bis 1200 nm gebildet wird.
Verfahren nach einem der Ansprüche 6 bis 18, weiter dadurch gekennzeichnet, dass die dritte Isolationsschicht bei der Bildung des Öffnungsbereichs so weit abgetragen wird, dass die Gate-Leitung mit etwa ihrer halben Dicke freigelegt wird.
Verfahren nach einem der Ansprüche 5 bis 19, weiter dadurch gekennzeichnet, dass zum Füllen des Öffnungsbereichs Wolfram und/oder Kupfer verwendet wird.
Verfahren nach einem der Ansprüche 5 bis 20, weiter dadurch gekennzeichnet, dass das leitfähige Material nach Füllen des Öffnungsbereichs chemisch-mechanisch poliert wird.