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Hintergrund der Erfindung
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Gebiet der Erfindung
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Die
vorliegende Erfindung betrifft ein Herstellungsverfahren für eine integrierte
Halbleiterstruktur mit Speicher- und Peripheriebereich.
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Aus
der KR 10-0585180 B1 ist es bekannt, dass das Induzieren einer Zugspannung
für NMOS-Transistoren
und das Induzieren einer Kompressionsspannung für PMOS-Transistoren von Vorteil
ist. Das dort geschilderte Verfahren weist die Merkmale a), c),
d), f), g) und h) des Verfahrens nach Anspruch 1 auf.
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Die
DE 10 2004 042 167
A1 lehrt, unterschiedlich verspannte Schichten über NMOS-
und PMOS- Transistoren vorzusehen. Dazu wird die zunächst auf
alle Transistoren aufgebrachte Spannungs-Liner-Schicht über einem
Teil der Transistoren entfernt, welche anschließend mit einer unterschiedlich
verspannten Spannungs-Liner-Schicht überzogen werden.
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Obwohl
prinzipiell auf beliebige integrierte Halbleiterstrukturen mit Speicher-
und Peripheriebereich anwendbar, werden die vorliegende Erfindung und
die zugrunde liegenden Probleme bezüglich integrierter DRAM-Speicherschaltungen
in Siliciumtechnologie erläutert.
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Die
Funktionstüchtigkeit
integrierter Schaltungen von Metalloxid-Halbleitertransistoren (MOSFETs)
hängt von
einer Vielzahl von Vorrichtungsparametern ab, wie z.B. der Dicke
des Dielektrikums, der Transistor-Gate-Länge und der Beweglichkeit der
Ladungsträger
im Kanalbereich. Es ist allgemein bekannt, dass die Anwendung von
Stress bzw. Spannung im Transistorkanalbereich ein wichtiger Faktor zum
Erhöhen
der Ladungsträgermobilität ist. Eine Anzahl
von Verfahren wurde angewendet zum Anlegen von Spannung an den Transistorkanalbereich einschließlich der
Bildung eines Liners mit hoher Spannung über der Transistorstruktur.
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Spannungs-Liner
aus Siliciumnitrid sind standardmäßig in Logikprozessflüssen vorhanden, aber
bis heute nicht in DRAM-Prozessflüssen aufgrund
von unterschiedlichen Verarbeitungsschritten der Feldvorrichtungen
verwendbar.
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Weiterhin
ist es allgemein bekannt, Gate-Stapel vorzusehen, welche mit isolierenden Kappen
bedeckt sind, welche die elektrisch leitenden Gate-Leiter umgeben,
wobei die Kappen eine Mehrzahl von Isolationsschichten umfasst.
Im Folgenden wird der Ausdruck Kappe verwendet um eine oder mehrere
Isolationsschichten zu definieren, welche die elektrisch leitenden
Gate-Leiter umgeben
und welche auf der Oberseite und/oder um die elektrisch leitenden
Gate-Leiter herum vorgesehen sein können.
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Der
Erfindung liegt die Aufgabe zugrunde, Transistoren im Peripheriebereich
und im Speicherbereich einfach individuell zu verbessern.
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Kurze Zusammenfassung der
Erfindung
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Die
Erfindung löst
die Aufgabe durch ein Herstellungsverfahren für eine integrierte Halbleiterstruktur
gemäß Anspruch
1.
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Die
oben definierten Aspekte der Erfindung haben folgende Vorteile:
Die Bildung des Spannungs-Liners und die Silicidierungsschritte
können leicht
implementiert werden; Spacer für
Source/Drain-Kontakte in der Peripherie können vollständig aus Nitrid für eine selbstausgerichtete
Source/Drain-Ätzung
hergestellt werden. Ein dicker Spannungs-Liner erlaubt eine größere kritische
Dimension in der Lithographie für
die Source/Drain-Kontakte. Der Prozessfluss ist kompatibel mit der
Integration verschiedener Stress-Liner durch aufeinander folgendes
Anwenden verschiedener Blockmasken, kompressiver oder tensiler Stress-Liner
und Ätzprozesse.
Source/Drain-Kontakte können
unter Verwendung der Stress-Liner selbstausgerichtet hergestellt werden.
Entkoppelte Space-Dicken sind möglich
für das
Feld und die Peripherie. Silicid wird für die Peripherie sowie für die Feldkontakte
integriert.
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Bevorzugte
Weiterbildungen sind in den jeweiligen abhängigen Ansprüchen aufgeführt.
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Gemäß einer
weiteren bevorzugten Ausführungsform
umfasst der Spannungs-Liner einen n-Fet-Transistor-Zugspannungs-Liner,
wobei die zusätzliche
Kappenmaterialschicht folgenden Schritten unterworfen wird: Bilden
eines dünnen
Oxids als Hartmaske, Freilegen von p-FET-Transistoren, Nassätzen des
Oxids in einem Lithographieschritt; und Nassdünnen oder Nassentfernen der
zusätzlichen Kappenmaterialschicht über den
p-FET-Transistoren, wobei die zusätzliche Kappenmaterialschicht über den
n-FET-Transistoren
belassen wird.
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Gemäß einer
weiteren bevorzugten Ausführungsform
umfasst der Spannungs-Liner einen p-FET-Transistor-Kompressionsspannungs-Liner, wobei die
folgenden Schritte durchgeführt
werden: Bilden eines Kompressionsspannungs-Liners über den
p-FET-Transistoren,
Bilden eines dünnen
Oxids als Hartmaske, welche die n-FET-Transistoren freilegt, Nassätzen des
Oxids in einem Lithographieschritt; und Nassdünnen oder Nassentfernen des
Kompressionsspannungs-Liners über
den n-FET-Transistoren, wobei der Kompressionsspannungs-Liner über den
p-FET-Transistoren
belassen wird.
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Gemäß einer
weiteren bevorzugten Ausführungsform
umfasst die Kappe eine erste, zweite und dritte Nitridschicht.
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Gemäß einer
weiteren bevorzugten Ausführungsform
sind die erste, zweite und dritte Schutzschicht Siliciumoxidschichten.
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Gemäß einer
weiteren bevorzugten Ausführungsform
wird die Dicke der zusätzlichen
Kappenmaterialschicht derart gewählt,
dass das zumindest eine weitere Kontaktloch, das den weiteren Kontaktbereich
freilegt, welcher neben dem Gate-Stapel in dem Peripherieelementbereich
liegt, selbstausgerichtet mit den silicidierten Kontaktbereichen
gebildet werden kann.
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Gemäß einer
weiteren bevorzugten Ausführungsform
wird die vierte Schutzschicht aus Kohlenstoff hergestellt.
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Beschreibung der Zeichnungen
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In
den Figuren zeigen:
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1A–P schematische
Querschnitte eines Herstellungsverfahrens für eine integrierte Halbleiterstruktur
gemäß einer
ersten Ausführungsform
der vorliegenden Erfindung; und
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2A–D schematische
Querschnittsansichten eines Herstellungsverfahrens für eine integrierte
Halbleiterstruktur gemäß einer
zweiten Ausführungsform
der vorliegenden Erfindung.
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In
den Figuren bezeichnen identische Bezugszeichen gleiche oder funktionsgleiche
Komponenten.
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Beschreibung der bevorzugten
Ausführungsformen
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1A–P zeigen
schematische Querschnitte eines Herstellungsverfahrens für eine integrierte Halbleiterstruktur
gemäß einer
ersten Ausführungsform
der vorliegenden Erfindung.
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In 1A bezeichnet
Bezugszeichen 1 ein Silicium-Halbleitersubstrat mit einem Peripherieelementbereich
PB und einem Speicherzellenbereich ZFB. In dem Peripherieelementbereich
PB ist ein erster aktiver Bereich AA1 in dem Substrat 1 vorgesehen.
Auf der Hauptoberfläche
des Substrats 1 ist eine dünne
Gate-Dielektrikumsschicht GO vorgesehen, beispielsweise eine Gateoxidschicht.
Obwohl diese Gate-Dielektrikumsschicht GO ebenfalls in dem Speicherzellenbereich
ZFB vorliegt, ist sie aus Übersichtlichkeitsgründen nur
in der Peripherieelementbereich PB eingezeichnet. Weiterhin ist
in dem Peripherieelementbereich eine Polysiliciumschicht P auf der
Gate-Dielektrikumsschicht
GO vorgesehen, eine Wolframschicht T auf der Polysiliciumschicht
P vorgesehen und eine erste Nitridschicht N1 auf der Wolframschicht
T vorgesehen.
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In
dem aktiven Bereich AA2 des Speicherzellenbereichs ZFB gibt es einen
EUD-Transistor (EUD = Extended U-Groove Device = erweiterte U-Grabenvorrichtung)
mit einem Gate-Leiter GC. Wie oben erwähnt, ist die Gate-Dielektrikumsschicht
GO unter dem Gate-Leiter GC in dem Speicherzellenbereich ZFB nicht
gezeigt. Weiterhin bezeichnet das Bezugszeichen CC eine Kondensatoranschlussleitung,
welche die Drain-Seite des EUD-Transistors mit einem Grabenkondensator
TC verbindet, welcher in dem Substrat 1 vergraben ist und ebenfalls
hier nicht gezeigt ist.
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Auf
der Source-Seite des EUD-Transistors gibt es eine Bitleitungs-Anschlussleitung
BLC. Die Kondensatoranschlussleitung CC, die Bitleitungs-Anschlussleitung
BLC und der Gate-Leiter GC sind aus Polysilicium hergestellt. Sie
sind elektrisch durch eine erste Isolationsschicht I1 aus Siliciumoxid
isoliert und teilweise in elektrischem Kontakt mit dem Substrat
1. Die Wolframschicht T, welche sowohl in dem Peripherieelementbereich
PB als auch in dem Speicherzellenbereich ZFB vorliegt, liegt im
letzteren Bereich auf der ersten Isolationsschicht I1 und kontaktiert
den Gate-Leiter GC von oben. Wie im Peripherieelementbereich PB
ist ebenfalls im Speicherzellenbereich ZFB die erste Nitridschicht
N1 auf der Oberseite der Wolframschicht T.
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Das
Bezugszeichen CC' in 1A bezeichnet
eine weitere Kondensatoranschlussleitung, welche zu einem benachbarten
EUD-Transistor gehört, der
in 1A–P
nicht gezeigt ist und welche die Drain-Seite des benachbarten EUD-Transistors
mit einem Grabenkondensator TC' verbindet,
welcher in dem Substrat 1 vergraben ist und ebenfalls hier nicht gezeigt
ist.
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In
einem ersten Prozessschritt, welcher im Prozessstatus startet, der
in 1A gezeigt ist, werden jeweilige Gate-Stapel GSB,
GF1, GF2, GF3 in dem Peripherieelementbereich PB und in dem Speicherzellenbereich
ZFB durch einen Lithographieprozess schritt und durch einen folgenden Ätzschritt
gebildet, wie in 1B gezeigt.
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In
dem Peripherieelementbereich PB wird ein Gate-Stapel GSP eines Peripherietransistors durch
Strukturieren der ersten Nitridschicht N1, der Wolframschicht T
und der Polysiliciumschicht P gebildet. In dem Speicherzellenbereich
ZFB werden ein erster, zweiter und dritter Gate-Stapel GF1, GF2, GF3
durch Strukturieren der ersten Nitridschicht N1 und der Wolframschicht
P gebildet. Der Gate-Stapel GF2 gehört zu dem EUD-Transistor, der in
den Querschnitten von 1A–P gezeigt ist, wohingegen
die Gate-Stapel GF1 und GF3 zu EUD-Transistoren gehören, die
in anderen Querschnitten liegen. Die Gate-Stapel GF1, GF2, GF3 werden nicht im
selben Prozessschritt wie der Gate-Stapel GSP gebildet. Somit kann
im Speicherzellenbereich ZFB eine leichte Überätzung in die erste Isolationsschicht
I1 aus Siliciumoxid vorteilhafterweise erhalten werden.
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In
einem folgenden Prozessschritt, welcher in 1C gezeigt
ist, wird eine zweite Nitridschicht über dem Peripherieelementbereich
PB und dem Speicherzellenbereich ZFB abgeschieden und daraufhin
einem Nitrid-Spacer-Ätzschritt
unterworfen, um Nitrid-Spacer N2 zu bilden, welche die Gate-Stapel
GSP. GF1, GF2, GF3 umgeben. In diesem Prozessschritt wird ebenfalls
der Teil der Gateoxidschicht GO, welcher den Gate-Stapel GSP umgibt, entfernt.
Der Zweck des Nitrid-Spacers N2 ist die Definition eines Implantationsbereichs
in dem aktiven Bereich AA1.
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Danach,
wie in 1D gezeigt, wird ein Oxidationsschritt
optionell durchgeführt,
um einen Teil des Siliciums des ersten aktiven Bereichs AA1, welches
den Gate-Stapel GSP umgibt, zu oxidieren, um so Vogelschnabelbereiche
BB unter dem Gate-Stapel
GSP zu bilden. Danach wird das Oxid, welches den Gate-Stapel GSP umgibt,
in einem Oxid-Ätzschritt
entfernt, wobei der Nitrid-Spacer N2 als Maske verwendet wird, um
die obere Oberfläche
des ersten aktiven Bereichs AA1 um den Gate-Stapel GSP herum freizulegen.
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Dann
wird ein Ionenimplantationsschritt durchgeführt, um Verunreinigungen in
den ersten aktiven Bereich AA1 einzuführen. Der Nitrid-Spacer N2 definiert
die minimale Trennung des Implantationsbereichs vom tatsächlichen
Kanal der Vorrichtung.
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In
einem nächsten
Prozessschritt, welcher in 1E gezeigt
ist, wird eine dritte Nitridschicht N3 über dem Peripherieelementbereich
PB und dem Speicherzellenbereich ZFB abgeschieden, so dass die dritte
Nitridschicht N3 dem Zweck der Definition eines Abstands zwischen
den Gate-Stapeln GF1, GF2 GF3 in dem Speicherzellenbereich ZFB dient. Danach
wird eine erste Oxidschicht O1 aus beispielsweise TEOS über der
gesamten Struktur abgeschieden, d.h. über dem Peripherieelementbereich
PB und dem Speicherzellenbereich ZFB. Die erste Oxidschicht O1 dient
dem Schutz der Nitridschicht N3 in dem Speicherzellenbereich ZFB
und dient der Definition einer Maske für die dritte Nitridschicht
N3 in dem Peripherieelementbereich PB. Mögliche Lunker (nicht gezeigt
hier), welche in der ersten Oxidschicht O1 in den Zwischenräumen zwischen
den Gate-Stapeln GF1, GF2, GF3 existieren, würden keine Probleme verursachen,
solange die erste Oxidschicht O1 zum Schützen der Nitridschicht N3 in
dem Speicherzellenbereich ZFB in einem späteren Nitridätzschritt ausreicht.
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Wie
in 1F dargestellt, wird eine Oxid-Spacer-Ätzung an
der ersten Oxidschicht O1 durchgeführt, welche die erste Oxidschicht
O1 in dem Zwischenraum zwischen den Gate-Stapeln GF1, GF2, GF3 und
auf den Seitenwänden
des Gate-Stapels GSP zurücklässt. In
dem Peripherieelementbereich PB legt die Oxid-Spacer-Ätzung einen Teil der oberen
Oberfläche
der dritten Nitridschicht N3 frei, umgebend den restlichen Spacer
O1' der ersten Oxidschicht
O1. Dann wird ein weiterer Ionenimplantationsschritt I2 in den ersten
aktiven Bereich AA1 unter Verwendung der Spacer O1' der ersten Oxidschicht
O1 als Maske durch geführt.
Dieser Ionenimplantationsschritt I1 wird durch die freigelegten
Teile der dritten Nitridschicht N3 in den aktiven Bereich AA1 durchgeführt und
hat keinen Einfluss auf den Speicherzellenbereich ZFB.
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In
einem folgenden Prozessschritt, welcher in 1G illustriert
ist, werden der Speicherzellenbereich ZFB und (nicht gezeigte) Teile
des Peripherieelementbereichs PB mit einer Photolackschicht PR bedeckt,
welcher als eine Schutzschicht dient. Dann wird eine Nitrid-Spacer-Ätzung durchgeführt, um
den ersten aktiven Bereich AA1 in dem Bereich um die Spacer O1' aus der ersten Oxidschicht
O1 herum freizulegen. Die Teile, welche mit dem Photolack bedeckt
sind, werden während
dieses Prozesses nicht weggeätzt
und werden später
als Silicidierungsblockierschicht dienen.
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Wie
in 1H illustriert, wird die Photolackschicht PR nach
der Nitrid-Spacer-Ätzung
gestrippt, und danach werden die erste Oxidschicht O1 und die daraus
hergestellten Spacer O1' in
einem Nassätzschritt
sowohl in dem Peripherieelementbereich PB als auch in dem Speicherzellenbereich
ZFB gestrippt. Die unteren Ecken LC der verbleibenden dritten Nitridschicht
N3 auf dem aktiven Bereich AA1 dienen einer Nitridausrichtungsätzung für einen
Silicid-(beispielsweise CiSi-)Bildungsschritt, welcher später auszuführen ist.
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Mit
Bezug auf 1I wird ein planarisierender
Lithographieschritt gefolgt von einem reaktiven Ionenätzschritt
ausgeführt,
um ein Kontaktloch KH1 zu bilden, welches nach Durchbrechen der
dritten Nitridschicht N3 und der ersten Isolationsschicht I1 aus Oxid
die Bitleitungs-Anschlussleitung BLC freilegt. Danach wird ein weiterer
Implantationsschritt I3 in das Kontaktloch KH1 durchgeführt, um
den Kontaktwiderstand der Bitleitungs-Anschlussleitung BLC zu reduzieren.
Dann wird die (nicht gezeigte) Photomaske vom Lithographieschritt
entfernt.
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Wie
in 1J gezeigt, werden Silicid-Kontaktbereiche CS1,
CS2, CS3 in den freigelegten Bereichen des ersten aktiven Bereichs
AA1 in dem Peripherieelementbereich PB und auf der Bitleitungsanschlussleitung
BLC in dem Speicherzellenbereich ZFB durch einen Silicidierungsprozess
(beispielsweise durch selbstausgerichtete Silicidierung) gebildet. Hier
verhindern die restlichen Teile der Nitridschutzschicht N3 (d.h.
der Silicidierungsblockierschicht), dass einige Bereiche silicidiert
werden, was in den Querschnitten nicht gezeigt ist.
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In
einem folgenden Prozessschritt wird eine zweite Oxidschicht O2 über der
gesamten Struktur abgeschieden und danach aus dem Peripherieelementbereich
PB durch einen Blocklithographie- und Oxidätzschritt entfernt, wobei nur
der Speicherzellenbereich ZFB bedeckt bleibt. Falls die zweite Oxidschicht
O2 eine Spinon-Glass-Oxidschicht ist, kann die Entfernung der zweiten
Oxidschicht O2 aus dem Peripherieelementbereich PB in den oben erwähnten Lithographie-/Ätzschritten
leicht in einem anisotropen Spin-Glas-Ätzschritt gefolgt von einem
kurzen Nassätz-Dip,
vorzugsweise mit einer Selektivität von 6:1 oder besser bezüglich eines
(nicht gezeigten) STI-Oxids (Shallow Trench Insulation = niedrige
Grabenisolation) in dem Peripherieelementbereich PB durchgeführt werden.
Danach wird die (nicht gezeigte) Photolackblockmaske aus dem Speicherzellenbereich
ZFB entfernt.
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Mit
Bezug auf 1K wird ein Nitrid-Nassätzschritt
durchgeführt,
um die Nitridkappe des Gate-Stapels GSP in dem Peripherieelementbereich PB
zu dünnen.
Während
dieses Nitrid-Nassätzschritts
dient die zweite Oxidschicht 2 als Maske im Speichersystem in dem
Speicherzellenbereich ZFB. Nach dem Nitrid-Nassätzschritt bleibt nur eine dünne Kappe
aus der ersten Nitridschicht N1 auf der Oberseite des Gate-Stapels
GSP, wohingegen die Nitridschichten N2, N3 vollständig von
der Oberseite und den Seitenwänden
des Gate-Stapels GSP entfernt worden sind.
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Wie
in 1L dargestellt, wird eine vierte Nitridschicht
N4 als konforme Schicht über
der gesamten Struktur abgeschieden, welche als Spannungs-Liner über dem
Gate-Stapel GSP in dem Peripherieelementbereich dient. In dem Speicherzellenbereich
ZFB schützt
die zweite Oxidschicht O2 die Gate-Stapel GF1, GF2, GF3 vor der
vierten Nitridschicht N4. Die vierte Nitridschicht N4 ist eine speziell hergestellte
Nitridschicht und im Stand der Technik wohlbekannt. Die vierte Nitridschicht
N4 kann eine nicht-konforme Schicht sein, obwohl sie in dieser Ausführungsform
als eine konforme Schicht gezeigt ist.
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Beispielsweise
umfasst der Spannungs-Liner einen n-FET-Transistor-Zugspannungs-Liner, und
die zusätzliche
Kappenmaterialschicht wird folgenden Schritten unterworfen: Bilden
eines dünnen Oxids
als Hartmaske, Freilegen von p-FET-Transistoren, Nassätzen des
Oxids in einem Lithographieschritt und Nassdünnen oder Nassentfernen der zusätzlichen
Kappenmaterialschicht über
den p-FETs, wobei die zusätzliche
Kappenmaterialschicht über
den n-FET-Transistoren belassen wird.
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Beispielsweise
umfasst der Stress-Liner einen p-FET-Transistor-Kompressionsstress-Liner, und
die folgenden Schritte werden durchgeführt: Bilden eines Kompressionsstress-Liners über den p-FET-Transistoren,
Bilden eines dünnen
Oxids als Hartmaske, wobei n-FET-Transistoren freigelegt werden,
Nassätzen
des Oxids in einem Lithographieschritt und Nassdünnen oder Nassentfernen des Kompressionsstress-Liners über den
n-FET-Transistoren,
wobei der Kompressionsstress-Liner über den p-FET-Transistoren belassen wird.
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Danach
wird, wie in 1M gezeigt, eine dritte Oxidschicht
O3 über
der gesamten Struktur abgeschieden, vorzugsweise in einer Spin-On-Glasschicht.
In einem folgenden chemisch-mechanischen Polierschritt wird die
dritte Oxidschicht O3 auf die Höhe
der oberen Oberfläche
der vierten Nitridschicht N4 in der Speicherzellenbereich ZFB zurückpoliert, welcher
als Polierstopp dient.
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Wie
in 1M gezeigt, wird ein reaktiver Ionenätzschritt
an der Struktur von 1M durchgeführt, um die vierte Nitridschicht
N4 vollständig
aus dem Speicherzellenbereich CFB zu entfernen und gleichzeitig
dieselbe Menge der Oxidschicht O3 in dem Peripherieelementbereich
PB zu entfernen. Danach haben die zweite und dritte Oxidschicht
O2, O3 in dem Speicherzellenbereich ZFB und dem Peripherieelementbereich
PB etwa denselben oberen Pegel (siehe 1N). Optional
kann eine Getter-Schicht auf der Oberseite der gesamten Strukturen
(hier nicht gezeigt) abgeschieden werden.
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Mit
Bezug auf 1O wird eine (nicht gezeigte)
Hartmaske auf der gesamten Struktur gebildet und derart strukturiert,
dass das Kontaktloch KH1 erneut geöffnet werden kann und der Silicid-Kontaktbereich
CS3 freigelegt werden kann. Dann wird die (nicht gezeigte) Hartmaske
entfernt, und ein weiterer Lithographieschritt unter Verwendung
einer (nicht gezeigten) Photomaske wird durchgeführt, um die Kontaktlöcher KH2,
KH3, KH4 in dem Peripherieelementbereich PB zu bilden. Obwohl als
in einem Querschnitt liegend gezeigt, sind normalerweise nur die Kontaktlöcher KH3
und KH4 in dem Querschnitt von 1O gelegen,
wohingegen das Kontaktloch KH2 in einem anderen Querschnitt liegt.
Das Kontaktloch KH2 legt den Wolframbereich des Gate-Stapels GSP frei,
wohingegen die Kontaktlöcher
KH3 und KH4 die Silicid-Kontaktbereiche CS1 bzw. CS2 freilegen.
Das Kontaktloch KH2 dient zum Bilden eines Gate-Kontaktbereichs
C4, die Kontaktbereiche KH3 und KH4 zum Bilden eines Source- und
eines loch KH2 dient zum Bilden eines Gate-Kontaktbereichs C4, die
Kontaktbereiche KH3 und KH4 zum Bilden eines Source- und eines Drain-Kontakts
in den Silicid-Kontaktbereichen CS1 und CS2 des gezeigten Transistors
des Peripherieelementbereichs PB. Das Kontaktloch KH1 in dem Speicherzellenbereich
ZFB wird verwendet zum Schaffen eines Bitleitungskontakts. Nachdem
die Kontaktlöcher
KH2, KH3, KH4 gebildet worden sind, wird die (nicht gezeigte) Photolackmaske entfernt.
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Letztlich
werden, wie in 1P gezeigt, die Kontaktlöcher KH1,
KH2, KH3, KH4 mit Wolfram gefüllt,
danach wird das Wolfram durch einen chemisch-mechanischen Polierschritt
zurückpoliert,
was zu der Struktur von 1P führt, in
der die Kontaktstöpsel
W1, W2, W3, W4 in den früheren
Kontaktlöchern
KH1, KH2, KH3, KH4 gebildet sind.
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2A–D zeigen
schematische Querschnitte eine Herstellungsverfahrens für eine integrierte Halbleiterstruktur
gemäß einer
zweiten Ausführungsform
der vorliegenden Erfindung.
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Der
Prozessfluss der zweiten Ausführungsform
startet im Prozessstatus von 2A, welche dem
Prozessstatus von 1F entspricht, wie oben erläutert.
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In
einem anschließenden
Prozessschritt werden die erste Oxidschicht O1 in dem Speicherzellenbereich
ZFB und die daraus hergestellten Spacer O1' in dem Peripherieelementbereich Pb
durch Nassätzen
gestrippt, was zu dem Prozessstatus von 2B führt.
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Wie
in 2C dargestellt, wird eine Kohlenstoffschicht C1 über der
gesamten Struktur von 2B abgeschieden und einer Kohlenstoff-Spacer-Ätzung unterworfen,
die Kohlenstoff-Spacer C1' an
den Gate-Stapel GSP in dem Peripherieelementbereich PB und Kohlenstofffüllungen aus
der Kohlenstoffschicht C1 zwischen den Gate-Stapeln GF1, GF2, GF3
in dem Speicherzellenbereich ZFB zurücklässt.
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Danach
wird eine Photolackschicht PR in dem Speicherzellenbereich ZFB gebildet
und in einigen (nicht gezeigten) Teilen des Peripherieelementbereichs
PB gebildet, wie oben bezüglich 1G beschrieben.
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Danach
werden, wie in 2D gezeigt, unter Verwendung
der Spacer C1' der
Kohlenstoffschicht C1 als Maske in dem Peripherieelementbereich
PB und der Photolackschicht PR als Maske in dem Speicherzellenbereich
ZFB die Nitridausrichtungsränder an
den unteren Ecken LC der dritten Nitridschicht N3 in dem Peripherieelementbereich
PB für
die Silicid-Kontaktbereiche CS1, CS2, die auf dem ersten aktiven
Bereich AA1 später
zu bilden sind, durch eine Nitrid-Spacer-Ätzung geätzt, welche entsprechende Bereiche
des ersten aktiven Bereichs AA1 freilegt.
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Danach
werden die Kohlenstoff-Spacer C1' an
dem Gate-Stapel GSP in dem Peripherieelementbereich PB und die Kohlenstofffüllungen
aus der Kohlenstoffschicht C1 in dem Speicherzellenbereich ZFB durch
einen selektiven Ätzschritt
entfernt.
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Die
Prozessschritte der zweiten Ausführungsform
nach dem Prozesszustand von 2D entsprechen
vollständig
den Prozessschritten, welche bereits bezüglich 1I bis 1P erklärt worden
sind, und deshalb wird eine wiederholte Beschreibung davon unterlassen.