DE19740950B4 - Halbleiterspeicher und Verfahren zum Herstellen desselben - Google Patents

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Abstract

Halbleiterspeicher mit:
– einem Zellenarraybereich (42) zum Speichern von Daten mittels Speicherzellen mit COB-Struktur,
– Wortleitungen (45, 46, 47) und Bitleitungen (54, 55), die im Zellenarraybereich (42) mit Zellen in diesem verbunden sind,
– einem Peripherieschaltungsbereich (41) zum Steuern der Eingabe und Ausgabe von Daten,
– einer in dem Halbleitersubstrat (SUB) ausgebildeten Isolierschicht (44) zum Isolieren des Zellenarraybereichs (42) gegen den Peripherieschaltungsbereich (41),
– Blind-Wortleitungen (45, 46, 47), die auf der Isolierschicht (44) ausgebildet sind,
– einer über den Blind-Wortleitungen (45, 46, 47) ausgebildeten Blind-Bitleitungsschicht (54, 55),
– einer über dem Zellenarraybereich (42) und dem Peripherieschaltungsbereich (41) ausgebildeten Verdrahtungsstruktur mit einer unteren Verdrahtungsschicht (66) und einer oberen Verdrahtungsschicht (72), die durch eine Zwischenisolierschicht (67), eine auf der Zwischenisolierschicht (67) hergestellte SOG-Schicht (68) und eine auf der SOG-Schicht (68) hergestellte achte Isolierschicht (69) getrennt sind, und
– einer Steckerschicht (71) zur Kontaktierung der...

Description

  • Die Erfindung betrifft einen Halbleiterspeicher mit verringerter Überdeckungsstufe zwischen einem Zellenteil und einem Peripherieschaltungsteil, und sie betrifft ein Verfahren zum Herstellen eines solchen Speicherbauteils.
  • Nachfolgend werden ein Halbleiterspeicher und ein Herstellverfahren für denselben unter Bezugnahme auf die Schnittansichten der 1a bis 1m erläutert.
  • Zunächst werden, wie es in 1a dargestellt ist, in einem Halbleitersubstrat SUB eine n-Wanne und eine p-Wanne ausge bildet.
  • Zweitens werden, wie es in 1b dargestellt ist, eine Isolierschicht 4 zum Isolieren eines Zellenteils gegen einen Peripherieschaltungsteil sowie eine Bauteil-Isolierschicht 3 zum Isolieren einer Zelle von den nächsten in vorbestimmten Abschnitten des Substrats ausgebildet, in dem die n- und die p-Wanne ausgebildet sind.
  • Anschließend wird, wie es durch 1C veranschaulicht ist, ein Ionenimplantationsprozess in einen aktiven Bereich hinein ausgeführt, wie er durch die Bauteil-Isolierschicht 3 und die Isolierschicht 4 definiert ist, um eine Schwellenspannung einzustellen. Dabei wird durch die Art der implantierten Ionen bestimmt, wo ein NMOS-Transistor und ein PMOS-Transistor ausgebildet wird.
  • Als nächstes wird, wie es durch 1d veranschaulicht ist, eine Wortleitung des Speicherbauteils im Zellenteil ausgebildet. Dabei wird im Zellenteil ein Gate ausgebildet, und auch im Peripherieschaltungsteil wird ein Gate ausgebildet. Die Wortleitung besteht aus einer Gateisolierschicht 5, einem Gate 6 aus polykristallinem Material, nachfolgend als Polygate bezeichnet, und einer Deckoxidschicht 7 auf dem Substrat.
  • Danach wird, wie es durch 1e veranschaulicht ist, eine Pufferoxidschicht 8 auf dem Substrat ausschließlich des Zellentransistors hergestellt, die dazu dient, Spannungen abzubauen, wie sie während des Ionenimplantationsprozesses im Substrat erzeugt wurden. Unter Verwendung der Gates als Maske werden Ionen für leichte Dotierung implantiert, um als Source und Drain verwendete Fremdstoffdiffusionsbereiche 9 auszubilden.
  • Dann wird zu beiden Seiten der Gates eine Seitenwand-Oxidschicht 10 hergestellt, wie es in 1f dargestellt ist. Mittels dieser Seitenwand-Oxidschicht 10 und den als Maske dienenden Gates erfolgt ein Ionenimplantationsprozess für starke Dotierung zum Erzeugen von Fremdstoffdiffusionsbereichen mit LDD-Struktur. Als nächstes wird auf der gesamten Oberfläche des Substrats, auf dem die Zellentransistoren ausgebildet wurden, eine erste Isolierschicht 11 hergestellt. Anschließend wird auf dieser eine zweite Isolierschicht 12 aus Borphosphorsilikatglas (BPSG) hergestellt. Als nächstes werden die erste und die zweite Isolierschicht 11 und 12 auf dem Fremdstoffdiffusionsbereich auf einer Seite eines der Zellentransistoren selektiv entfernt, um so ein Bitleitungs-Kontaktloch 13 auszubilden.
  • Anschließend werden, wie es durch 1g veranschaulicht ist, eine mit n-Fremdstoffionen dotierte Polysiliziumschicht 14 sowie eine Wolframoxidschicht 15 abgeschieden, um das Bitleitungs-Kontaktloch 13 vollständig einzubetten, und dann werden diese selektiv strukturiert, um eine Bitleitung auszubilden.
  • Danach wird, wie es durch 1h veranschaulicht ist, eine dritte Isolierschicht 16 aus einem Oxid auf der gesamten Oberfläche einschließlich der Bitleitung hergestellt. Als nächstes wird eine vierte Isolierschicht 17 aus einem Nitrid auf der dritten Isolierschicht 16 abgeschieden. Danach wird eine fünfte Isolierschicht 18 aus BPSG auf der vierten Isolierschicht 17 hergestellt. Dann wird eine sechste Isolierschicht 19 aus einem Oxid auf der fünften Isolierschicht 18 hergestellt. Die Isolierschichten 19, 18, 17, 16, 12 und 11 auf der anderen Seite des Zellentransistors werden teilweise entfernt, um Speicherknoten-Kontaktlöcher 20 auszubilden. Anschließend wird eine Seitenwand 21 aus Nitrid an der Seitenfläche jedes der Speicherknoten-Kontaktlöcher 20 herge stellt.
  • Als nächstes werden, wie es durch 1i veranschaulicht ist, Speicherknotenelektroden 22 mit zylindrischer Form so hergestellt, dass sie jeweils mit den Fremdstoffdiffusionsbereichen in Kontakt stehen, die durch die Speicherknoten-Kontaktlöcher 20 an der anderen Seite des Zellentransistors freigelegt wurden, und dann werden die fünfte und sechste Isolierschicht 18 und 19 durch Nassätzen entfernt. Dann wird auf der Oberfläche jeder der Speicherknotenelektroden 22 eine hoch-dielektrische Schicht 23 hergestellt.
  • Danach wird, wie es durch 1j veranschaulicht ist, eine Plattenelektrode 24 der Speicherknotenelektrode 22, auf der die hoch-dielektrische Schicht 23 hergestellt wurde, gegenüberstehend ausgebildet.
  • Dann wird, wie es durch 1k veranschaulicht ist, eine siebte Isolierschicht 25 aus einem Oxid auf der gesamten Oberfläche einschließlich des Schwellentransistors und des Kondensators hergestellt, um darauf mehrere Leiterbahnen ausbilden zu können, und dann werden eine Aluminiumschicht und eine Schicht zum Verhindern von Oberflächenreflexion auf der siebten Isolierschicht 25 hergestellt, und diese werden dann selektiv geätzt, um untere Verdrahtungsschichten 26 auszubilden. Dabei werden auch im Peripherieschaltungsteil Transistoren und Verdrahtungsschichten ausgebildet.
  • Als nächstes wird, wie es durch 11 veranschaulicht ist, eine Zwischenschicht-Isolierschicht 27 auf der gesamten Oberfläche einschließlich der unteren Verdrahtungsschichten 26 hergestellt, und dann wird eine durch Aufschleudern hergestellte Glasschicht (SOG = spin an glass) 28 auf die Zwischenschicht-Isolierschicht 27 aufgetragen und dann rückgeätzt, um so die Eigenschaften der Stufenüberdeckung zu ver bessern. Anschließend wird auf der SOG-Schicht 28 eine achte Isolierschicht 29 aus einem Oxid hergestellt. Dann werden die achte Isolierschicht 29, die SOG-Schicht 28 und die Zwischenschicht-Isolierschicht 27 selektiv entfernt, um die untere Verdrahtungsschicht 26 über dem Peripherieschaltungsbereich freizulegen, um dabei ein Zwischenschicht-Kontaktloch 30 auszubilden.
  • Anschließend wird, wie es in 1m veranschaulicht ist, auf dem Zwischenschicht-Kontaktloch 30 eine Steckerschicht 31 hergestellt, um die Verdrahtungseigenschaften zu verbessern. Dann werden eine obere Verdrahtungsschicht 23 aus Aluminium und eine Schicht zum Verhindern von Reflexion in Kontakt mit der Steckerschicht 31 hergestellt.
  • Das obengenannte Verfahren wird für Speicherbauteile mit Kondensator-über-Bitleitung (COB = capacitor over bitline)-Struktur verwendet, wie bei DRAM-Bauteilen zur Massenherstellung angewandt.
  • Aufgrund von Kurzschlüssen von Metallleitungen, wie dies bei hoher Integration und Superminiaturisierung auftritt, werden häufig fehlerhafte Bauteile erzeugt. Insbesondere wird der Hauptteil von Kurzschlüssen durch Verdrahtungskurzschlüsse gebildet, wie sie durch die Überdeckungsstufe zwischen einem Zellenteil, in dem ein Zellenarray angeordnet ist, und einem Peripherieschaltungsteil, in dem Peripherieschaltungen zum Steuern der Eingabe und Ausgabe von Daten durch Anlegen von Signalen an Wortleitungen und Datenleitungen im Zellenteil ausgebildet sind, hervorgerufen. Da Kondensatoren zum Einspeichern von Daten im Zellenteil ausgebildet sind, sind der Zellenteil und der Peripherieschaltungsteil so ausgebildet, dass eine Überdeckungsstufe vorhanden ist.
  • Bei diesem Halbleiterspeicher und dem Verfahren zum Herstellen desselben bestehen die folgenden Probleme.
  • Erstens wird aufgrund der Überdeckungsstufe zwischen einem Zellenteil und einem Peripherieschaltungsteil häufig ein Kurzschluss zwischen Metallleitungen verursacht. Demgemäß liegen die Metallleitungen des Zellenteils höher als diejenigen des Peripherieschaltungsteils, und wenn Isolierschichten (die achte Isolierschicht 29, die SOG-Schicht 28 und die Zwischenschicht-Isolierschicht 27) im Photolithographieprozess nicht genau festgelegt werden, treten häufig Kurz– schlüsse auf. Darüber hinaus kann SOG, das im mittleren Abschnitt eines Zwischenschicht-Kontaktlochs freiliegt, in dieses Loch gelangen, wodurch die Steckerschicht erodiert wird. Im Ergebnis werden die Eigenschaften der oberen und unteren Verdrahtung beeinträchtigt.
  • Die US 5,300,814 A beschreibt einen Halbleiterspeicher mit einer verringerten Überdeckungsstufe zwischen Zellenarraybereichen. Um eine verringerte Stufe zwischen Zellenarraybereichen zu erhalten, ist in dem Peripheriebereich zwischen den Zellenarraybereichen ein Feld von unterteilten Blind-Bitleitungen vorgesehen, über die Unterstützungsleitungen, die parallel über den Wortleitungen der Zellenarrays laufen, selektiv durchkontaktiert werden. Für eine weitere Verringerung der Stufe können darüber hinaus über den Blind-Bitleitungen eine Blind-Plattenelektrode gebildet werden. Aus der US 5,300,814 sind also die ersten vier Merkmale des Anspruchs 1 sowie eine untere Verdrahtungsschicht und eine Blind-Bitleitungsschicht über Wortleitungen bekannt.
  • Die US 5,361,234 A beschreibt einen weiteren Halbleiterspeicher mit einer CUB-Struktur, der eine verringerte Überdeckungsstufe aufweist, wobei zu diesem Zweck neben Blind-Wortleitungen zusätzlich Blind-Kondensatoren vorgesehen sind. Ein Bitleitungs-Attrappenmuster ist jedoch nicht gezeigt.
  • Die Entgegenhaltung DE 37 39 804 A1 betrifft eine dynamische Speichergruppierung mit wahlfreiem Zugriff, bei der so genannte Füll- oder Attrappenbitleitungen an den äußersten Seiten eines jeden Blocks vorgesehen sind, um Schwierigkeiten in den Speicherzellen der äußersten Bitleitungen als Folge von Randeffekten zu vermeiden. Diese Füllbitleitungen sind also nicht vorgesehen, um eine Stufe zwischen einem Zellenbereich und einem benachbarten Peripheriebereich zu verringern, sondern um den Betrieb des Speichers selbst zu verbessern. Zu diesem Zweck müssen die Füll- oder Attrappenbitleitungen im Speicherzellenbereich selber angeordnet sein, so daß sie keinen Einfluss auf die Stufe zwischen Zellen- und Peripheriebereich haben.
  • Der Erfindung liegt die Aufgabe zugrunde, einen Halbleiterspeicher und ein Verfahren zum Herstellen desselben zu schaffen, bei denen eine Überdeckungsstufe zwischen einem Zellenteil und einem Peripherieschaltungsteil bei einer Mehrfachverdrahtungsstruktur verkleinert ist und eine Erosion einer zwischen den Verdrahtungen befindlichen Steckerschicht vermieden ist.
  • Diese Aufgabe ist hinsichtlich des Speichers durch die Lehre von Anspruch 1 und hinsichtlich des Verfahrens durch die Lehre von Anspruch 2 gelöst.
  • Die beigefügten Zeichnungen veranschaulichen Ausführungsbeispiele der Erfindung und dienen zusammen mit der Beschreibung dazu, deren Prinzipien zu erläutern.
  • 1a bis 1m sind Schnittansichten zum Veranschaulichen eines herkömmlichen Verfahrens zum Herstellen eines Halbleiterspeichers; und
  • 2a bis 2m sind Schnittansichten zum Veranschaulichen eines Verfahrens zum Herstellen eines erfindungsgemäßen Halbleiterspeichers.
  • Es wird nun detailliert auf die bevorzugten Ausführungsbeispiele der Erfindung Bezug genommen, die teilweise durch die beigefügten Zeichnungen veranschaulicht sind.
  • Unter Bezugnahme auf die 2a bis 2m wird schrittweise ein Verfahren zum Herstellen eines Halbleiterspeichers gemäß einem bevorzugten Ausführungsbeispiel beschrieben.
  • Zunächst werden, wie es durch 2a veranschaulicht ist, eine n-Wanne 41 und eine p-Wanne 42 in einem Halbleitersubstrat SUB ausgebildet.
  • Gemäß 2b werden in vorbestimmten Abschnitten des Substrats eine Isolierschicht 44 zum Isolieren eines Zellenteils gegen einen Peripherieschaltungsteil sowie eine Bauteil-Isolierschicht 43 zum Isolieren einer Zelle von benachbarten hergestellt.
  • Gemäß 2c wird zum Einstellen der Schwellenspannung des Bauteils ein Ionenimplantationsprozess in einen durch die Schichten 43 und 44 festgelegten aktiven Bereich hinein ausgeführt. Dabei wird durch die Art der Ionen bestimmt, wo ein NMOS- und wo ein CMOS-Transistor ausgebildet wird.
  • Gemäß 2d wird im Zellenteil eine Wortleitung des Speicherbauteils hergestellt. In diesem Fall wird auch im Peripherieschaltungsteil ein Gate zum Aufbauen einer Peripherieschaltung ausgebildet. Die Wortleitung besteht aus einer Gateisolierschicht 45, einem Gate 46 aus polykristallinem Material sowie einer Deckoxidschicht 47.
  • Gemäß 2e wird auf dem Halbleitersubstrat ausschließlich der Zellentransistoren eine Pufferoxidschicht 48 hergestellt, die Spannungen abbaut, wie sie das Substrat während des Ionenimplantationsprozesses erlitten hat. Mittels der Gateisolierschicht 45, des Gates 46 aus polykristallinem Material und der Deckoxidschicht 47, die als Masken dienen, werden Ionen für leichte Dotierung implantiert, um als Source und Drain verwendete Fremdstoffdiffusionsbereiche 49 auszubilden.
  • Gemäß 2f wird an den beiden Seiten der Gates mit den Schichten 45, 46 und 47 eine Seitenwand-Oxidschicht 50 hergestellt. Diese und die genannten Gates dienen als Masken beim Ausführen eines Ionenimplantationsprozesses für starke Dotierung zum Ausbilden von Fremdstoffdiffusionsbereichen mit LDD-Struktur. Anschließend wird auf der gesamten Oberfläche des Substrats, in dem die Zellentransistoren ausgebildet wurden, eine erste Isolierschicht 51 hergestellt. Dabei werden Transistoren zum Aufbauen einer Peripherieschaltung auf der Bauteil-Isolierschicht 44 zum Isolieren des Zellenteils gegen den Peripherieschaltungsteil ausgebildet.
  • Außerdem werden Transistoren eines Attrappenmusters in Abschnitten ausgebildet, in denen keine Zellentransistoren aufgebaut werden, was während der Ausbildung der Zellentransistoren erfolgt. Demgemäß wird die Erzeugung einer Überdeckungsstufe zwischen dem Zellenteil und dem Peripherieschaltungsteil verringert.
  • Auf der ersten Isolierschicht 51 wird eine zweite Isolierschicht 52 aus BPSG hergestellt, und dann werden die erste und die zweite Isolierschicht 51 und 52 selektiv auf dem Fremdstoffdiffusionsbereich auf einer Seite des Zellentransistors entfernt, um so ein Bitleitungs-Kontaktloch 53 auszubilden.
  • Gemäß 2g werden eine mit einem n-Fremdstoff dotierte Polysiliziumschicht 54 sowie eine Wolframsilicidschicht 55 so hergestellt, dass sie das Bitleitungs-Kontaktloch 53 vollständig einbetten, und dann werden sie zum Herstellen einer Bitleitung selektiv strukturiert. Dabei verbleiben die Polysiliziumschicht 54 und die Wolframsilicidschicht 55 im Grenzabschnitt zwischen dem Zellenteil und dem Peripherieschaltungsteil als Attrappenmuster, wodurch die Erzeugung einer Überdeckungsstufe verhindert ist.
  • Gemäß 2h wird eine dritte Isolierschicht 56 aus einem Oxid auf der gesamten Oberfläche einschließlich der Bitleitung hergestellt, und dann wird eine vierte Isolierschicht 57 aus einem Nitrid auf der dritten Isolierschicht 56 abgeschieden. Als nächstes wird auf der vierten Isolierschicht 57 eine fünfte Isolierschicht 58 aus BPSG hergestellt, auf der dann eine sechste Isolierschicht 59 aus einem Oxid hergestellt wird. Danach werden die Isolierschichten 59, 58, 57, 56, 52 und 51 auf dem Fremdstoffdiffusionsbereich auf der anderen Seite des Zellentransistors teilweise entfernt, um dadurch ein Speicherknoten-Kontaktloch 60 herzustellen.
  • Anschließend wird an der Seitenfläche des Speicherknoten-Kontaktlochs 60 eine Seitenwand 61 aus Nitrid hergestellt.
  • Gemäß 2i wird eine Speicherknotenelektrode 62 mit Zylinderform so hergestellt, dass sie mit dem durch das Speicherknoten-Kontaktloch 60 freigelegten Fremdstoffdiffusionsbereich in Kontakt tritt, und dann werden die fünfte und sechste Isolierschicht durch Nassätzen entfernt. Als nächstes wird eine hoch-dielektrische Schicht 63 auf der Oberfläche der Speicherknotenelektrode 62 hergestellt.
  • Gemäß 2j wird eine Plattenelektrode 64 so hergestellt, dass sie der Speicherknotenelektrode 62 gegenübersteht, auf der die hoch-dielektrische Schicht 63 ausgebildet wurde.
  • Gemäß 2k wird dann auf der gesamten Oberfläche eine siebte Isolierschicht 65 aus einem Oxid für Mehrfachverdrahtungen hergestellt. Als nächstes werden eine Aluminiumschicht und eine Schicht zum Verhindern von Oberflächenreflexion auf der siebten Isolierschicht 65 hergestellt, und dann werden sie selektiv geätzt, um untere Verdrahtungsschichten 66 auszubilden. Dabei werden auch im Peripherieschaltungsteil Transistoren und Verdrahtungsschichten ausgebildet.
  • Gemäß 21 wird auf der gesamten Oberfläche einschließlich der unteren Verdrahtungsschichten 66 eine Zwischenschicht-Isolierschicht 67 hergestellt, auf der dann eine SOG-Schicht 68 hergestellt wird, die rückgeätzt wird, wodurch die Eigenschaften an der Überdeckungsstufe verbessert sind. Anschließend wird auf der SOG-Schicht 68 eine achte Isolierschicht 69 aus einem Oxid hergestellt. Danach werden die achte Isolierschicht 69, die SGG-Schicht 68 und die Zwischenschicht-Isolierschicht 67 teilweise entfernt, um die untere Verdrahtungsschicht 66 freizulegen, um dadurch ein Zwischenschicht-Kontaktloch 70 auszubilden.
  • Gemäß 2m wird im Zwischenschicht-Kontaktloch 70 eine Steckerschicht 71 hergestellt, um die Verdrahtungseigenschaften zu verbessern. Als nächstes werden eine obere Verdrahtungsschicht 72 aus Aluminium und eine Schicht zum Verhindern von Reflexionen so ausgebildet, dass sie mit der Steckerschicht 71 in Kontakt stehen. Um die Erzeugung einer Überdeckungsstufe zwischen dem Zellenteil und dem Peripherieschaltungsteil, der tiefer als der Zellenteil liegt, zu verhindern, ist im Grenzabschnitt eine Attrappenmusterschicht ausgebildet. Insbesondere dann, wenn die Gateleitung und die Bitleitung der Zelle hergestellt werden, werden sie nicht vollständig entfernt, sondern sie bleiben als Attrappenleitung im Grenzabschnitt zwischen dem Zellenteil und dem Peripherieschaltungsteil, so dass der Prozess zum Herstellen von Metallleitungen vereinfacht ist.
  • Der Halbleiterspeicher und das zugehörige Herstellverfahren gemäß der Erfindung weisen die folgenden Vorteile auf.
  • Erstens ist die Erzeugung einer Überdeckungsstufe verringert, da auf der Bauteil-Isolierschicht im Grenzabschnitt zwischen einem Zellenteil und einem Peripherieschaltungsteil, der niedriger als der Zellenteil liegt, eine Attrappenmusterschicht aus einer Blind-Wortleitung und einer Blind-Bitleitung verblieben ist. Demgemäß ist die Überdeckungsstufe zwischen dem Zellenteil und dem Peripherieschaltungsteil nicht wesentlich, obwohl ein Kondensator mit COB-Struktur im Zellenteil ausgebildet ist. Im Ergebnis werden beim Strukturieren der Metallleitungen des Peripherieschaltungsteils einschließlich des Zellenteils dieselben genau festgelet.
  • Darüber hinaus ist, da die SOG-Schicht im Zwischenschicht-Kontaktloch nicht freiliegt, eine Erosion der Steckerschicht durch Eindringen der SOG-Schicht verhindert, wodurch eine Beeinträchtigung der elektrischen Eigenschaften im Verbindungsabschnitt zwischen den oberen und unteren Verdrahtungen verhindert ist.

Claims (4)

  1. Halbleiterspeicher mit: – einem Zellenarraybereich (42) zum Speichern von Daten mittels Speicherzellen mit COB-Struktur, – Wortleitungen (45, 46, 47) und Bitleitungen (54, 55), die im Zellenarraybereich (42) mit Zellen in diesem verbunden sind, – einem Peripherieschaltungsbereich (41) zum Steuern der Eingabe und Ausgabe von Daten, – einer in dem Halbleitersubstrat (SUB) ausgebildeten Isolierschicht (44) zum Isolieren des Zellenarraybereichs (42) gegen den Peripherieschaltungsbereich (41), – Blind-Wortleitungen (45, 46, 47), die auf der Isolierschicht (44) ausgebildet sind, – einer über den Blind-Wortleitungen (45, 46, 47) ausgebildeten Blind-Bitleitungsschicht (54, 55), – einer über dem Zellenarraybereich (42) und dem Peripherieschaltungsbereich (41) ausgebildeten Verdrahtungsstruktur mit einer unteren Verdrahtungsschicht (66) und einer oberen Verdrahtungsschicht (72), die durch eine Zwischenisolierschicht (67), eine auf der Zwischenisolierschicht (67) hergestellte SOG-Schicht (68) und eine auf der SOG-Schicht (68) hergestellte achte Isolierschicht (69) getrennt sind, und – einer Steckerschicht (71) zur Kontaktierung der unteren Verdrahtungsschicht (66) mit der oberen Verdrahtungsschicht (72), wobei die SOG-Schicht (68) so gestaltet ist, dass die Steckerschicht (71) nicht in Kontakt mit ihr steht.
  2. Verfahren zum Herstellen eines Halbleiterspeichers, mit folgenden Schritten: – Herstellen einer Bauteil-Isolierschicht (44) in einem Halbleitersubstrat (SUB) zum Isolieren von Zellen gegeneinander und zum Isolieren eines Zellenarraybereichs (42) von einem Peripherieschaltungsbereich (41); – Herstellen mehrerer Wortleitungen (45, 46, 47) auf aktiven Bereichen, wie sie durch die Bauteil-Isolierschicht (44) definiert sind, und zum Herstellen einer oder mehrerer Blind-Wortleitungen (45, 46, 47) an der Grenze zwischen dem Zellenarraybereich (42) und dem Peripherieschaltungsbereich (41); – Herstellen von Fremdstoffdiffusionsbereichen (49) zu beiden Seiten jeder der Wortleitungen (45, 46, 47), und Herstellen von Isolierschichten (51) auf der gesamten Oberfläche; – selektives Entfernen der Isolierschichten, um den Fremdstoffdiffusionsbereich (49) an einer Seite der Wortleitung (45, 46, 47) freizulegen, und Herstellen einer oder mehrerer Blind-Bitleitungen (54, 55) auf den Isolierschichten auf der Blind-Wortleitung (45, 46, 47) sowie mehrerer Bitleitungen (54, 55), die mit dem Fremdstoffdiffusionsbereich (49) in Kontakt stehen; – Herstellen von Isolierschichten (52) auf der gesamten Oberfläche einschließlich der Bitleitungen und der Blind-Bitleitungen, und Freilegen des Fremdstoffdiffusionsbereichs (49) auf der anderen Seite der Wortleitung (45, 46, 47); – Herstellen eines Kondensators (62, 63, 64); dessen eine Elektrode (62) mit dem Fremdstoffdiffusionsbereich (49) auf der anderen Seite der Wortleitung in Kontakt steht und dessen andere Elektrode eine Plattenelektrode (64) ist; – Herstellen einer siebten Isolierschicht (65) auf der gesamten Oberfläche, worauf eine untere Verdrahtungsschicht (66) ausgebildet wird; – Herstellen einer Zwischenisolierschicht (67) und einer SOG-Schicht (68) auf der unteren Verdrahtungsschicht (66); – Rückätzen der SOG-Schicht (68); – Herstellen einer achten Isolierschicht (69) auf der rückgeätzten SOG-Schicht (68), – Herstellen einer oberen Verdrahtungsschicht (72) auf der achten Isolierschicht (69); – Ausbilden einer Steckerschicht (71) zur Kontaktierung der unteren Verdrahtungsschicht (66) mit der oberen Verdrahtungsschicht (72), wobei die SOG-Schicht nicht in Kontakt mit der Steckerschicht (68) steht.
  3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, dass der Prozess des Herstellens der Wortleitung (45, 46, 47) und der Blind-Wortleitung (45, 46, 47) die folgenden Schritte umfasst: – Ausführen eines Ionenimplantationsprozesses in das Halbleitersubstrat (SUB) hinein und Herstellen einer Gateisolierschicht (45); – Herstellen einer Polysiliziumschicht (46) auf der Gateisolierschicht (45); – Herstellen einer Deckoxidschicht (47) auf der Polysiliziumschicht (46), um mehrere Wortleitungsschichten (45, 46, 47) auf dem aktiven Bereich sowie eine oder mehrere Blind-Wortleitungsschichten (45, 46, 47) auf der Grenze zwischen dem Zellenarraybereich (42) und dem Peripherieschaltungsbereich (41) auszubilden; und – Ausführen eines Ionenimplantationsprozesses zum Herstellen der Fremdstoffdiffusionsbereiche (49), und Herstellen einer Seitenwand-Oxidschicht (50) an den beiden Seiten der Wortleitungsschicht (45, 46, 47) und der Blind-Wortleitungsschicht (45, 46, 47).
  4. Verfahren nach Anspruch 2, dadurch gekennzeichnet, dass der Prozess des Herstellens der Bitleitung (54, 55) und der Blind-Bitleitung (54, 55) die folgenden Schritte umfasst: – Herstellen einer mit einem Fremdstoff dotierten Polysiliziumschicht (54) auf der gesamten Oberfläche einschließlich des auf der einen Seite der Wortleitung (45, 46, 47) freigelegten Fremdstoffdiffusionsbereichs (49); – Abscheiden einer Wolframsilicidschicht (55) auf der Polysiliziumschicht (54) und – Herstellen mehrerer Bitleitungsschichten (54, 55) auf dem aktiven Bereich sowie einer oder mehrerer Blind-Bitleitungsschichten (54, 55) auf der Grenze zwischen dem Zellenarraybereich (42) und dem Peripherieschaltungsbereich (41).
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100506101B1 (ko) * 1996-11-14 2006-04-21 텍사스 인스트루먼츠 인코포레이티드 메모리 셀 어레이 제조방법 및 메모리 셀 어레이
JP3097627B2 (ja) 1997-11-05 2000-10-10 日本電気株式会社 半導体記憶装置
JP2000114481A (ja) * 1998-10-05 2000-04-21 Nec Corp 半導体記憶装置の製造方法
JP3219146B2 (ja) * 1998-10-13 2001-10-15 日本電気株式会社 半導体記憶装置およびその製造方法
US6348709B1 (en) * 1999-03-15 2002-02-19 Micron Technology, Inc. Electrical contact for high dielectric constant capacitors and method for fabricating the same
KR100408411B1 (ko) * 2001-06-01 2003-12-06 삼성전자주식회사 반도체 메모리 소자 및 그 제조방법
US20030042614A1 (en) * 2001-08-30 2003-03-06 Ammar Deraa Metal silicide adhesion layer for contact structures
US6858904B2 (en) * 2001-08-30 2005-02-22 Micron Technology, Inc. High aspect ratio contact structure with reduced silicon consumption
DE10229065A1 (de) * 2002-06-28 2004-01-29 Infineon Technologies Ag Verfahren zur Herstellung eines NROM-Speicherzellenfeldes
US7364997B2 (en) * 2005-07-07 2008-04-29 Micron Technology, Inc. Methods of forming integrated circuitry and methods of forming local interconnects
CN104183629B (zh) * 2013-05-28 2017-07-11 台湾积体电路制造股份有限公司 半导体布置及其形成方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3739804A1 (de) * 1986-11-24 1988-06-23 Samsung Semiconductor Tele Dynamische speichergruppierung mit wahlfreiem zugriff
US5300814A (en) * 1991-07-18 1994-04-05 Matsushita Electric Industrial Co., Ltd. Semiconductor device having a semiconductor substrate with reduced step between memory cells
US5352623A (en) * 1993-02-17 1994-10-04 Nec Corporation Method for manufacturing a semiconductor device
US5361234A (en) * 1992-03-26 1994-11-01 Nec Corporation Semiconductor memory cell device having dummy capacitors reducing boundary level changes between a memory cell array area and a peripheral circuit area

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH052956A (ja) * 1990-08-03 1993-01-08 Hitachi Ltd 真空遮断器

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3739804A1 (de) * 1986-11-24 1988-06-23 Samsung Semiconductor Tele Dynamische speichergruppierung mit wahlfreiem zugriff
US5300814A (en) * 1991-07-18 1994-04-05 Matsushita Electric Industrial Co., Ltd. Semiconductor device having a semiconductor substrate with reduced step between memory cells
US5361234A (en) * 1992-03-26 1994-11-01 Nec Corporation Semiconductor memory cell device having dummy capacitors reducing boundary level changes between a memory cell array area and a peripheral circuit area
US5352623A (en) * 1993-02-17 1994-10-04 Nec Corporation Method for manufacturing a semiconductor device

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